JPH0474219A

JPH0474219A - 高速乗算器

Info

Publication number: JPH0474219A
Application number: JP2187259A
Authority: JP
Inventors: Masato Nagamatsu; 永松　正人
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-07-17
Filing date: 1990-07-17
Publication date: 1992-03-09
Anticipated expiration: 2012-04-09
Also published as: US5226003A; KR920003151A; JP2597736B2; KR940008616B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、乗算器に関し、特に高速処理の可能な直並列
乗算器に関する。

（従来の技術）従来の乗算器には、並列のものと、直並列のものがある
。並列乗算器は、信号処理専用のＶＬＳＩ等で用いられ
ているもので、全ての部分積を同時に足し合わせる為、
極めて高速の処理が可能である。しかし、その反面多大
のハードウェアを要するので、汎用の信号処理プロセッ
サには不向きである。

一方、直並列乗算器は、少ないノ１−ドウエア量で構成
できる点て汎用に適するか乗算の際、加算演算を何回も
繰り返さねばならず、処理に多くの時間を要する。この
様な直並列乗算器の例を、第５図に示す。ここで、乗数
Ｙ、被乗数Ｘは２進表現されたＮビットの数とする。レ
ジスタ１０１に保持された乗数Ｙは、制御器１０３によ
り下位のビットから走査され、それかＯであるか１であ
るかに従い、セレクタ１０５を制御し、１である時には
、レジスタ１０７に保持された被乗数Ｘを、０である時
には０列を部分積として加算器１０９へ出力する。加算
器１０９は、この部分積とそれまでの中間結果とを足し
合わせる。その結果は、シフター１１１で１ビツト右に
シフトされ、中間結果としてレジスタ１１３に保持され
、再度加算器１０９の入力となる。乗数Ｙの最上位のビ
ットについての部分積の加算が終わると、乗算結果が加
算器１０９の出力から得られる。ＮｘＮビットの乗算の
場合には、３２回の繰り返し演算か必要である。

この様な直並列乗算器の加算回数を減らす方法としては
、ブースのアルコリズムが有効であり、広く使われてい
る。これは、乗数の複数のビットの列を同時に参照して
その部分積をまとめて評価する方法である。まとめて部
分積を評価することにより、部分積の数は減らすことが
できる。その例として、２次のブースのアルゴリズムを
用いた乗算器を第６図に掲げる。２次のブースのアルゴ
リズムは、次の式に従って演算を行うものである。

たたし、Ｙ−＋−０つまり、乗数の３ビツトをまとめて評ｒ＋ｌＩｉするこ
とにより部分積＜Ｙ２ｎ−＋＋Ｙ２ｎ　　２Ｙ２ｎｚ）
　　・Ｘの数を半分に減らしている。

第６図で、デコーダ１１５は、上式の括弧内の値に従っ
て、シフト信号１１７（２を掛ける）反転信号１１．９
（−１を掛ける）、切り替え信号１２１　　（０列を発
生させる）、を処理回路１２３に出力する。そして、シ
フター１２５は、２ビツト分シフトを行う。この方法だ
と、加算回数は半分に減るが、３２ビツトの演算で１６
回の繰り返しか必要で、またかなりの回数加算を繰り返
さねばならない。ブースの次数を高くすれば、加算回数
を減らせるか、従来の方式ではハードウェアが多く、複
雑になり、並列処理に対する利直がうすれてくる。

（発明が解決しようとする課題）以上の様に、従来の直並列乗算器では、加算回数が大き
く、処理時間が長いという欠点があった。

・　Ｘ　・　２　′ ・・・　（１）本発明は、上記問題点を解決するもので、その目的は、
少ない加算回数で乗算を行い得る簡単な構成の乗算器を
提供することである。

［発明の構成コ（課題を解決するための手段）前記課題を解決するために、本発明による乗算器は、乗
数を保持する第１のレジスタと、被乗数を保持する第２
のレジスタと、前記第１のレジスタに保持されている乗
数の値を走査して、前記第２のレジスタに保持されてい
る被乗数の３つの部分積を生成する部分積生成回路と、
これら３つの部分積と第４の数との和を求める４入力加
算器と、この加算結果を保持しシフトするシフトレジス
タと、このシフトされた加算結果をシフトアウト分を除
いて前記４入力加算器の入力に前記第４の数として戻す
手段とからなっている。

（作用）上記構成によれば、繰り返し演算の回数が大幅に削減で
きると共に、構成が簡単となる。

（実施例）第１図に本発明による高速乗算器の実施例を示す。この
乗算器は、式（１）に示した２次のブースのアルゴリズ
ムを採用したものである。この乗算器は、乗数を保持す
るレジスタ１と、被乗数を保持するレジスタ３と、乗数
のビット列を走査し式（１）の括弧内の値に対応する制
御信号を出力するデコーダ５と、このデコーダ５の出力
に基ついて被乗数に２．−２．］、、−１，Ｏのいずれ
かを掛けた値を出力するセレクタ７．９，１１゜１３と
、４入力加算器を構成する４−２コンプレッサ列１５及
び全加算器１７と、レジスタ］９と、シフタ２１とから
なっている。

デコーダ５は、初回のみ式（１）の括弧内の値をｎ＝０
．１，２．３についてデコードし、セレクタ７．９，１
１．１３に制御信号を出力する。

その後のサイクルは、ｎ＝４．５，６、ｎ＝７８．９と
いう具合に、ｎの３つの値についてデコードしセレクタ
７９．１１に出力する。その時、セレクタ１３はシフタ
からの中間結果をコンプレッサ列１５に出力する。

レジスタ１は、−１ビツトから３１ビツト位置までの３
３ビツトのシフトレジスタであり、−１ビツトには初期
値として０か与えられ、０ビツト〜３１ビツトに乗数か
転送される。デコーダ５は、１〜１ビツト、１〜３ビツ
ト、３〜５ビツト、５〜７ビノトをデコードして、セレ
クタ７．９゜１１．１３に制御信号を与える。レジスタ
１は、１サイクル毎にその内容を右に８ビツトたけシフ
トする。

４入力加算器を構成する４−２コンプレッサ列１５と全
加算器１７の１ビツト分の構成を第２図に示す。４−２
コンプレッサ１５ｍは、加算すべき４つの入力ビットと
下位からのキャリーＣｉｎを受け、出力信号Ｓを対応す
るビット位置の全加算器１７ｍへ、出力キャリ−Ｃを１
ビツト上位の全加算器へ、キャリーＣｏｕｔを１ビツト
上位の４−２コンプレッサへ出力する。尚、最下位ビッ
トのキャリー及び出力キャリーは０に固定されている。

即ち、４−２コンプレッサは４入力２出力であり、全加
算器は２入力１出力である。この４２コンプレッサ１５
−ｍの回路を第３図に示す。

次に、この乗算器の動作を３２ビツトの数の乗算につい
て説明する。この場合、式（１）　（７）　ｎ　−０〜
１５に対応して部分積の数は１６個である。

最初に、デコーダ５は乗数を走査しｎ＝０〜３について
括弧内を計算し、セレクタ７．９，１．１１３に制御信
号を送る。これらセレクタは、被乗数に２．２−１．］
、　　−１，０を掛けた値を算出し、制御信号に基づい
てそのいずれかを４−２コンプレッサ列１５に出力する
。この処理は、シフト、反転、０列出力で行われ、出力
ビツト位置はｎは小さい方から夫々０〜３３．２〜３５
．４〜３７．６〜３つである。

これら４つの入力は、４−２コンプレッサ列１５と全加
算器１７によって加算され、レジスタ１９に保持される
。このレジスタ１９に保持されたデータは、シフタ２１
の２４〜６３ビツトに転送され６ビツト分右ヘシフトさ
れる。そして、シフトされた後のシフタ２１の２５〜５
７ビツトに含まれるデータがセレクタ１３へ転送される
。

第２のサイクルでは、ｎ−４〜６についてセレクタ９，
１１，１．３から部分積か出力される。セレクタ１３か
らはシフタ２１の２５〜５７ビツトの内容か出力される
。これらの出力は、４−２コンブレット列１５と全加算
器１７て加算され、レジスタ１９て保持されシフタ２１
の２６〜６３ビツトへ送られる。但し、シフタ２１ては
６ビツト分右ヘンフトされて、２５〜５７ビツトの内容
かセレクタ１３へ戻される。

以下、第３〜第５のサイクルでは、ｎ＝７〜９、ｎ＝１
０〜１２、ｎ＝１３〜１５について、第２のサイクルと
同じ処理か繰り返され、第５サイクルてシフタ２１に加
算結果が得られる。

第４図に本発明による高速乗算器の他の実施例を示す。

この乗算器は、３次のブースのアルゴリズムを採用した
ものである。３次のブースのアルゴリズムは、次ぎの式
によって乗算を行う。

ｘ−ｙ＝　　′Σ　　（２２Ｙ　ｎ＋２　＋　２　Ｙ　
ｎｉ＋＋　ｙ、　＋　ｙｅ−＋）　　・　Ｘ　・　２３
”　　・・　（２）この実施例では、式（２）の一定の
ｎについて括弧内の３つの項、−２２ｙ、２ｙ、Ｙ＋Ｙ
、の値をデコーダ２５て計算し制御信号をセレ久夕２７
．１ビツトシフタ２９、インバータ３１へ出力する。イ
ンバータ３１の入力端には、２ピツトンフタ３３か設け
られている。セレクタ２７．１ピツトンフタ２９、イン
バータ３１てはこの３つの項の値を被乗数に掛けたちの
を４−２コンプレッサ列３３に出力する。前記実施例と
同様に４−２コンプレッサ列３５と全加算器３７て加算
か行われ、結果かレジスタ３つに保持される。レジスタ
３９は、３５ビツトの長さか有れば十分である。

レジスタ３９の内容は、シフタ４１の２９〜６３ビツト
に移されｎ−０の時は２ビツト、ｎ−１〜１０の時は３
ビツト右にシフトされる。シフトの後、シフタ４１の２
９〜６３ビツトは４−２コンプレッサ列３３に戻される
。ｎ＝１０の時の部分積かシフトレジスタに収められて
、乗算結果か得られる。この例では、セレクタ２７．１
ピツトンフタ２９、インバータ３１．２ビツトシフタ３
３には加算演算は要求されず、３次のブースアルゴリス
ムか極めて簡単な構成で実現できる。

以上、好ましい実施例について説明したが、本発明には
多くの変形例やその他の実施例があることは言うまでも
ない。

［発明の効果］以上の様に本発明によれば、繰り返し演算の回数か大幅
に削減でき、高速の乗算器が簡単な構成で実現できる。

【図面の簡単な説明】

第１図は、本発明の一実施例による乗算器のブロック図
である。第２図及び第３図は、本発明の乗算器に用いる４入力加
算器を構成する４−２コンプレッサのブロック図と回路
図である。第４図は、本発明の他の実施例による乗算器のブロック
図である。第５図及び第６図は、従来の乗算器を示すブロック図で
ある。３、　１．９．　３’１．　１０７．　１．１　１．　
１２５　・・レジスタ５．２５．１１’）・デコーダ７．９，１１．１３，２７，１．０５・・・セレクタ１
．５．２５・　４−２コンプレッサ１７．３７，１０９・・加算器

Claims

【特許請求の範囲】

（１）乗数を保持する第１のレジスタと、被乗数を保持する第２のレジスタと、前記第１のレジスタに保持されている乗数の値を走査し
て、前記第２のレジスタに保持されている被乗数の３つ
の部分積を生成する部分積生成回路と、これら３つの部分積と第４の数との和を求める４入力加
算器と、この加算結果を保持しシフトするシフトレジスタと、このシフトされた加算結果をシフトアウト分を除いて前
記４入力加算器の入力に前記第４の数として戻す手段と
、を具備したことを特徴とする高速乗算器。
（２）前記部分積生成回路は、ブースのアルゴリズムに
従って部分積を生成することを特徴とする請求項１に記
載の高速乗算器。
（３）前記部分積生成回路は、ブースのアルゴリズムに
従って前記乗数のビット列をデコードするデコーダと、
このデコーダからの出力に基づいて前記被乗数をシフト
及び／又は反転した信号又は０列を出力する３つのセレ
クタからなっていることを特徴とする請求項２に記載の
高速乗算器。
（４）前記部分積発生回路が乗算を行うに当って最初に
部分積を発生する時のみ、前記被乗数の部分積の１つを
前記第４の数として発生させ、その他の３つの部分積と
共に前記加算器に入力させ、その後はシフトされた加算
結果を前記シフトレジスタから前記加算器に入力させる
セレクタを更に具備することを特徴とする請求項３に記
載の高速乗算器。
（５）前記ブースのアルゴリズムは２次であり、前記３
つの部分積は、被乗数に２を掛けたもの、−２を掛けた
もの、１を掛けたもの、−１を掛けたもの、０を掛けた
もののいずれかが、乗数のビット列に従って生成される
ことを特徴とする請求項３に記載の高速乗算器。
（６）前記ブースのアルゴリズムは３次であり、前記３
つの部分積は、被乗数に−４を掛けたもの、２を掛けた
もの、１を掛けたもの、０を掛けたもののいずれかが、
乗数のビット列に従って生成されることを特徴とする請
求項３に記載の高速乗算器。
（７）前記４入力加算器は、４−２コンプレッサと全加
算器とからなっている請求項１に記載の高速乗算器。