JPH0541632A - Firデジタルフイルタ装置 - Google Patents
Firデジタルフイルタ装置Info
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- JPH0541632A JPH0541632A JP19803991A JP19803991A JPH0541632A JP H0541632 A JPH0541632 A JP H0541632A JP 19803991 A JP19803991 A JP 19803991A JP 19803991 A JP19803991 A JP 19803991A JP H0541632 A JPH0541632 A JP H0541632A
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- JP
- Japan
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- redundant binary
- addition
- digital filter
- multiplication
- filter device
- Prior art date
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Abstract
(57)【要約】 (修正有)
【目的】 フィルタ系数のビット長に依存しないシステ
ムクロック周波数を持つFIRデジタルフィルタ装置を
得る。また、システムクロック周波数を上げ、処理性能
を向上することが可能なFIRデジタルフィルタ装置を
得る。 【構成】 乗算リコーダ7、冗長2進表現の部分積を生
成する部分積生成回路8、及び冗長2進加算器をアレイ
上に接続した冗長2進加算木9によって、2ビットブー
スアルゴリズムに基づき乗算を行う。また、レジスタ3
に保持されている累積値を前記冗長2進加算木9の入力
の一つに割り当て、乗算と加算演算を一括して処理す
る。これをFIRデジタルフィルタ装置のタップ数に相
当する段数分設けた。 【効果】 冗長2進加算器で乗算と加算演算を行うた
め、加算操作に伴う桁あげが高々1桁上の位にしか伝播
しない。この特徴により、加算操作の時間はビット長に
依存せず一定である。
ムクロック周波数を持つFIRデジタルフィルタ装置を
得る。また、システムクロック周波数を上げ、処理性能
を向上することが可能なFIRデジタルフィルタ装置を
得る。 【構成】 乗算リコーダ7、冗長2進表現の部分積を生
成する部分積生成回路8、及び冗長2進加算器をアレイ
上に接続した冗長2進加算木9によって、2ビットブー
スアルゴリズムに基づき乗算を行う。また、レジスタ3
に保持されている累積値を前記冗長2進加算木9の入力
の一つに割り当て、乗算と加算演算を一括して処理す
る。これをFIRデジタルフィルタ装置のタップ数に相
当する段数分設けた。 【効果】 冗長2進加算器で乗算と加算演算を行うた
め、加算操作に伴う桁あげが高々1桁上の位にしか伝播
しない。この特徴により、加算操作の時間はビット長に
依存せず一定である。
Description
【0001】
【産業上の利用分野】この発明は、雑音や歪みが加えら
れた測定信号から本来の信号を抽出するデジタル信号処
理の一手法であるデジタルフィルタのリアルタイム処
理、特に高速化及び高精度化に関するものである。
れた測定信号から本来の信号を抽出するデジタル信号処
理の一手法であるデジタルフィルタのリアルタイム処
理、特に高速化及び高精度化に関するものである。
【0002】
【従来の技術】Nタップの非再帰型のFIR(Fini
te Impulse Response)デジタルフ
ィルタ装置フィルタの入出力関係式、及び伝達関数H
(z)は一般的にそれぞれ次の式で示される。
te Impulse Response)デジタルフ
ィルタ装置フィルタの入出力関係式、及び伝達関数H
(z)は一般的にそれぞれ次の式で示される。
【0003】
【数1】
【0004】
【数2】
【0005】このフィルタのブロック図を図8に示す。
このフィルタの信号処理は、次式で表わされる。
このフィルタの信号処理は、次式で表わされる。
【0006】
【数3】
【0007】この信号処理をリアルタイムに行なう場
合、入力信号系列のサンプリングレートまたは供給レー
トよりも速く信号処理を行う必要がある。
合、入力信号系列のサンプリングレートまたは供給レー
トよりも速く信号処理を行う必要がある。
【0008】従来この処理は、図9に示すハードウェア
で行っていた。図中、(10 )〜(1N-1 )は2の補数
データを入出力として扱う例えばセルアレイ方式の乗算
器、(21 )〜(2N-1 )は2の補数データを入出力と
して扱う例えば桁あげ先見器付きの加算器、(30 )〜
(3N-1 )はレジスタ、(4)はシステムクロック入力
端子、(5)は入力データがシステムクロック毎に入力
される入力ポート、(6)は出力データがシステムクロ
ック毎に出力される出力ポートである。
で行っていた。図中、(10 )〜(1N-1 )は2の補数
データを入出力として扱う例えばセルアレイ方式の乗算
器、(21 )〜(2N-1 )は2の補数データを入出力と
して扱う例えば桁あげ先見器付きの加算器、(30 )〜
(3N-1 )はレジスタ、(4)はシステムクロック入力
端子、(5)は入力データがシステムクロック毎に入力
される入力ポート、(6)は出力データがシステムクロ
ック毎に出力される出力ポートである。
【0009】次に動作について説明する。入力データX
(n)は、システムクロックに同期して入力ポートに入
力され、入力ポートには、X(0),X(1),X
(2)・・・X(n−1),X(n),X(n+1)・
・と時系列データがあらわれる。乗算器(10 )〜(1
N-1 )の一方のオペランドに2の補数表現の系数B0 〜
BN-1 をそれぞれ入力し、もう一方のオペランドには入
力ポートに現われた入力信号X(n)をそれぞれ入力す
る。レジスタ(30 )〜(3N-1 )には、前段までの乗
算器で計算された積項の累積値が保持されており、2の
補数表現のデータを取り扱う加算器(21 )〜
(2N-1 )によって当該乗算器の出力を加算し、その結
果は次段のレジスタ(30 )〜(3N-1 )にシステムク
ロックに同期して取り込まれる。このようにして、N個
の積項の累積値は最終的にN段目のレジスタ(3N-1 )
に保持され、出力ポートにX(n)に対する応答Y
(n)が図10のタイミングに示すようにNクロック遅
れて出力される。
(n)は、システムクロックに同期して入力ポートに入
力され、入力ポートには、X(0),X(1),X
(2)・・・X(n−1),X(n),X(n+1)・
・と時系列データがあらわれる。乗算器(10 )〜(1
N-1 )の一方のオペランドに2の補数表現の系数B0 〜
BN-1 をそれぞれ入力し、もう一方のオペランドには入
力ポートに現われた入力信号X(n)をそれぞれ入力す
る。レジスタ(30 )〜(3N-1 )には、前段までの乗
算器で計算された積項の累積値が保持されており、2の
補数表現のデータを取り扱う加算器(21 )〜
(2N-1 )によって当該乗算器の出力を加算し、その結
果は次段のレジスタ(30 )〜(3N-1 )にシステムク
ロックに同期して取り込まれる。このようにして、N個
の積項の累積値は最終的にN段目のレジスタ(3N-1 )
に保持され、出力ポートにX(n)に対する応答Y
(n)が図10のタイミングに示すようにNクロック遅
れて出力される。
【0010】
【発明が解決しようとする課題】従来のFIRデジタル
フィルタ装置は以上のように構成されているので、パイ
プラインレーテンシーを増加させることなく、フィルタ
系数のビット数を上げ、演算精度を向上しようと試みた
場合、2の補数表現のデータを取り扱うセルアレイ方式
の乗算器及び桁あげ先見器付きの加算器を用いているた
め、乗算及び加算に伴うキャリー伝搬によりシステムク
ロック周波数を下げなければならず、システムのスルー
プット性能が減少するという問題があった。
フィルタ装置は以上のように構成されているので、パイ
プラインレーテンシーを増加させることなく、フィルタ
系数のビット数を上げ、演算精度を向上しようと試みた
場合、2の補数表現のデータを取り扱うセルアレイ方式
の乗算器及び桁あげ先見器付きの加算器を用いているた
め、乗算及び加算に伴うキャリー伝搬によりシステムク
ロック周波数を下げなければならず、システムのスルー
プット性能が減少するという問題があった。
【0011】この発明は上記のような課題を解消するた
めになされたもので、フィルタ系数のビット長を任意に
増加させても、パイプラインレーテンシーを増加させる
ことなく、システムクロック周波数を維持することが可
能であり、演算精度を向上できるFIRデジタルフィル
タ装置を得ることを目的とする。
めになされたもので、フィルタ系数のビット長を任意に
増加させても、パイプラインレーテンシーを増加させる
ことなく、システムクロック周波数を維持することが可
能であり、演算精度を向上できるFIRデジタルフィル
タ装置を得ることを目的とする。
【0012】
【課題を解決するための手段】この発明に係るFIRデ
ジタルフィルタ装置は、全ての乗算を冗長2進表現の部
分積を生成する乗算リコーダと部分積生成回路、前記部
分積を加算する冗長2進加算木で実現するとともに、前
段までの積項の累積値を前記冗長2進加算木の部分積入
力の一つとして入力し、乗算と加算を一括して演算する
ものである。
ジタルフィルタ装置は、全ての乗算を冗長2進表現の部
分積を生成する乗算リコーダと部分積生成回路、前記部
分積を加算する冗長2進加算木で実現するとともに、前
段までの積項の累積値を前記冗長2進加算木の部分積入
力の一つとして入力し、乗算と加算を一括して演算する
ものである。
【0013】
【作用】この発明におけるFIRデジタルフィルタ装置
は、冗長2進表現の部分積を生成する部分積生成回路と
前記部分積と前段までの積項の累積値を加算する冗長2
進加算木により、乗算及び加算演算を冗長2進表現で処
理するものである。
は、冗長2進表現の部分積を生成する部分積生成回路と
前記部分積と前段までの積項の累積値を加算する冗長2
進加算木により、乗算及び加算演算を冗長2進表現で処
理するものである。
【0014】
【実施例】実施例1.以下、この発明の一実施例を図1
に示す。図中、(30 )〜(3N-1 )は前段までの冗長
2進表現の累積値を保持するレジスタ、(4)はシステ
ムクロック入力端子、(5)は2の補数表現の入力デー
タX(n)がシステムクロック毎に入力される入力ポー
ト、(6)は冗長2進表現の出力データY(n)がシス
テムクロック毎に出力される出力ポート、(7)は2の
補数表現の入力データX(n)をデコードする乗算リコ
ーダ、(800)〜(8N-1 m )は2の補数表現形式のフ
ィルタ系数を冗長2進表現形式のデータに変換し前記乗
算リコーダ(7)の出力である部分積生成コード(1
0)から部分積を生成する部分積生成回路、(90 )〜
(9N-1 )は部分積生成回路(800)〜(8N-1 m )で
生成された部分積及びレジスタ(30 )〜(3N-1 )に
保持されている前段までの冗長2進表現の累積値を加算
する冗長2進加算木である。
に示す。図中、(30 )〜(3N-1 )は前段までの冗長
2進表現の累積値を保持するレジスタ、(4)はシステ
ムクロック入力端子、(5)は2の補数表現の入力デー
タX(n)がシステムクロック毎に入力される入力ポー
ト、(6)は冗長2進表現の出力データY(n)がシス
テムクロック毎に出力される出力ポート、(7)は2の
補数表現の入力データX(n)をデコードする乗算リコ
ーダ、(800)〜(8N-1 m )は2の補数表現形式のフ
ィルタ系数を冗長2進表現形式のデータに変換し前記乗
算リコーダ(7)の出力である部分積生成コード(1
0)から部分積を生成する部分積生成回路、(90 )〜
(9N-1 )は部分積生成回路(800)〜(8N-1 m )で
生成された部分積及びレジスタ(30 )〜(3N-1 )に
保持されている前段までの冗長2進表現の累積値を加算
する冗長2進加算木である。
【0015】はじめに、2ビットブースアルゴリズムに
ついて説明する。一般に、部分積の数を減らし乗算を高
速に処理する手法の一つとしてブースのアルゴリズムが
知られている。乗算数をX,乗数をYとし、それぞれk
ビットの2の補数表現形式のデータとして次のように表
わす。
ついて説明する。一般に、部分積の数を減らし乗算を高
速に処理する手法の一つとしてブースのアルゴリズムが
知られている。乗算数をX,乗数をYとし、それぞれk
ビットの2の補数表現形式のデータとして次のように表
わす。
【0016】
【数4】
【0017】
【数5】
【0018】いま、kを偶数とし、y-1を0とするとY
は次のように表わすこともできる。
は次のように表わすこともできる。
【0019】
【数6】
【0020】すなわち、2の補数表現形式で表わされる
積Pは、次のように表わせる。
積Pは、次のように表わせる。
【0021】
【数7】
【0022】したがって、(y2j-1+y2j−2・
y2j+1)で示される相続く3ビットによって、0、±1
X、±2Xのいずれかの値をとるk/2個の部分積が求
まる。
y2j+1)で示される相続く3ビットによって、0、±1
X、±2Xのいずれかの値をとるk/2個の部分積が求
まる。
【0023】次に、冗長2進表現についてのべる。冗長
2進表現では1デジットを1、0、−1の3値を用いて
表わす。従って、バイナリ表記するためには、1デジッ
トに付き2ビット必要であり、例えば、1,0,−1を
それぞれ“01”,“00”,“10”のように対応さ
せる。なお、この場合“11”は使用されないビットパ
ターンである。
2進表現では1デジットを1、0、−1の3値を用いて
表わす。従って、バイナリ表記するためには、1デジッ
トに付き2ビット必要であり、例えば、1,0,−1を
それぞれ“01”,“00”,“10”のように対応さ
せる。なお、この場合“11”は使用されないビットパ
ターンである。
【0024】次に動作について述べる。従来装置と同様
に、kを偶数とするkビットの2の補数表現の入力デー
タX(n)は、システムクロックに同期して入力ポート
に入力され、入力ポートには、X(0),X(1)X
(2)・・・X(n−1),X(n),X(n+1)・
・と時系列データがあらわれる。入力データX(n)は
ブースのアルゴリズムにより各フィルタ系数との乗算が
同時にシステムクロック周期毎に行われる。まず、入力
データX(n)は図2に示す乗算リコーダ(7)に入力
され、連続する3ビット毎に図3に示す部分積生成コー
ド(10)をm(=k/2)個生成し、部分積生成コー
ド(10)はN×m個の部分積生成回路(800)〜(8
N-1 m )に分配される。一方、2の補数表現形式で与え
られるjビットのN個のフィルタ系数B0 〜BN-1 はそ
れぞれN×m個の部分積生成回路(800)〜
(8N-1 m )に入力される。ここで、部分積生成回路
(8)の構成を図4に示す。図中、(12)はAND素
子、(13)はOR素子、(14)はインバータ素子で
ある。部分積生成回路(8)では2の補数表現から冗長
2進表現への変換操作、シフトアップ操作及びデジット
反転操作を行なう。まず、変換操作ではフィルタ系数B
0 〜BN-1 が正ならば各ビットに対しそのままのバイナ
リ値を対応させる。すなわち“0”を値“0”に“1”
を値“1”に対応させる。負ならば符号ビットを“−
1”に他のビットはそのままのバイナリ値を対応させ
る。次にシフトアップ操作及びデジット反転操作を乗算
リコーダ(7)で生成された部分積生成コード(10)
に従って、0、±1BX 、±2BX (X=0,1,2・
・N−1)のいずれかの出力値を生成する。×2の演算
はシフト操作で、正負反転操作は“−1”を“1”に、
“0”は“0”に、“1”は“−1”に各デジットを変
換することにより部分積を生成する。生成されたN×m
個の部分積は、m個毎にN個の冗長2進加算木(90 )
〜(9N-1 )でそれぞれ加算される。冗長2進加算木の
構成を図5にしめす。図中、U0 〜Um-1 はブースシフ
タで生成されたm個の部分積、Vは前段のレジスタ
(3)に保持されていた前段までの累積結果である。W
は冗長2進表現の加算結果であり、N段のパイプライン
段の中で当該段が中間段であった場合は、Wは冗長2進
表現のデータを保持するレジスタ(30 )〜(3N-2 )
に格納され、次段の冗長2進加算木の入力Vとなる。当
該段が最終段であった場合は、レジスタ(3N-1 )に取
り込まれた後、FIRデジタルフィルタの出力ポートに
接続され、X(n)に対応する応答Y(n)が、冗長2
進表現のデータとして従来装置と同様に図10に示すタ
イミングでNクロック遅れて出力される。図5におい
て、(15)は冗長2進加算器であり、内部構成を図6
に示す。図中、(16)はサム・キャリー・ジェネレー
タ、(17)は冗長2進半加算器、P1 〜P1 P1-1 〜
P1 、Q1 〜Q1 Q1-1 〜Q1 は冗長2進表現された2
つの入力オペランド、C1 〜C1 C1-1 〜C1 、S1 〜
S1 S1-1 〜S1 はともにサム・キャリー・ジェネレー
タ(17)の出力で冗長2進表現のそれぞれ中間サムと
中間キャリー、O1 〜O1 O1-1 〜O1 は冗長2進表現
の加算結果である。前記P1 、Q1 、C1 、S1 、O1
はいずれも1桁目のデジットであり、値として“1”,
“0”,“−1”のいずれかの値を有する。この冗長2
進加算器(15)で加算を行なう場合、サム・キャリー
・ジェネレータ(16)は図7に示す真理値にもとずき
中間サムS1 〜S1 S1-1 〜S1 と中間キャリーC1 〜
C1 C1-1 〜C1 を生成する。さらに、各位の冗長2進
半加算器(17)は1桁下の位の中間キャリーと同じ位
の中間サムで加算を行ない加算結果O1 〜O1 O1-1 〜
O1 を生成する。ここで各サム・キャリー・ジェネレー
タ(16)は同じ位の冗長2進半加算器(17)内部で
行なわれる加算操作において上への桁上がりが発生しな
いように中間サムS1 〜S1 S1-1 〜S1 と中間キャリ
ーC1 〜C1 C1-1 〜C1 を生成する。したがって、こ
の冗長2進加算器による加算操作では、1桁上の位にの
み桁上げが伝播する。すなわち、このデジタルフィルタ
においては、乗算及び加算での最下位ビット方向から最
上位ビット方向へのキャリー伝播が高々1桁であるた
め、パイプライン段間の最大遅延は、固定であるという
特徴がある。
に、kを偶数とするkビットの2の補数表現の入力デー
タX(n)は、システムクロックに同期して入力ポート
に入力され、入力ポートには、X(0),X(1)X
(2)・・・X(n−1),X(n),X(n+1)・
・と時系列データがあらわれる。入力データX(n)は
ブースのアルゴリズムにより各フィルタ系数との乗算が
同時にシステムクロック周期毎に行われる。まず、入力
データX(n)は図2に示す乗算リコーダ(7)に入力
され、連続する3ビット毎に図3に示す部分積生成コー
ド(10)をm(=k/2)個生成し、部分積生成コー
ド(10)はN×m個の部分積生成回路(800)〜(8
N-1 m )に分配される。一方、2の補数表現形式で与え
られるjビットのN個のフィルタ系数B0 〜BN-1 はそ
れぞれN×m個の部分積生成回路(800)〜
(8N-1 m )に入力される。ここで、部分積生成回路
(8)の構成を図4に示す。図中、(12)はAND素
子、(13)はOR素子、(14)はインバータ素子で
ある。部分積生成回路(8)では2の補数表現から冗長
2進表現への変換操作、シフトアップ操作及びデジット
反転操作を行なう。まず、変換操作ではフィルタ系数B
0 〜BN-1 が正ならば各ビットに対しそのままのバイナ
リ値を対応させる。すなわち“0”を値“0”に“1”
を値“1”に対応させる。負ならば符号ビットを“−
1”に他のビットはそのままのバイナリ値を対応させ
る。次にシフトアップ操作及びデジット反転操作を乗算
リコーダ(7)で生成された部分積生成コード(10)
に従って、0、±1BX 、±2BX (X=0,1,2・
・N−1)のいずれかの出力値を生成する。×2の演算
はシフト操作で、正負反転操作は“−1”を“1”に、
“0”は“0”に、“1”は“−1”に各デジットを変
換することにより部分積を生成する。生成されたN×m
個の部分積は、m個毎にN個の冗長2進加算木(90 )
〜(9N-1 )でそれぞれ加算される。冗長2進加算木の
構成を図5にしめす。図中、U0 〜Um-1 はブースシフ
タで生成されたm個の部分積、Vは前段のレジスタ
(3)に保持されていた前段までの累積結果である。W
は冗長2進表現の加算結果であり、N段のパイプライン
段の中で当該段が中間段であった場合は、Wは冗長2進
表現のデータを保持するレジスタ(30 )〜(3N-2 )
に格納され、次段の冗長2進加算木の入力Vとなる。当
該段が最終段であった場合は、レジスタ(3N-1 )に取
り込まれた後、FIRデジタルフィルタの出力ポートに
接続され、X(n)に対応する応答Y(n)が、冗長2
進表現のデータとして従来装置と同様に図10に示すタ
イミングでNクロック遅れて出力される。図5におい
て、(15)は冗長2進加算器であり、内部構成を図6
に示す。図中、(16)はサム・キャリー・ジェネレー
タ、(17)は冗長2進半加算器、P1 〜P1 P1-1 〜
P1 、Q1 〜Q1 Q1-1 〜Q1 は冗長2進表現された2
つの入力オペランド、C1 〜C1 C1-1 〜C1 、S1 〜
S1 S1-1 〜S1 はともにサム・キャリー・ジェネレー
タ(17)の出力で冗長2進表現のそれぞれ中間サムと
中間キャリー、O1 〜O1 O1-1 〜O1 は冗長2進表現
の加算結果である。前記P1 、Q1 、C1 、S1 、O1
はいずれも1桁目のデジットであり、値として“1”,
“0”,“−1”のいずれかの値を有する。この冗長2
進加算器(15)で加算を行なう場合、サム・キャリー
・ジェネレータ(16)は図7に示す真理値にもとずき
中間サムS1 〜S1 S1-1 〜S1 と中間キャリーC1 〜
C1 C1-1 〜C1 を生成する。さらに、各位の冗長2進
半加算器(17)は1桁下の位の中間キャリーと同じ位
の中間サムで加算を行ない加算結果O1 〜O1 O1-1 〜
O1 を生成する。ここで各サム・キャリー・ジェネレー
タ(16)は同じ位の冗長2進半加算器(17)内部で
行なわれる加算操作において上への桁上がりが発生しな
いように中間サムS1 〜S1 S1-1 〜S1 と中間キャリ
ーC1 〜C1 C1-1 〜C1 を生成する。したがって、こ
の冗長2進加算器による加算操作では、1桁上の位にの
み桁上げが伝播する。すなわち、このデジタルフィルタ
においては、乗算及び加算での最下位ビット方向から最
上位ビット方向へのキャリー伝播が高々1桁であるた
め、パイプライン段間の最大遅延は、固定であるという
特徴がある。
【0025】
【発明の効果】この発明は、以上のように構成されてい
るため、乗算及び加算での最下位ビット方向から最上位
ビット方向へのキャリー伝播が高々1桁であることか
ら、フィルタ系数のビット長を増やし演算精度を向上さ
せても、パイプライン段数間の最大遅延時間は常に固定
であり、システムクロック周波数を一定に保つことが可
能である。
るため、乗算及び加算での最下位ビット方向から最上位
ビット方向へのキャリー伝播が高々1桁であることか
ら、フィルタ系数のビット長を増やし演算精度を向上さ
せても、パイプライン段数間の最大遅延時間は常に固定
であり、システムクロック周波数を一定に保つことが可
能である。
【0026】また、入力X(n)やフィルタ系数のビッ
ト長が長く、セルアレイ方式の乗算器や桁あげ先見器付
き加算器を用いていた従来のFIRデジタルフィルタ装
置を本発明のFIRデジタルフィルタ装置にすることに
より、システムクロック周波数を高くし、処理性能を上
げることが可能である。
ト長が長く、セルアレイ方式の乗算器や桁あげ先見器付
き加算器を用いていた従来のFIRデジタルフィルタ装
置を本発明のFIRデジタルフィルタ装置にすることに
より、システムクロック周波数を高くし、処理性能を上
げることが可能である。
【図1】この発明の実施例を示すブロック図である。
【図2】乗算リコーダのブロック図である。
【図3】乗算リコーダの真理値を示す図である。
【図4】部分積生成回路のブロック図である。
【図5】冗長2進加算木のブロック図である。
【図6】冗長2進加算器のブロック図である。
【図7】サム・キャリー・ジェネレータの真理値を示す
図である。
図である。
【図8】FIRデジタルフィルタ装置のシステム・ブロ
ック図である。
ック図である。
【図9】従来のFIRデジタルフィルタ装置のブロック
図である。
図である。
【図10】従来及び本発明のFIRデジタルフィルタ装
置の処理タイミングを示す図である。
置の処理タイミングを示す図である。
1 乗算器 2 加算器 3 レジスタ 4 クロック入力端子 5 入力ポート 6 出力ポート 7 乗算リコーダ 8 部分積生成回路 9 冗長2進加算木 10 部分積生成コード 11 リコーダ 12 AND素子 13 OR素子 14 インバータ素子 15 冗長2進加算器 16 サム・キャリー・ジェネレータ 17 冗長2進半加算器
Claims (1)
- 【請求項1】 kを任意の正の偶数、Nを任意の正の整
数とし、kビットの入力信号系列にある伝達関数で示さ
れる変換を施し、出力信号系列を生成するNタップのF
IR(Finite Impulse Respons
e)デジタルフィルタ装置において、フィルタ系数と入
力信号の積、及び、積の累積を計算するための2ビット
ブースアルゴリズムにもとずく1つの乗算リコーダと、
N×k/2個の部分積生成回路群、N個の冗長2進加算
木と、冗長2進表現で表わされる積の累積を保持するN
個のレジスタを有することを特徴とする非再帰型FIR
デジタルフィルタ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19803991A JPH0541632A (ja) | 1991-08-07 | 1991-08-07 | Firデジタルフイルタ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19803991A JPH0541632A (ja) | 1991-08-07 | 1991-08-07 | Firデジタルフイルタ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0541632A true JPH0541632A (ja) | 1993-02-19 |
Family
ID=16384523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19803991A Pending JPH0541632A (ja) | 1991-08-07 | 1991-08-07 | Firデジタルフイルタ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0541632A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100369337B1 (ko) * | 1995-06-21 | 2003-03-31 | 주식회사 하이닉스반도체 | 하프밴드(halfband)선형위상FIR(FiniteImpulseResponse)필터 |
-
1991
- 1991-08-07 JP JP19803991A patent/JPH0541632A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100369337B1 (ko) * | 1995-06-21 | 2003-03-31 | 주식회사 하이닉스반도체 | 하프밴드(halfband)선형위상FIR(FiniteImpulseResponse)필터 |
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