JPH0541632A - Ｆｉｒデジタルフイルタ装置 - Google Patents
Ｆｉｒデジタルフイルタ装置Info
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- JPH0541632A JPH0541632A JP19803991A JP19803991A JPH0541632A JP H0541632 A JPH0541632 A JP H0541632A JP 19803991 A JP19803991 A JP 19803991A JP 19803991 A JP19803991 A JP 19803991A JP H0541632 A JPH0541632 A JP H0541632A
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- JP
- Japan
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- addition
- digital filter
- multiplication
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Abstract
(57)【要約】 （修正有）
【目的】 フィルタ系数のビット長に依存しないシステ
ムクロック周波数を持つＦＩＲデジタルフィルタ装置を
得る。また、システムクロック周波数を上げ、処理性能
を向上することが可能なＦＩＲデジタルフィルタ装置を
得る。 【構成】 乗算リコーダ７、冗長２進表現の部分積を生
成する部分積生成回路８、及び冗長２進加算器をアレイ
上に接続した冗長２進加算木９によって、２ビットブー
スアルゴリズムに基づき乗算を行う。また、レジスタ３
に保持されている累積値を前記冗長２進加算木９の入力
の一つに割り当て、乗算と加算演算を一括して処理す
る。これをＦＩＲデジタルフィルタ装置のタップ数に相
当する段数分設けた。 【効果】 冗長２進加算器で乗算と加算演算を行うた
め、加算操作に伴う桁あげが高々１桁上の位にしか伝播
しない。この特徴により、加算操作の時間はビット長に
依存せず一定である。
ムクロック周波数を持つＦＩＲデジタルフィルタ装置を
得る。また、システムクロック周波数を上げ、処理性能
を向上することが可能なＦＩＲデジタルフィルタ装置を
得る。 【構成】 乗算リコーダ７、冗長２進表現の部分積を生
成する部分積生成回路８、及び冗長２進加算器をアレイ
上に接続した冗長２進加算木９によって、２ビットブー
スアルゴリズムに基づき乗算を行う。また、レジスタ３
に保持されている累積値を前記冗長２進加算木９の入力
の一つに割り当て、乗算と加算演算を一括して処理す
る。これをＦＩＲデジタルフィルタ装置のタップ数に相
当する段数分設けた。 【効果】 冗長２進加算器で乗算と加算演算を行うた
め、加算操作に伴う桁あげが高々１桁上の位にしか伝播
しない。この特徴により、加算操作の時間はビット長に
依存せず一定である。
Description
【０００１】
【産業上の利用分野】この発明は、雑音や歪みが加えら
れた測定信号から本来の信号を抽出するデジタル信号処
理の一手法であるデジタルフィルタのリアルタイム処
理、特に高速化及び高精度化に関するものである。
れた測定信号から本来の信号を抽出するデジタル信号処
理の一手法であるデジタルフィルタのリアルタイム処
理、特に高速化及び高精度化に関するものである。
【０００２】
【従来の技術】Ｎタップの非再帰型のＦＩＲ（Ｆｉｎｉ
ｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）デジタルフ
ィルタ装置フィルタの入出力関係式、及び伝達関数Ｈ
（ｚ）は一般的にそれぞれ次の式で示される。
ｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）デジタルフ
ィルタ装置フィルタの入出力関係式、及び伝達関数Ｈ
（ｚ）は一般的にそれぞれ次の式で示される。
【０００３】
【数１】
【０００４】
【数２】
【０００５】このフィルタのブロック図を図８に示す。
このフィルタの信号処理は、次式で表わされる。
このフィルタの信号処理は、次式で表わされる。
【０００６】
【数３】
【０００７】この信号処理をリアルタイムに行なう場
合、入力信号系列のサンプリングレートまたは供給レー
トよりも速く信号処理を行う必要がある。
合、入力信号系列のサンプリングレートまたは供給レー
トよりも速く信号処理を行う必要がある。
【０００８】従来この処理は、図９に示すハードウェア
で行っていた。図中、（１0 ）〜（１N-1 ）は２の補数
データを入出力として扱う例えばセルアレイ方式の乗算
器、（２1 ）〜（２N-1 ）は２の補数データを入出力と
して扱う例えば桁あげ先見器付きの加算器、（３0 ）〜
（３N-1 ）はレジスタ、（４）はシステムクロック入力
端子、（５）は入力データがシステムクロック毎に入力
される入力ポート、（６）は出力データがシステムクロ
ック毎に出力される出力ポートである。
で行っていた。図中、（１0 ）〜（１N-1 ）は２の補数
データを入出力として扱う例えばセルアレイ方式の乗算
器、（２1 ）〜（２N-1 ）は２の補数データを入出力と
して扱う例えば桁あげ先見器付きの加算器、（３0 ）〜
（３N-1 ）はレジスタ、（４）はシステムクロック入力
端子、（５）は入力データがシステムクロック毎に入力
される入力ポート、（６）は出力データがシステムクロ
ック毎に出力される出力ポートである。
【０００９】次に動作について説明する。入力データＸ
（ｎ）は、システムクロックに同期して入力ポートに入
力され、入力ポートには、Ｘ（０），Ｘ（１），Ｘ
（２）・・・Ｘ（ｎ−１），Ｘ（ｎ），Ｘ（ｎ＋１）・
・と時系列データがあらわれる。乗算器（１0 ）〜（１
N-1 ）の一方のオペランドに２の補数表現の系数Ｂ0 〜
ＢN-1 をそれぞれ入力し、もう一方のオペランドには入
力ポートに現われた入力信号Ｘ（ｎ）をそれぞれ入力す
る。レジスタ（３0 ）〜（３N-1 ）には、前段までの乗
算器で計算された積項の累積値が保持されており、２の
補数表現のデータを取り扱う加算器（２1 ）〜
（２N-1 ）によって当該乗算器の出力を加算し、その結
果は次段のレジスタ（３0 ）〜（３N-1 ）にシステムク
ロックに同期して取り込まれる。このようにして、Ｎ個
の積項の累積値は最終的にＮ段目のレジスタ（３N-1 ）
に保持され、出力ポートにＸ（ｎ）に対する応答Ｙ
（ｎ）が図１０のタイミングに示すようにＮクロック遅
れて出力される。
（ｎ）は、システムクロックに同期して入力ポートに入
力され、入力ポートには、Ｘ（０），Ｘ（１），Ｘ
（２）・・・Ｘ（ｎ−１），Ｘ（ｎ），Ｘ（ｎ＋１）・
・と時系列データがあらわれる。乗算器（１0 ）〜（１
N-1 ）の一方のオペランドに２の補数表現の系数Ｂ0 〜
ＢN-1 をそれぞれ入力し、もう一方のオペランドには入
力ポートに現われた入力信号Ｘ（ｎ）をそれぞれ入力す
る。レジスタ（３0 ）〜（３N-1 ）には、前段までの乗
算器で計算された積項の累積値が保持されており、２の
補数表現のデータを取り扱う加算器（２1 ）〜
（２N-1 ）によって当該乗算器の出力を加算し、その結
果は次段のレジスタ（３0 ）〜（３N-1 ）にシステムク
ロックに同期して取り込まれる。このようにして、Ｎ個
の積項の累積値は最終的にＮ段目のレジスタ（３N-1 ）
に保持され、出力ポートにＸ（ｎ）に対する応答Ｙ
（ｎ）が図１０のタイミングに示すようにＮクロック遅
れて出力される。
【００１０】
【発明が解決しようとする課題】従来のＦＩＲデジタル
フィルタ装置は以上のように構成されているので、パイ
プラインレーテンシーを増加させることなく、フィルタ
系数のビット数を上げ、演算精度を向上しようと試みた
場合、２の補数表現のデータを取り扱うセルアレイ方式
の乗算器及び桁あげ先見器付きの加算器を用いているた
め、乗算及び加算に伴うキャリー伝搬によりシステムク
ロック周波数を下げなければならず、システムのスルー
プット性能が減少するという問題があった。
フィルタ装置は以上のように構成されているので、パイ
プラインレーテンシーを増加させることなく、フィルタ
系数のビット数を上げ、演算精度を向上しようと試みた
場合、２の補数表現のデータを取り扱うセルアレイ方式
の乗算器及び桁あげ先見器付きの加算器を用いているた
め、乗算及び加算に伴うキャリー伝搬によりシステムク
ロック周波数を下げなければならず、システムのスルー
プット性能が減少するという問題があった。
【００１１】この発明は上記のような課題を解消するた
めになされたもので、フィルタ系数のビット長を任意に
増加させても、パイプラインレーテンシーを増加させる
ことなく、システムクロック周波数を維持することが可
能であり、演算精度を向上できるＦＩＲデジタルフィル
タ装置を得ることを目的とする。
めになされたもので、フィルタ系数のビット長を任意に
増加させても、パイプラインレーテンシーを増加させる
ことなく、システムクロック周波数を維持することが可
能であり、演算精度を向上できるＦＩＲデジタルフィル
タ装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係るＦＩＲデ
ジタルフィルタ装置は、全ての乗算を冗長２進表現の部
分積を生成する乗算リコーダと部分積生成回路、前記部
分積を加算する冗長２進加算木で実現するとともに、前
段までの積項の累積値を前記冗長２進加算木の部分積入
力の一つとして入力し、乗算と加算を一括して演算する
ものである。
ジタルフィルタ装置は、全ての乗算を冗長２進表現の部
分積を生成する乗算リコーダと部分積生成回路、前記部
分積を加算する冗長２進加算木で実現するとともに、前
段までの積項の累積値を前記冗長２進加算木の部分積入
力の一つとして入力し、乗算と加算を一括して演算する
ものである。
【００１３】
【作用】この発明におけるＦＩＲデジタルフィルタ装置
は、冗長２進表現の部分積を生成する部分積生成回路と
前記部分積と前段までの積項の累積値を加算する冗長２
進加算木により、乗算及び加算演算を冗長２進表現で処
理するものである。
は、冗長２進表現の部分積を生成する部分積生成回路と
前記部分積と前段までの積項の累積値を加算する冗長２
進加算木により、乗算及び加算演算を冗長２進表現で処
理するものである。
【００１４】
【実施例】実施例１．以下、この発明の一実施例を図１
に示す。図中、（３0 ）〜（３N-1 ）は前段までの冗長
２進表現の累積値を保持するレジスタ、（４）はシステ
ムクロック入力端子、（５）は２の補数表現の入力デー
タＸ（ｎ）がシステムクロック毎に入力される入力ポー
ト、（６）は冗長２進表現の出力データＹ（ｎ）がシス
テムクロック毎に出力される出力ポート、（７）は２の
補数表現の入力データＸ（ｎ）をデコードする乗算リコ
ーダ、（８00）〜（８N-1 m ）は２の補数表現形式のフ
ィルタ系数を冗長２進表現形式のデータに変換し前記乗
算リコーダ（７）の出力である部分積生成コード（１
０）から部分積を生成する部分積生成回路、（９0 ）〜
（９N-1 ）は部分積生成回路（８00）〜（８N-1 m ）で
生成された部分積及びレジスタ（３0 ）〜（３N-1 ）に
保持されている前段までの冗長２進表現の累積値を加算
する冗長２進加算木である。
に示す。図中、（３0 ）〜（３N-1 ）は前段までの冗長
２進表現の累積値を保持するレジスタ、（４）はシステ
ムクロック入力端子、（５）は２の補数表現の入力デー
タＸ（ｎ）がシステムクロック毎に入力される入力ポー
ト、（６）は冗長２進表現の出力データＹ（ｎ）がシス
テムクロック毎に出力される出力ポート、（７）は２の
補数表現の入力データＸ（ｎ）をデコードする乗算リコ
ーダ、（８00）〜（８N-1 m ）は２の補数表現形式のフ
ィルタ系数を冗長２進表現形式のデータに変換し前記乗
算リコーダ（７）の出力である部分積生成コード（１
０）から部分積を生成する部分積生成回路、（９0 ）〜
（９N-1 ）は部分積生成回路（８00）〜（８N-1 m ）で
生成された部分積及びレジスタ（３0 ）〜（３N-1 ）に
保持されている前段までの冗長２進表現の累積値を加算
する冗長２進加算木である。
【００１５】はじめに、２ビットブースアルゴリズムに
ついて説明する。一般に、部分積の数を減らし乗算を高
速に処理する手法の一つとしてブースのアルゴリズムが
知られている。乗算数をＸ，乗数をＹとし、それぞれｋ
ビットの２の補数表現形式のデータとして次のように表
わす。
ついて説明する。一般に、部分積の数を減らし乗算を高
速に処理する手法の一つとしてブースのアルゴリズムが
知られている。乗算数をＸ，乗数をＹとし、それぞれｋ
ビットの２の補数表現形式のデータとして次のように表
わす。
【００１６】
【数４】
【００１７】
【数５】
【００１８】いま、ｋを偶数とし、ｙ-1を０とするとＹ
は次のように表わすこともできる。
は次のように表わすこともできる。
【００１９】
【数６】
【００２０】すなわち、２の補数表現形式で表わされる
積Ｐは、次のように表わせる。
積Ｐは、次のように表わせる。
【００２１】
【数７】
【００２２】したがって、（ｙ2j-1＋ｙ2j−２・
ｙ2j+1）で示される相続く３ビットによって、０、±１
Ｘ、±２Ｘのいずれかの値をとるｋ／２個の部分積が求
まる。
ｙ2j+1）で示される相続く３ビットによって、０、±１
Ｘ、±２Ｘのいずれかの値をとるｋ／２個の部分積が求
まる。
【００２３】次に、冗長２進表現についてのべる。冗長
２進表現では１デジットを１、０、−１の３値を用いて
表わす。従って、バイナリ表記するためには、１デジッ
トに付き２ビット必要であり、例えば、１，０，−１を
それぞれ“０１”，“００”，“１０”のように対応さ
せる。なお、この場合“１１”は使用されないビットパ
ターンである。
２進表現では１デジットを１、０、−１の３値を用いて
表わす。従って、バイナリ表記するためには、１デジッ
トに付き２ビット必要であり、例えば、１，０，−１を
それぞれ“０１”，“００”，“１０”のように対応さ
せる。なお、この場合“１１”は使用されないビットパ
ターンである。
【００２４】次に動作について述べる。従来装置と同様
に、ｋを偶数とするｋビットの２の補数表現の入力デー
タＸ（ｎ）は、システムクロックに同期して入力ポート
に入力され、入力ポートには、Ｘ（０），Ｘ（１）Ｘ
（２）・・・Ｘ（ｎ−１），Ｘ（ｎ），Ｘ（ｎ＋１）・
・と時系列データがあらわれる。入力データＸ（ｎ）は
ブースのアルゴリズムにより各フィルタ系数との乗算が
同時にシステムクロック周期毎に行われる。まず、入力
データＸ（ｎ）は図２に示す乗算リコーダ（７）に入力
され、連続する３ビット毎に図３に示す部分積生成コー
ド（１０）をｍ（＝ｋ／２）個生成し、部分積生成コー
ド（１０）はＮ×ｍ個の部分積生成回路（８00）〜（８
N-1 m ）に分配される。一方、２の補数表現形式で与え
られるｊビットのＮ個のフィルタ系数Ｂ0 〜ＢN-1 はそ
れぞれＮ×ｍ個の部分積生成回路（８00）〜
（８N-1 m ）に入力される。ここで、部分積生成回路
（８）の構成を図４に示す。図中、（１２）はＡＮＤ素
子、（１３）はＯＲ素子、（１４）はインバータ素子で
ある。部分積生成回路（８）では２の補数表現から冗長
２進表現への変換操作、シフトアップ操作及びデジット
反転操作を行なう。まず、変換操作ではフィルタ系数Ｂ
0 〜ＢN-1 が正ならば各ビットに対しそのままのバイナ
リ値を対応させる。すなわち“０”を値“０”に“１”
を値“１”に対応させる。負ならば符号ビットを“−
１”に他のビットはそのままのバイナリ値を対応させ
る。次にシフトアップ操作及びデジット反転操作を乗算
リコーダ（７）で生成された部分積生成コード（１０）
に従って、０、±１ＢX 、±２ＢX （Ｘ＝０，１，２・
・Ｎ−１）のいずれかの出力値を生成する。×２の演算
はシフト操作で、正負反転操作は“−１”を“１”に、
“０”は“０”に、“１”は“−１”に各デジットを変
換することにより部分積を生成する。生成されたＮ×ｍ
個の部分積は、ｍ個毎にＮ個の冗長２進加算木（９0 ）
〜（９N-1 ）でそれぞれ加算される。冗長２進加算木の
構成を図５にしめす。図中、Ｕ0 〜Ｕm-1 はブースシフ
タで生成されたｍ個の部分積、Ｖは前段のレジスタ
（３）に保持されていた前段までの累積結果である。Ｗ
は冗長２進表現の加算結果であり、Ｎ段のパイプライン
段の中で当該段が中間段であった場合は、Ｗは冗長２進
表現のデータを保持するレジスタ（３0 ）〜（３N-2 ）
に格納され、次段の冗長２進加算木の入力Ｖとなる。当
該段が最終段であった場合は、レジスタ（３N-1 ）に取
り込まれた後、ＦＩＲデジタルフィルタの出力ポートに
接続され、Ｘ（ｎ）に対応する応答Ｙ（ｎ）が、冗長２
進表現のデータとして従来装置と同様に図１０に示すタ
イミングでＮクロック遅れて出力される。図５におい
て、（１５）は冗長２進加算器であり、内部構成を図６
に示す。図中、（１６）はサム・キャリー・ジェネレー
タ、（１７）は冗長２進半加算器、Ｐ1 〜Ｐ1 Ｐ1-1 〜
Ｐ1 、Ｑ1 〜Ｑ1 Ｑ1-1 〜Ｑ1 は冗長２進表現された２
つの入力オペランド、Ｃ1 〜Ｃ1 Ｃ1-1 〜Ｃ1 、Ｓ1 〜
Ｓ1 Ｓ1-1 〜Ｓ1 はともにサム・キャリー・ジェネレー
タ（１７）の出力で冗長２進表現のそれぞれ中間サムと
中間キャリー、Ｏ1 〜Ｏ1 Ｏ1-1 〜Ｏ1 は冗長２進表現
の加算結果である。前記Ｐ1 、Ｑ1 、Ｃ1 、Ｓ1 、Ｏ1
はいずれも１桁目のデジットであり、値として“１”，
“０”，“−１”のいずれかの値を有する。この冗長２
進加算器（１５）で加算を行なう場合、サム・キャリー
・ジェネレータ（１６）は図７に示す真理値にもとずき
中間サムＳ1 〜Ｓ1 Ｓ1-1 〜Ｓ1 と中間キャリーＣ1 〜
Ｃ1 Ｃ1-1 〜Ｃ1 を生成する。さらに、各位の冗長２進
半加算器（１７）は１桁下の位の中間キャリーと同じ位
の中間サムで加算を行ない加算結果Ｏ1 〜Ｏ1 Ｏ1-1 〜
Ｏ1 を生成する。ここで各サム・キャリー・ジェネレー
タ（１６）は同じ位の冗長２進半加算器（１７）内部で
行なわれる加算操作において上への桁上がりが発生しな
いように中間サムＳ1 〜Ｓ1 Ｓ1-1 〜Ｓ1 と中間キャリ
ーＣ1 〜Ｃ1 Ｃ1-1 〜Ｃ1 を生成する。したがって、こ
の冗長２進加算器による加算操作では、１桁上の位にの
み桁上げが伝播する。すなわち、このデジタルフィルタ
においては、乗算及び加算での最下位ビット方向から最
上位ビット方向へのキャリー伝播が高々１桁であるた
め、パイプライン段間の最大遅延は、固定であるという
特徴がある。
に、ｋを偶数とするｋビットの２の補数表現の入力デー
タＸ（ｎ）は、システムクロックに同期して入力ポート
に入力され、入力ポートには、Ｘ（０），Ｘ（１）Ｘ
（２）・・・Ｘ（ｎ−１），Ｘ（ｎ），Ｘ（ｎ＋１）・
・と時系列データがあらわれる。入力データＸ（ｎ）は
ブースのアルゴリズムにより各フィルタ系数との乗算が
同時にシステムクロック周期毎に行われる。まず、入力
データＸ（ｎ）は図２に示す乗算リコーダ（７）に入力
され、連続する３ビット毎に図３に示す部分積生成コー
ド（１０）をｍ（＝ｋ／２）個生成し、部分積生成コー
ド（１０）はＮ×ｍ個の部分積生成回路（８00）〜（８
N-1 m ）に分配される。一方、２の補数表現形式で与え
られるｊビットのＮ個のフィルタ系数Ｂ0 〜ＢN-1 はそ
れぞれＮ×ｍ個の部分積生成回路（８00）〜
（８N-1 m ）に入力される。ここで、部分積生成回路
（８）の構成を図４に示す。図中、（１２）はＡＮＤ素
子、（１３）はＯＲ素子、（１４）はインバータ素子で
ある。部分積生成回路（８）では２の補数表現から冗長
２進表現への変換操作、シフトアップ操作及びデジット
反転操作を行なう。まず、変換操作ではフィルタ系数Ｂ
0 〜ＢN-1 が正ならば各ビットに対しそのままのバイナ
リ値を対応させる。すなわち“０”を値“０”に“１”
を値“１”に対応させる。負ならば符号ビットを“−
１”に他のビットはそのままのバイナリ値を対応させ
る。次にシフトアップ操作及びデジット反転操作を乗算
リコーダ（７）で生成された部分積生成コード（１０）
に従って、０、±１ＢX 、±２ＢX （Ｘ＝０，１，２・
・Ｎ−１）のいずれかの出力値を生成する。×２の演算
はシフト操作で、正負反転操作は“−１”を“１”に、
“０”は“０”に、“１”は“−１”に各デジットを変
換することにより部分積を生成する。生成されたＮ×ｍ
個の部分積は、ｍ個毎にＮ個の冗長２進加算木（９0 ）
〜（９N-1 ）でそれぞれ加算される。冗長２進加算木の
構成を図５にしめす。図中、Ｕ0 〜Ｕm-1 はブースシフ
タで生成されたｍ個の部分積、Ｖは前段のレジスタ
（３）に保持されていた前段までの累積結果である。Ｗ
は冗長２進表現の加算結果であり、Ｎ段のパイプライン
段の中で当該段が中間段であった場合は、Ｗは冗長２進
表現のデータを保持するレジスタ（３0 ）〜（３N-2 ）
に格納され、次段の冗長２進加算木の入力Ｖとなる。当
該段が最終段であった場合は、レジスタ（３N-1 ）に取
り込まれた後、ＦＩＲデジタルフィルタの出力ポートに
接続され、Ｘ（ｎ）に対応する応答Ｙ（ｎ）が、冗長２
進表現のデータとして従来装置と同様に図１０に示すタ
イミングでＮクロック遅れて出力される。図５におい
て、（１５）は冗長２進加算器であり、内部構成を図６
に示す。図中、（１６）はサム・キャリー・ジェネレー
タ、（１７）は冗長２進半加算器、Ｐ1 〜Ｐ1 Ｐ1-1 〜
Ｐ1 、Ｑ1 〜Ｑ1 Ｑ1-1 〜Ｑ1 は冗長２進表現された２
つの入力オペランド、Ｃ1 〜Ｃ1 Ｃ1-1 〜Ｃ1 、Ｓ1 〜
Ｓ1 Ｓ1-1 〜Ｓ1 はともにサム・キャリー・ジェネレー
タ（１７）の出力で冗長２進表現のそれぞれ中間サムと
中間キャリー、Ｏ1 〜Ｏ1 Ｏ1-1 〜Ｏ1 は冗長２進表現
の加算結果である。前記Ｐ1 、Ｑ1 、Ｃ1 、Ｓ1 、Ｏ1
はいずれも１桁目のデジットであり、値として“１”，
“０”，“−１”のいずれかの値を有する。この冗長２
進加算器（１５）で加算を行なう場合、サム・キャリー
・ジェネレータ（１６）は図７に示す真理値にもとずき
中間サムＳ1 〜Ｓ1 Ｓ1-1 〜Ｓ1 と中間キャリーＣ1 〜
Ｃ1 Ｃ1-1 〜Ｃ1 を生成する。さらに、各位の冗長２進
半加算器（１７）は１桁下の位の中間キャリーと同じ位
の中間サムで加算を行ない加算結果Ｏ1 〜Ｏ1 Ｏ1-1 〜
Ｏ1 を生成する。ここで各サム・キャリー・ジェネレー
タ（１６）は同じ位の冗長２進半加算器（１７）内部で
行なわれる加算操作において上への桁上がりが発生しな
いように中間サムＳ1 〜Ｓ1 Ｓ1-1 〜Ｓ1 と中間キャリ
ーＣ1 〜Ｃ1 Ｃ1-1 〜Ｃ1 を生成する。したがって、こ
の冗長２進加算器による加算操作では、１桁上の位にの
み桁上げが伝播する。すなわち、このデジタルフィルタ
においては、乗算及び加算での最下位ビット方向から最
上位ビット方向へのキャリー伝播が高々１桁であるた
め、パイプライン段間の最大遅延は、固定であるという
特徴がある。
【００２５】
【発明の効果】この発明は、以上のように構成されてい
るため、乗算及び加算での最下位ビット方向から最上位
ビット方向へのキャリー伝播が高々１桁であることか
ら、フィルタ系数のビット長を増やし演算精度を向上さ
せても、パイプライン段数間の最大遅延時間は常に固定
であり、システムクロック周波数を一定に保つことが可
能である。
るため、乗算及び加算での最下位ビット方向から最上位
ビット方向へのキャリー伝播が高々１桁であることか
ら、フィルタ系数のビット長を増やし演算精度を向上さ
せても、パイプライン段数間の最大遅延時間は常に固定
であり、システムクロック周波数を一定に保つことが可
能である。
【００２６】また、入力Ｘ（ｎ）やフィルタ系数のビッ
ト長が長く、セルアレイ方式の乗算器や桁あげ先見器付
き加算器を用いていた従来のＦＩＲデジタルフィルタ装
置を本発明のＦＩＲデジタルフィルタ装置にすることに
より、システムクロック周波数を高くし、処理性能を上
げることが可能である。
ト長が長く、セルアレイ方式の乗算器や桁あげ先見器付
き加算器を用いていた従来のＦＩＲデジタルフィルタ装
置を本発明のＦＩＲデジタルフィルタ装置にすることに
より、システムクロック周波数を高くし、処理性能を上
げることが可能である。
【図１】この発明の実施例を示すブロック図である。
【図２】乗算リコーダのブロック図である。
【図３】乗算リコーダの真理値を示す図である。
【図４】部分積生成回路のブロック図である。
【図５】冗長２進加算木のブロック図である。
【図６】冗長２進加算器のブロック図である。
【図７】サム・キャリー・ジェネレータの真理値を示す
図である。
図である。
【図８】ＦＩＲデジタルフィルタ装置のシステム・ブロ
ック図である。
ック図である。
【図９】従来のＦＩＲデジタルフィルタ装置のブロック
図である。
図である。
【図１０】従来及び本発明のＦＩＲデジタルフィルタ装
置の処理タイミングを示す図である。
置の処理タイミングを示す図である。
１ 乗算器 ２ 加算器 ３ レジスタ ４ クロック入力端子 ５ 入力ポート ６ 出力ポート ７ 乗算リコーダ ８ 部分積生成回路 ９ 冗長２進加算木 １０ 部分積生成コード １１ リコーダ １２ ＡＮＤ素子 １３ ＯＲ素子 １４ インバータ素子 １５ 冗長２進加算器 １６ サム・キャリー・ジェネレータ １７ 冗長２進半加算器
Claims (1)
- 【請求項１】 ｋを任意の正の偶数、Ｎを任意の正の整
数とし、ｋビットの入力信号系列にある伝達関数で示さ
れる変換を施し、出力信号系列を生成するＮタップのＦ
ＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓ
ｅ）デジタルフィルタ装置において、フィルタ系数と入
力信号の積、及び、積の累積を計算するための２ビット
ブースアルゴリズムにもとずく１つの乗算リコーダと、
Ｎ×ｋ／２個の部分積生成回路群、Ｎ個の冗長２進加算
木と、冗長２進表現で表わされる積の累積を保持するＮ
個のレジスタを有することを特徴とする非再帰型ＦＩＲ
デジタルフィルタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19803991A JPH0541632A (ja) | 1991-08-07 | 1991-08-07 | Ｆｉｒデジタルフイルタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19803991A JPH0541632A (ja) | 1991-08-07 | 1991-08-07 | Ｆｉｒデジタルフイルタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541632A true JPH0541632A (ja) | 1993-02-19 |
Family
ID=16384523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19803991A Pending JPH0541632A (ja) | 1991-08-07 | 1991-08-07 | Ｆｉｒデジタルフイルタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369337B1 (ko) * | 1995-06-21 | 2003-03-31 | 주식회사 하이닉스반도체 | 하프밴드(halfband)선형위상FIR(FiniteImpulseResponse)필터 |
-
1991
- 1991-08-07 JP JP19803991A patent/JPH0541632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369337B1 (ko) * | 1995-06-21 | 2003-03-31 | 주식회사 하이닉스반도체 | 하프밴드(halfband)선형위상FIR(FiniteImpulseResponse)필터 |
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