JPH05108693A - Ｉｉｒデジタルフイルタ装置 - Google Patents
Ｉｉｒデジタルフイルタ装置Info
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- JPH05108693A JPH05108693A JP3271092A JP27109291A JPH05108693A JP H05108693 A JPH05108693 A JP H05108693A JP 3271092 A JP3271092 A JP 3271092A JP 27109291 A JP27109291 A JP 27109291A JP H05108693 A JPH05108693 A JP H05108693A
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Abstract
(57)【要約】
【目的】 フィルタ系数のビット長に依存しないシステ
ムクロック周波数を持つＩＩＲデジタルフィルタ装置を
得る。 【構成】 冗長２進表現の部分積を加算するアレイ上に
接続した冗長２進加算木によって、２ビットブースアル
ゴリズムに基づき乗算を行う。また、レジスタに保持さ
れている累積値を前記冗長２進加算木の入力の一つに割
り当て、乗算と加算演算を一括して処理する。これをＩ
ＩＲデジタルフィルタ装置のタップ数に相当する段数分
設けた。 【効果】 冗長２進加算器で乗算と加算演算を行うた
め、加算操作に伴う桁あげが高々１桁上の位にしか伝播
しない。この特徴により、加算操作の時間はビット長に
依存せず一定である。したがって、フィルタ系数のビッ
ト長に依存しないシステムクロック周波数を持つＩＩＲ
デジタルフィルタ装置を得ることができる。
ムクロック周波数を持つＩＩＲデジタルフィルタ装置を
得る。 【構成】 冗長２進表現の部分積を加算するアレイ上に
接続した冗長２進加算木によって、２ビットブースアル
ゴリズムに基づき乗算を行う。また、レジスタに保持さ
れている累積値を前記冗長２進加算木の入力の一つに割
り当て、乗算と加算演算を一括して処理する。これをＩ
ＩＲデジタルフィルタ装置のタップ数に相当する段数分
設けた。 【効果】 冗長２進加算器で乗算と加算演算を行うた
め、加算操作に伴う桁あげが高々１桁上の位にしか伝播
しない。この特徴により、加算操作の時間はビット長に
依存せず一定である。したがって、フィルタ系数のビッ
ト長に依存しないシステムクロック周波数を持つＩＩＲ
デジタルフィルタ装置を得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、雑音や歪みが加えら
れた測定信号から本来の信号を抽出するデジタル信号処
理の一手法であるデジタルフィルタのリアルタイム処
理、特に高速化及び高精度化に関するものである。
れた測定信号から本来の信号を抽出するデジタル信号処
理の一手法であるデジタルフィルタのリアルタイム処
理、特に高速化及び高精度化に関するものである。
【０００２】
【従来の技術】Ｎタップの非再帰型のＩＲデジタルフィ
ルタ装置フィルタの入出力関係式は一般的に次の式で示
される。
ルタ装置フィルタの入出力関係式は一般的に次の式で示
される。
【０００３】
【数１】
【０００４】このフィルタのブロック図を図８に示す。
このフィルタの信号処理は、次式で表わされる。
このフィルタの信号処理は、次式で表わされる。
【０００５】
【数２】
【０００６】この信号処理をリアルタイムに行なう場
合、入力信号系列のサンプリングレートまたは供給レー
トよりも速く信号処理を行う必要がある。
合、入力信号系列のサンプリングレートまたは供給レー
トよりも速く信号処理を行う必要がある。
【０００７】従来この処理は、図９に示すハードウェア
で行っていた。図中、（１）（２）は２の補数データを
入出力として扱う例えばセルアレイ方式の乗算器、
（３）は２の補数データを入出力として扱う例えば桁あ
げ先見器付きの加算器、（４）はレジスタ、（５）はシ
ステムクロック入力端子、（６）は入力データがシステ
ムクロック毎に入力される入力ポート、（７）は出力デ
ータがシステムクロック毎に出力される出力ポートであ
る。
で行っていた。図中、（１）（２）は２の補数データを
入出力として扱う例えばセルアレイ方式の乗算器、
（３）は２の補数データを入出力として扱う例えば桁あ
げ先見器付きの加算器、（４）はレジスタ、（５）はシ
ステムクロック入力端子、（６）は入力データがシステ
ムクロック毎に入力される入力ポート、（７）は出力デ
ータがシステムクロック毎に出力される出力ポートであ
る。
【０００８】次に動作について説明する。入力データＸ
（ｎ）は、システムクロックに同期して入力ポートに入
力され、入力ポートには、Ｘ（０），Ｘ（１），Ｘ
（２）・・・Ｘ（ｎ−１），Ｘ（ｎ），Ｘ（ｎ＋１）・
・と時系列データがあらわれる。乗算器（１）の一方の
オペランドに２の補数表現の系数ＢN 〜ＢO をそれぞれ
入力し、もう一方のオペランドには入力ポートに現われ
た入力信号Ｘ（ｎ）をそれぞれ入力する。また、乗算器
（２）の一方のオペランドには２の補数表現の系数ＡN
〜ＡO をそれぞれ入力し、もう一方のオペランドには出
力信号Ｙ（ｎ）をそれぞれ入力する。レジスタ（４）に
は、それぞれ前段までの乗算器で計算された積項の累積
値が保持されており、２の補数表現のデータを取り扱う
加算器（３）によって当該乗算器及び前段の加算結果を
加算し、その結果は次段のレジスタ（４）にシステムク
ロックに同期して取り込まれる。このようにして、積項
の累積値は出力ポートにＸ（ｎ）に対する応答Ｙ（ｎ）
として、図１０のタイミングに示すようにＮクロック遅
れて出力される。
（ｎ）は、システムクロックに同期して入力ポートに入
力され、入力ポートには、Ｘ（０），Ｘ（１），Ｘ
（２）・・・Ｘ（ｎ−１），Ｘ（ｎ），Ｘ（ｎ＋１）・
・と時系列データがあらわれる。乗算器（１）の一方の
オペランドに２の補数表現の系数ＢN 〜ＢO をそれぞれ
入力し、もう一方のオペランドには入力ポートに現われ
た入力信号Ｘ（ｎ）をそれぞれ入力する。また、乗算器
（２）の一方のオペランドには２の補数表現の系数ＡN
〜ＡO をそれぞれ入力し、もう一方のオペランドには出
力信号Ｙ（ｎ）をそれぞれ入力する。レジスタ（４）に
は、それぞれ前段までの乗算器で計算された積項の累積
値が保持されており、２の補数表現のデータを取り扱う
加算器（３）によって当該乗算器及び前段の加算結果を
加算し、その結果は次段のレジスタ（４）にシステムク
ロックに同期して取り込まれる。このようにして、積項
の累積値は出力ポートにＸ（ｎ）に対する応答Ｙ（ｎ）
として、図１０のタイミングに示すようにＮクロック遅
れて出力される。
【０００９】
【発明が解決しようとする課題】従来のＩＩＲデジタル
フィルタ装置は以上のように構成されているので、パイ
プラインレーテンシーを増加させることなく、フィルタ
係数のビット数を上げ、演算精度を向上しようと試みた
場合、２の補数表現のデータを取り扱うセルアレイ方式
の乗算器及び桁あげ先見器付きの加算器を用いているた
め、乗算及び加算に伴うキャリー伝搬によりシステムク
ロック周波数を下げなければならず、システムのスルー
プット性能が減少するという問題があった。
フィルタ装置は以上のように構成されているので、パイ
プラインレーテンシーを増加させることなく、フィルタ
係数のビット数を上げ、演算精度を向上しようと試みた
場合、２の補数表現のデータを取り扱うセルアレイ方式
の乗算器及び桁あげ先見器付きの加算器を用いているた
め、乗算及び加算に伴うキャリー伝搬によりシステムク
ロック周波数を下げなければならず、システムのスルー
プット性能が減少するという問題があった。
【００１０】この発明は上記のような課題を解消するた
めになされたもので、フィルタ系数のビット長を任意に
増加させても、パイプラインレーテンシーを増加させる
ことなく、システムクロック周波数を維持することが可
能であり、演算精度を向上できるＩＩＲデジタルフィル
タ装置を得ることを目的とする。
めになされたもので、フィルタ系数のビット長を任意に
増加させても、パイプラインレーテンシーを増加させる
ことなく、システムクロック周波数を維持することが可
能であり、演算精度を向上できるＩＩＲデジタルフィル
タ装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るＩＩＲデ
ジタルフィルタ装置は、全ての乗算を冗長２進表現の部
分積を生成する乗算リコーダと部分積生成回路、前記部
分積を加算する冗長２進加算木で実現するとともに、前
段までの積項の累積値を前記冗長２進加算木の部分積入
力の一つとして入力し、乗算と加算を一括して演算する
ものである。
ジタルフィルタ装置は、全ての乗算を冗長２進表現の部
分積を生成する乗算リコーダと部分積生成回路、前記部
分積を加算する冗長２進加算木で実現するとともに、前
段までの積項の累積値を前記冗長２進加算木の部分積入
力の一つとして入力し、乗算と加算を一括して演算する
ものである。
【００１２】
【作用】この発明におけるＩＩＲデジタルフィルタ装置
は、冗長２進表現の部分積を生成する部分積生成回路と
前記部分積と前段までの積項の累積値を加算する冗長２
進加算木により、乗算及び加算演算を冗長２進表現で処
理するものである。
は、冗長２進表現の部分積を生成する部分積生成回路と
前記部分積と前段までの積項の累積値を加算する冗長２
進加算木により、乗算及び加算演算を冗長２進表現で処
理するものである。
【００１３】
実施例１．以下、この発明の一実施例を図１に示す。図
中、（４）は前段までの冗長２進表現の累積値を保持す
るレジスタ、（５）はシステムクロック入力端子、
（６）は２の補数表現の入力データＸ（ｎ）がシステム
クロック毎に入力される入力ポート、（７）は２の補数
表現の出力データＹ（ｎ）がシステムクロック毎に出力
される出力ポート、（８）は２の補数表現の入力データ
Ｘ（ｎ）をデコードする乗算リコーダ、（９）は２の補
数表現形式のフィルタ系数を冗長２進表現形式のデータ
に変換し前記乗算リコーダ（８）の出力である部分積生
成コード（１１）から部分積を生成する部分積生成回
路、（１０）は部分積生成回路（９）で生成された部分
積及びレジスタ（４）に保持されている前段までの冗長
２進表現の累積値を加算する冗長２進加算木である。
（１２）は、最終出力結果Ｙ（ｎ）を冗長２進表現から
２の補数表現に変換する２進表現変換器である。
中、（４）は前段までの冗長２進表現の累積値を保持す
るレジスタ、（５）はシステムクロック入力端子、
（６）は２の補数表現の入力データＸ（ｎ）がシステム
クロック毎に入力される入力ポート、（７）は２の補数
表現の出力データＹ（ｎ）がシステムクロック毎に出力
される出力ポート、（８）は２の補数表現の入力データ
Ｘ（ｎ）をデコードする乗算リコーダ、（９）は２の補
数表現形式のフィルタ系数を冗長２進表現形式のデータ
に変換し前記乗算リコーダ（８）の出力である部分積生
成コード（１１）から部分積を生成する部分積生成回
路、（１０）は部分積生成回路（９）で生成された部分
積及びレジスタ（４）に保持されている前段までの冗長
２進表現の累積値を加算する冗長２進加算木である。
（１２）は、最終出力結果Ｙ（ｎ）を冗長２進表現から
２の補数表現に変換する２進表現変換器である。
【００１４】はじめに、２ビットブースアルゴリズムに
ついて説明する。一般に、部分積の数を減らし乗算を高
速に処理する手法の一つとしてブースのアルゴリズムが
知られている。被乗数をＸ，乗数をＹとし、それぞれｋ
ビットの２の補数表現形式のデータとして次のように表
わす。
ついて説明する。一般に、部分積の数を減らし乗算を高
速に処理する手法の一つとしてブースのアルゴリズムが
知られている。被乗数をＸ，乗数をＹとし、それぞれｋ
ビットの２の補数表現形式のデータとして次のように表
わす。
【００１５】
【数３】
【００１６】
【数４】
【００１７】いま、ｋを偶数とし、ｙ-1を０とするとＹ
は次のように表わすこともできる。
は次のように表わすこともできる。
【００１８】
【数５】
【００１９】すなわち、２の補数表現形式で表わされる
積Ｐは、次のように表わせる。
積Ｐは、次のように表わせる。
【００２０】
【数６】
【００２１】したがって、（ｙ2j-1＋ｙ2j−２．
ｙ2j+1）で示される相続く３ビットによって、０、±１
Ｘ、±２Ｘのいずれれかの値をとるｋ／２個の部分積が
求まる。
ｙ2j+1）で示される相続く３ビットによって、０、±１
Ｘ、±２Ｘのいずれれかの値をとるｋ／２個の部分積が
求まる。
【００２２】次に、冗長２進表現について述べる。冗長
２進表現では１デジットを１、０、−１の３値を用いて
表わす。従って、バイナリ表記するためには、１デジッ
トに付き２ビット必要であり、例えば、１，０，−１を
それぞれ“０１”，“００”，“１０”のように対応さ
せる。なお、この場合“１１”は使用されないビットパ
ターンである。
２進表現では１デジットを１、０、−１の３値を用いて
表わす。従って、バイナリ表記するためには、１デジッ
トに付き２ビット必要であり、例えば、１，０，−１を
それぞれ“０１”，“００”，“１０”のように対応さ
せる。なお、この場合“１１”は使用されないビットパ
ターンである。
【００２３】次に動作について述べる。従来装置と同様
に、ｋを偶数とするｋビットの２の補数表現の入力デー
タＸ（ｎ）は、システムクロックに同期して入力ポート
に入力され、入力ポートには、Ｘ（０），Ｘ（１）・・
・Ｘ（Ｎ−１），Ｘ（Ｎ），Ｘ（Ｎ＋１）・・と時系列
データがあらわれる。同時に、出力ポート（７）には、
Ｘ（−１）までの過去の入力による応答がＹ（−Ｎ）、
Ｙ（−Ｎ＋１）・・・Ｙ（−１），Ｙ（０），Ｙ（１）
・・と時系列の出力データがあらわれる。入力データＸ
（ｎ）はブースのアルゴリズムにより各フィルタ系数Ｂ
N 〜ＢO との乗算が同時にシステムクロック周期毎に行
われる。同様にして２進表現変換器により２の補数表現
に変換された出力データＹ（ｎ）も、ブースのアルゴリ
ズムによって各フィルタ系数ＡN 〜Ａ1との乗算が同時
にシステムクロック周期毎に行われる。まず、入力デー
タＸ（ｎ）、出力データＹ（ｎ）は図２に示す各々別の
乗算リコーダ（８）に入力され、連続する３ビット毎に
図３に示す部分積生成コード（１１）をｍ（＝ｋ／２）
個づつ、すなわちｋ個づつ生成し、部分積生成コード
（１１）は部分積生成回路（９）に分配される。一方、
２の補数表現形式で与えられるｊビットのＮ＋１個のフ
ィルタ系数ＢN 〜Ｂ0 と、２の補数表現形式で与えられ
るｊビットのＮ個のフィルタ系数ＡN 〜Ａ1 はそれぞれ
部分積生成回路（９）に入力される。ここで、部分積生
成回路（９）の構成を図４に示す。図中、（１４）はＡ
ＮＤ素子、（１５）はＯＲ素子、（１６）はインバータ
素子である。部分積生成回路（９）では２の補数表現か
ら冗長２進表現への変換操作、シフトアップ操作及びデ
ジット反転操作を行なう。まず、変換操作ではフィルタ
系数が正ならば各ビットに対しそのままのバイナリ値を
対応させる。すなわち“０”を値“０”に“１”を値
“１”に対応させる。負ならば符号ビットを“−１”に
他のビットはそのままのバイナリ値を対応させる。次に
シフトアップ操作及びデジット反転操作を乗算リコーダ
（８）で生成された部分積生成コード（１１）に従っ
て、０、±１ＢX 、±２ＢX （Ｘ＝０，１，２・・Ｎ−
１）のいずれかの出力値を生成する。×２の演算はシフ
ト操作で、正負反転操作は“−１”を“１”に、“０”
は“０”に、“１”は“−１”に各デジットを変換する
ことにより部分積を生成する。生成された部分積は、冗
長２進加算木（１０）でそれぞれ加算される。冗長２進
加算木の構成を図５に示す。図中、Ｕ0 〜Ｕk-1 はブー
スシフタで生成されたｋ個の部分積、Ｖは前段のレジス
タ（３）に保持されていた前段までの累積結果である。
Ｗは冗長２進表現の加算結果であり、Ｎ段のパイプライ
ン段の中で当該段が中間段であった場合は、Ｗは冗長２
進表現のデータを保持するレジスタ（４）に格納され、
次段の冗長２進加算木の入力Ｖとなる。当該段が最終段
であった場合は、２進表現変換器（１２）によって２の
補数表現に変換された後、ＩＩＲデジタルフィルタの出
力ポートに接続され、Ｘ（ｎ）に対応する応答Ｙ（ｎ）
が、冗長２進表現のデータとして従来装置と同様に図１
０に示すタイミングでＮクロック遅れて出力される。図
５において、（１７）は冗長２進加算器であり、内部構
成を図６に示す。図中、（１８）はサム・キャリー・ジ
ェネレータ、（１９）は冗長２進半加算器、Ｐ1 〜Ｐ1
Ｐ1-1 〜Ｐ1 、Ｑ1 〜Ｑ1 Ｑ1-1 〜Ｑ1 は冗長２進表現
された２つの入力オペランド、Ｃ1 〜Ｃ1 Ｃ1-1 〜
Ｃ1 、Ｓ1 〜Ｓ1 Ｓ1-1 〜Ｓ1 はともにサム・キャリー
・ジェネレータ（１９）の出力で冗長２進表現のそれぞ
れ中間サムと中間キャリー、Ｏ1 〜Ｏ1 Ｏ1-1 〜Ｏ1 は
冗長２進表現の加算結果である。前記Ｐ1 、Ｑ1 、
Ｃ1 、Ｓ1 、Ｏ1 は、いずれも１桁目のデジットであ
り、値として“１”，“０”，“−１”のいずれかの値
を有する。この冗長２進加算器（１７）で加算を行なう
場合、サム・キャリー・ジェネレータ（１８）は図７に
示す真理値にもとずき中間サムＳ1 〜Ｓ1 Ｓ1-1 〜Ｓ1
と中間キャリーＣ1 〜Ｃ1 Ｃ1-1 〜Ｃ1 を生成する。さ
らに、各位の冗長２進半加算器（１９）は１桁下の位の
中間キャリーと同じ位の中間サムで加算を行ない加算結
果Ｏ1 〜Ｏ1 Ｏ1-1 〜Ｏ1 を生成する。ここで各サム・
キャリー・ジェネレータ（１８）は、同じ位の冗長２進
半加算器（１９）内部で行なわれる加算操作において上
への桁上がりが発生しないように、中間サムＳ1 〜Ｓ1
Ｓ1-1 〜Ｓ1 と中間キャリーＣ1 〜Ｃ1 Ｃ1-1 〜Ｃ1 を
生成する。したがって、この冗長２進加算器による加算
操作では、１桁上の位にのみ桁上げが伝播する。すなわ
ち、このデジタルフィルタにおいては、乗算及び加算で
の最下位ビット方向から最上位ビット方向へのキャリー
伝播が高々１桁であるため、パイプライン段間の最大遅
延は、固定であるという特徴がある。
に、ｋを偶数とするｋビットの２の補数表現の入力デー
タＸ（ｎ）は、システムクロックに同期して入力ポート
に入力され、入力ポートには、Ｘ（０），Ｘ（１）・・
・Ｘ（Ｎ−１），Ｘ（Ｎ），Ｘ（Ｎ＋１）・・と時系列
データがあらわれる。同時に、出力ポート（７）には、
Ｘ（−１）までの過去の入力による応答がＹ（−Ｎ）、
Ｙ（−Ｎ＋１）・・・Ｙ（−１），Ｙ（０），Ｙ（１）
・・と時系列の出力データがあらわれる。入力データＸ
（ｎ）はブースのアルゴリズムにより各フィルタ系数Ｂ
N 〜ＢO との乗算が同時にシステムクロック周期毎に行
われる。同様にして２進表現変換器により２の補数表現
に変換された出力データＹ（ｎ）も、ブースのアルゴリ
ズムによって各フィルタ系数ＡN 〜Ａ1との乗算が同時
にシステムクロック周期毎に行われる。まず、入力デー
タＸ（ｎ）、出力データＹ（ｎ）は図２に示す各々別の
乗算リコーダ（８）に入力され、連続する３ビット毎に
図３に示す部分積生成コード（１１）をｍ（＝ｋ／２）
個づつ、すなわちｋ個づつ生成し、部分積生成コード
（１１）は部分積生成回路（９）に分配される。一方、
２の補数表現形式で与えられるｊビットのＮ＋１個のフ
ィルタ系数ＢN 〜Ｂ0 と、２の補数表現形式で与えられ
るｊビットのＮ個のフィルタ系数ＡN 〜Ａ1 はそれぞれ
部分積生成回路（９）に入力される。ここで、部分積生
成回路（９）の構成を図４に示す。図中、（１４）はＡ
ＮＤ素子、（１５）はＯＲ素子、（１６）はインバータ
素子である。部分積生成回路（９）では２の補数表現か
ら冗長２進表現への変換操作、シフトアップ操作及びデ
ジット反転操作を行なう。まず、変換操作ではフィルタ
系数が正ならば各ビットに対しそのままのバイナリ値を
対応させる。すなわち“０”を値“０”に“１”を値
“１”に対応させる。負ならば符号ビットを“−１”に
他のビットはそのままのバイナリ値を対応させる。次に
シフトアップ操作及びデジット反転操作を乗算リコーダ
（８）で生成された部分積生成コード（１１）に従っ
て、０、±１ＢX 、±２ＢX （Ｘ＝０，１，２・・Ｎ−
１）のいずれかの出力値を生成する。×２の演算はシフ
ト操作で、正負反転操作は“−１”を“１”に、“０”
は“０”に、“１”は“−１”に各デジットを変換する
ことにより部分積を生成する。生成された部分積は、冗
長２進加算木（１０）でそれぞれ加算される。冗長２進
加算木の構成を図５に示す。図中、Ｕ0 〜Ｕk-1 はブー
スシフタで生成されたｋ個の部分積、Ｖは前段のレジス
タ（３）に保持されていた前段までの累積結果である。
Ｗは冗長２進表現の加算結果であり、Ｎ段のパイプライ
ン段の中で当該段が中間段であった場合は、Ｗは冗長２
進表現のデータを保持するレジスタ（４）に格納され、
次段の冗長２進加算木の入力Ｖとなる。当該段が最終段
であった場合は、２進表現変換器（１２）によって２の
補数表現に変換された後、ＩＩＲデジタルフィルタの出
力ポートに接続され、Ｘ（ｎ）に対応する応答Ｙ（ｎ）
が、冗長２進表現のデータとして従来装置と同様に図１
０に示すタイミングでＮクロック遅れて出力される。図
５において、（１７）は冗長２進加算器であり、内部構
成を図６に示す。図中、（１８）はサム・キャリー・ジ
ェネレータ、（１９）は冗長２進半加算器、Ｐ1 〜Ｐ1
Ｐ1-1 〜Ｐ1 、Ｑ1 〜Ｑ1 Ｑ1-1 〜Ｑ1 は冗長２進表現
された２つの入力オペランド、Ｃ1 〜Ｃ1 Ｃ1-1 〜
Ｃ1 、Ｓ1 〜Ｓ1 Ｓ1-1 〜Ｓ1 はともにサム・キャリー
・ジェネレータ（１９）の出力で冗長２進表現のそれぞ
れ中間サムと中間キャリー、Ｏ1 〜Ｏ1 Ｏ1-1 〜Ｏ1 は
冗長２進表現の加算結果である。前記Ｐ1 、Ｑ1 、
Ｃ1 、Ｓ1 、Ｏ1 は、いずれも１桁目のデジットであ
り、値として“１”，“０”，“−１”のいずれかの値
を有する。この冗長２進加算器（１７）で加算を行なう
場合、サム・キャリー・ジェネレータ（１８）は図７に
示す真理値にもとずき中間サムＳ1 〜Ｓ1 Ｓ1-1 〜Ｓ1
と中間キャリーＣ1 〜Ｃ1 Ｃ1-1 〜Ｃ1 を生成する。さ
らに、各位の冗長２進半加算器（１９）は１桁下の位の
中間キャリーと同じ位の中間サムで加算を行ない加算結
果Ｏ1 〜Ｏ1 Ｏ1-1 〜Ｏ1 を生成する。ここで各サム・
キャリー・ジェネレータ（１８）は、同じ位の冗長２進
半加算器（１９）内部で行なわれる加算操作において上
への桁上がりが発生しないように、中間サムＳ1 〜Ｓ1
Ｓ1-1 〜Ｓ1 と中間キャリーＣ1 〜Ｃ1 Ｃ1-1 〜Ｃ1 を
生成する。したがって、この冗長２進加算器による加算
操作では、１桁上の位にのみ桁上げが伝播する。すなわ
ち、このデジタルフィルタにおいては、乗算及び加算で
の最下位ビット方向から最上位ビット方向へのキャリー
伝播が高々１桁であるため、パイプライン段間の最大遅
延は、固定であるという特徴がある。
【００２４】
【発明の効果】この発明は、以上のように構成されてい
るため、乗算及び加算での最下位ビット方向から最上位
ビット方向へのキャリー伝播が高々１桁であることか
ら、フィルタ系数のビット長を増やし演算精度を向上さ
せても、パイプライン段数間の最大遅延時間は常に固定
であり、システムクロック周波数を一定に保つことが可
能である。
るため、乗算及び加算での最下位ビット方向から最上位
ビット方向へのキャリー伝播が高々１桁であることか
ら、フィルタ系数のビット長を増やし演算精度を向上さ
せても、パイプライン段数間の最大遅延時間は常に固定
であり、システムクロック周波数を一定に保つことが可
能である。
【００２５】また、入力Ｘ（ｎ）やフィルタ系数のビッ
ト長が長く、セルアレイ方式の乗算器や桁あげ先見器付
き加算器を用いていた従来のＩＩＲデジタルフィルタ装
置を本発明のＩＩＲデジタルフィルタ装置にすることに
より、システムクロック周波数を高くし、処理性能を上
げることが可能である。
ト長が長く、セルアレイ方式の乗算器や桁あげ先見器付
き加算器を用いていた従来のＩＩＲデジタルフィルタ装
置を本発明のＩＩＲデジタルフィルタ装置にすることに
より、システムクロック周波数を高くし、処理性能を上
げることが可能である。
【図１】この発明の実施例を示すブロック図である。
【図２】乗算リコーダのブロック図である。
【図３】乗算リコーダの真理値を示す図である。
【図４】部分積生成回路のブロック図である。
【図５】冗長２進加算木のブロック図である。
【図６】冗長２進加算器のブロック図である。
【図７】サム・キャリー・ジェネレータの真理値を示す
図である。
図である。
【図８】ＩＩＲデジタルフィルタ装置のシステム・ブロ
ック図である。
ック図である。
【図９】従来のＩＩＲデジタルフィルタ装置のブロック
図である。
図である。
【図１０】従来及び本発明のＩＩＲデジタルフィルタ装
置の処理タイミングを示す図である。
置の処理タイミングを示す図である。
１ 乗算器 ２ 乗算器 ３ 加算器 ４ レジスタ ５ クロック入力端子 ６ 入力ポート ７ 出力ポート ８ 乗算リコーダ ９ 部分積生成回路 １０ 冗長２進加算木 １１ 部分積生成コード １２ ２進表現変換器 １３ リコーダ １４ ＡＮＤ素子 １５ ＯＲ素子 １６ インバータ素子 １７ 冗長２進加算器 １８ サム・キャリー・ジェネレータ １９ 冗長２進半加算器
Claims (1)
- 【請求項１】 ｋを任意の正の偶数、Ｎを任意の正の整
数とし、ｋビットの入力信号系列にある伝達関数で示さ
れる変換を施し、出力信号系列を生成するＮタップのＩ
ＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏ
ｎｓｅ）デジタルフィルタ装置において、入力信号列を
入力とし２ビットブースアルゴリズムにもとずいた部分
積生成コードを生成する２つの乗算リコーダと、前記部
分積生成コード及びフィルタ系数から冗長２進表現の部
分積を生成する（Ｎ×ｋ）＋ｋ／２個の部分積生成回路
群と、前記部分積の総和を計算するＮ＋１個の冗長２進
加算木と、冗長２進表現で表わされる前記冗長２進加算
木の出力の累積を保持するＮ個のレジスタとを有するこ
とを特徴とするＩＩＲデジタルフィルタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271092A JPH05108693A (ja) | 1991-10-18 | 1991-10-18 | Ｉｉｒデジタルフイルタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271092A JPH05108693A (ja) | 1991-10-18 | 1991-10-18 | Ｉｉｒデジタルフイルタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108693A true JPH05108693A (ja) | 1993-04-30 |
Family
ID=17495250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271092A Pending JPH05108693A (ja) | 1991-10-18 | 1991-10-18 | Ｉｉｒデジタルフイルタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5904731A (en) * | 1994-07-28 | 1999-05-18 | Fujitsu Limited | Product-sum device suitable for IIR and FIR operations |
-
1991
- 1991-10-18 JP JP3271092A patent/JPH05108693A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5904731A (en) * | 1994-07-28 | 1999-05-18 | Fujitsu Limited | Product-sum device suitable for IIR and FIR operations |
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