KR0154792B1 - 비트 시리얼 기법을 이용한 미분기 - Google Patents

비트 시리얼 기법을 이용한 미분기

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Abstract

이 발명은 소정 비트로 표현된 미분하고자 하는 디지탈 데이터가 직렬로 입력될 경우에 이를 처리하기에 적합한 비트 시리얼(Bit Serial) 기법을 이용한 미분기(Differentiator)에 관한 것으로서,
직렬로 1비트씩 입력데이타를 받아들여, 순차적으로 쉬프트 시킨 후 츨력하는 적어도 하나 이상의 쉬프트 레지스터와; 상기 각 쉬프트 레지스터에 연결되어, 대응하는 쉬프트 레지스터로부터 출력되는 비트 데이터를 지연 및 가산연산에 의해 미분연산식의 중간 게수를 생성하는 수단과; 상기 입력데이타와, 상기 각 중간계수 생성수단의 중간계수와, 최종 쉬프트 레지스터의 출력을 받아들여, 미분연산식의 각항의 부호에 따라 중간계수와 입력데이타, 중간계수와 중간계수, 중간계수와 최종 쉬프트 레지스터의 출력에 대한 감산 또는 가산을 수행하여 최종 미분결과를 생성하는 출력수단으로 구성되어,
종래의 기술에 따른 미분기에 비해 하드웨어 구성이 복잡하지 않으며, 미분기의 전단에 직렬 데이터 처리를 기반으로 하는 장치가 부가되더라도, 별도의 직렬/병렬 변환회로를 필요로 하지 않으므로 더욱 효율적인 응용을 도모할 수 있다.

Description

비트 시리얼 기법을 이용한 미분기
제1도는 종래의 기술에 따른 미분기의 구성도이고,
제2도는 이 발명의 실시예에 따른 미분기의 구성도이고,
제3도는 상기 제2도에 도시된 1비트 가산기의 구성도이고,
제4도는 상기 제2도에 도시된 1비트 감산기의 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
20~22 : 제1~제3쉬프트 레지스터 24, 26, 29 : 가산기
23, 25 : 레지스터 27,28 : 감산기
이 발명은 비트 시리얼(Bit Serial) 기법을 이용한 미분기 (Differentiatior)에 관한 것으로서, 더욱 상세하게 말하자면 소정 비트로 표현된 미분하고자 하는 디지탈 데이터가 직렬로 입력될 경우에 이를 처리하기에 적합한 미분기에 관한 것이다.
일반적으로, 디지탈 신호처리(DSP : Digital Signal Processing)에 적용되는 임의의 N차 미분연산의 전달함수 (Transfer Function){H)(Z)}는 아래와 같은 수식으로 표현될 수 있다.
종래의 기술에 따른 상기 전달함수를 수행하는 미분기는 (1-Z-1)을 수행하는 회로가 직렬로 연결되어 구성된다.
이하, 첨부된 도면을 참조하여 종래의 기술에 따른 미분기를 설명한다.
제1도는 종래의 기술에 따른 미분기의 구성도이다.
제1도에 도시된 바와 같이, 종래의 기술에 따른 미분기는, 입력데이타(Xin)를 받아들이도록 연결된 감산기(11)와; 입력데이타(Xin)를 1클럭 지연시킨 후 상기 감산기(11)에 제공하도록 연결된 레지스터(14)와; 상기 감산기(11)의 출력단에 연결된 감산기(12)와; 상기 감산기(11)의 출력단과 상기 감산기(12)의 입력단 사이에 연결된 레지스터(15)와; 상기 감산기(12)의 출력단에 연결된 감산기(13)와; 상기 감산기(12)의 출력단와 감산기(13)의 입력단 사이에 연결된 레지스터(16)로 구성된다.
상기 입력데이타(Xin)는 병렬 18비트로서, 이 18비트에 의해 임의의 값이 표현된다. 상기와 같이 구성되는 미분기의 차수(order)는 3차이다.
전원이 인가되어 회로의 동작이 시작되면, 매 클럭마다 18비트이 병렬 데이터가 입력데이타(Xin)로서 감산기(11)와 레지스터(14)에 입력된다.
레지스터(14)에서는 입력데이타(Xin)가 1클럭 동안 지연되며, 감산기(11)에는 입력데이타(Xin)로부터 레지스터(14)의 데이터가 감산되는 연산이 수행된다.
감산기(11)의 출력은 후단의 감산기(12)와 레지스터(15)에 입력되며, 각 감산기와 레지스터에서의 동작은 이미 설명한 바와 같다.
이에 따라 하나의 레지스터(R)와 하나의 감산기에 의해 수행되는 연산을 전달함수의 수식으로 표현하면, (1-Z-1)과 같다. 여기서, Z-1은 입력데이타가 1클럭 동안 지연됨을 의미한다.
상기와 같이 구성 및 동작하는 종래의 기술에 따른 미분기는 구성이 간단하고 이해하기 쉬운 장점이 있다.
그러나, 미분기의 차수가 증가할수록 또는 입력데이타의 비트수가 증가할수록 이를 구현하기 위한 하드웨어의 복잡도가 비례해서 증가한다. 특히, 미분기의 전단에 연결되는 다른 장치가 직렬 데이터 처리를 기본으로 할 경우, 이러한 장치와 미분기 사이에 직렬/병렬 변환회로가 구비되어야 한다.
그러므로, 이 발명의 목적은 상기한 바와 같은 종래의 기술적 문제점을 해결하기 위한 것으로서, 비트단위로 직렬로 입력되는 데이터를 처리하도록 하며, 차수가 증가하더라도 종래의 기술에 따른 미분기에 비해 하드웨어 구성이 복잡하지 않는 미분기를 제공하는데 있다. 상기한 목적을 달성하기 위한 기술적 수단으로서 이 발명의 구성은,
직렬로 1비트씩 입력데이타를 받아들여, 순차적으로 쉬프트 시킨 후 출력하며,입력데이타의 유효값을 표현하는 비트 수와 동일한 비트 수를 가지는 적어도 하나 이상의 쉬프트 레지스터와;
상기 각 쉬프트 레지스터에 연결되어, 대응하는 쉬프트 레지스터로부터 출력되는 비트 데이터를 지연 및 가산연산에 의해 미분 연산식의 중간 계수를 생성하는 수단과;
상기 입력데이타와, 상기 각 중간계수 생성수단의 중간계수와, 최종쉬프트 레지스터의 출력을 받아들여, 미분연산식의 각항의 부호에 따라 중간계수와 입력데이타, 중간계수와 중간계수, 중간계수와 최종 쉬프트 레지스터의 출력에 대한 감산 또는 가산을 수행하여 최종 미분결과를 생성하는 출력수단을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 설명한다.
제2도는 이 발명의 실시예에 따른 미분기의 구성도이고,
제3도는 상기 제2도에 도시된 1비트 가산기의 구성도이고,
제4도는 상기 제2도에 도시된 1비트 감산기의 구성도이다.
먼저, 제2도를 참조하여 이 발명의 실시예에 따른 비트 시리얼 기법을 이용한 미분기의 구성을 설명한다.
제2도에 도시된 바와 같이, 이 발명의 실시예에 따른 비트 시리얼 기법을 이용한 미분기는, 입력데이타를 받아들이도록 연결된 제1쉬프트 레지스터(20) 및 그 후단에 차례로 연결된 제2쉬프트 레지스터(21), 제3쉬프트 레지스터(22)와; 상기 제1쉬프트 레지스터(20)의 출력단에 연결된 가산기(24)와; 상기 제1쉬프트 레지스터(20)의 출력단과 상기 가산기(24)의 입력단 사이에 연결된 레지스터(23)와; 상기 제2쉬프트 레지스터(21)의 출력단에 연결된 가산기(26)와; 상기 제2쉬프트 레지스터(21)의 출력단과 상기 가산기(26)의 입력단 사이에 연결된 레지스터(25)와; 상기 가산기(24)의 출력과 입력데이타(Xin)를 받아들이도록 연결된 감산기(27)와; 상기 가산기(26)의 출력과 제3쉬프트 레지스터(22)의 출력을 받아들이도록 연결된 감산기(28)와; 상기 두감산기(27, 28)의 출력을 받아들여 미분결과 데이터(Yout)를 출력하도록 연결된 가산기(29)로 구성된다.
상기한 이 발명의 실시예에 따른 구성에서 레지스터(23, 25)는 1비트 레지스터이고, 가산기(24, 26, 29)는 1비트 가산기이며, 감산기(27,28)는 1비트 감산기이다.
또한, 입력데이타(Xin)는 2의 보수로 표현되며, 18비트 단위로 미분하고자 하는 유효값을 나타내며, 이에 따라 각 쉬프트 레지스터(20, 21, 22)는 18비트의 용량을 가지도록 구성되어 있다.
그리고, 상기와 같이 구성된 미분기의 차수는 3차이며, 그 전달함수의 표현식은 아래와 같다.
만약, 유효값을 나타내는 18비트 단위의 입력데이타의 처리 주기를 한단계라고 정의하면, Z-3은 입력데이타가 3단계 지연된 것이며, (1+2)Z-1은 현재의 Z-1값과 2배의 Z-1값의 합이다. 여기서, 2배의 Z-1값은 Z-1값을 왼쪽으로 1비트 쉬프트하여 얻어질 수 있다.
다음으로, 상기한 구성을 참조하여 이 발명의 실시예에 따른 비트 시리얼 기법을 이용한 미분기의 동작을 설명한다.
전원이 인가되어 회로의 동작이 시작되면, 매 클럭마다 입력데이타(Xin)가 1비트씩 제1쉬프트 레지스터(20)와 감산기(27)에 입력된다.
제1쉬프트 레지스터(2)에는 현재의 입력데이타(Xin)에 비해 1단계 앞의 데이터가, 최소유효비트(LSB : Least Significant Bit)가 맨앞에 위치하도록, 저장되어 있으며, 제2쉬프트 레지스터(21)에는 현재의 입력데이타(Xin)에 비해 2단계 앞의 데이터가, 최소유효비트가 맨 앞에 위치하도록, 저장되어 있으며, 제3쉬프트 레지스터(22)에는 현재의 입력데이타(Xin)에 비해 3단계 앞의 데이터가, 최소유효비트가 맨 앞에 위치하도록, 저장되어 있다.
입력데이타(Xin)가 제1쉬프트 레지스터(20)에 입력되면, 제1쉬프트 레지스터(20)에 저장되어 있던 1단계 앞의 데이터 중 최소유효비트가 제2쉬프트 레지스터(21)에 입력되는 한편, 레지스터(23) 및 가산기(24)에 입력된다. 제2도에서는 1단계 앞의 데이터 임을 나타내기 위해 제1쉬프트 레지스터(20)의 출력을 'Z-1'로 표현하였다.
레지스터(23)는 입력된 제1쉬프트 레지스터(20)의 출력(Z-1)으로부터 2Z-1을 구현하기 위하여, 입력된 데이터를 1클럭동안 지연시킨 후 가산기(24)로 출력한다. 즉, 1클럭 동안 지연됨으로써 데이터의 자릿수가 1비트 올림처리되어 레지스터(23)는 2배가 될 수 있다.
가산기(24)에서는 제1쉬프트 레지스터(20)에서 출력되는 데이터와 레지스터(23)에서 출력되는 데이터가 합해지며, 이렇게 합해진 데이터는 감산기(27)로 출력된다. 결과적으로, 가산기(24)의 합산에 의해 이미 언급한 미분연산식의 중간항의 계수인 3Z-1이 얻어진다.
감산기(27)에서는 입력데이타(Xin)에서 상기 가산기(24)의 출력이 감산되며, 이러한 감산기(27)의 감산동작에 의해 미분연산식의 (1-3Z-1)이 얻어진다. 감산기(27)의 출력 데이터는 가산기(29)에 입력된다.
한편, 제2쉬프트 레지스터(21)의 출력단에 연결된 레지스터(25)에서는 제2쉬프트 래지스터(21)에서 출력되는 데이터가 1클럭 동안 지연되며, 그 후 레지스터(23)의 데이터는 가산기(26)에 제공된다. 가산기(26)에서는 레지스터(23)의 데이터와 제2쉬프트 레지스터(21)의 출력 데이터가 합해지며, 이 합산에 의해 미분연산식의 중간항 계수인 3Z-1이 얻어진다.
상기 가산기(26)의 출력은 감산기(28)에 제공되며, 감산기(28)에서는 상기 가산기(26)의 출력에서 제3쉬프트 레지스터(22)의 출력 데이터가 감산된다. 이러한 감산연산에 의해 미분연산식의 (3Z-2-Z-3)이 얻어진다.
각 감산기(27, 28)의 출력은 가산기(29)로 입력되며, 가산기(29)에서는 두 입력이 합해지며, 그 합산에 의해 얻어지는 데이터가 최종 미분데이타(Yout)로서 외부에 제공된다. 이렇게하여 얻어진 최종 미분데이타(Yout)는 입력측에서와 마찬가지로 18비트 단위로 유효값을 나타낸다.
이 발명의 실시예에서 개시된 미분기는 3차의 미분기이지만, 다른 차수의 미분기도 이 발명의 원리를 통해 구성될 수 있다. 즉, 구현하고자 하는 미분기의 차수와 동일한 수의 쉬프트 레지스터를 구비하고, 각 쉬프트 레지스터의 출력을 이용하여 미분연산식의 중간항을 얻을 수 있도록 1비트 레지스터와 가산기를 조합하고, 얻어진 중간항과 입력데이타를 가산기 또는 감산기에 의해 처리되도록 구성함으로써 의도하는 차수의 미분기가 얻어질 수 있다.
이때, 중간항의 계수가 '3'인 경우는 이 발명의 실시예에 도시된 바와 같으며, 그 이상의 값은 1비트 레지스터를 병렬로 연결하거나 두 개 이상 연속되게 연결하므로써 얻어질 수 있다.
다음으로, 제3도 및 제4도를 참조하여 이 발명의 실시예에 따른 비트 시리얼 기법을 이용한 미분기에 적용되는 1비트 가산기와 1비트 감산기를 설명한다.
제3도에 도시된 바와 같이, 이 발명의 실시예에 따른 미분기에 적용되는 1비트 가산기는 1비트인 두 입력(A, B)을 받아들여 그 합을 출력단을 통해 제공하며, 캐리(carry) 입력단(Cin) 및 캐리 출력단(Co)을 구비한 전가산기(full adder)(31)와; 클럭신호(CK)와 리셋신호(R)가 입력되도록 연결되며, 상기 전가산기(31)의 캐리 출력단의 데이터를 받아들여 1클럭 동안 지연시킨 후 캐리 입력단(Cin)에 제공하도록 연결된 D-플립플롭(32)으로 구성된다.
제4도에 도시된 바와 같이, 이 발명의 실시예에 따른 미분기에 적용되는 1비트 감산기는 두 입력 중 하나가 반전기를 통과하도록 구성된 것을 제외하고는 제3도에 도시된 1비트 가산기와 동일한 구성을 가진다.
상기 제3도와 제4도의 1비트 가산기 또는 1비트 감산기에서 캐리 데이터의 지연을 위해 D-플립플롭을 사용하였으나, 이 발명의 기술적 범위는 여기에 한정되지 않고 1클럭 동안의 지연 목적을 달성하기 위한 다른 소자가 응용될 수 있다.
제3도를 참조하여 1비트 가산기의 동작을 설명한다.
각각이 1비트인 두입력(A, B)이 입력되면, 전가산기(31)에서는 두입력(A, B)의 합(sum)과 그캐리가 계산되며, 구해진 합은 출력단(S)을 통해 외부에 제공된다. 구해진 캐리는 캐리 출력단(Co)을 통해 D-플립플롭(32)의 입력단(D)에 제공된다.
D-플립플롭(32)에서는 입력된 캐리가 1클럭 동안 지연되며, 다음 두 입력이 전가산기(31)에 입력될 때, 전가산기(31)의 캐리 입력단(Cin)을 통해 지연된 캐리가 출력된다.
따라서, 전가산기(31)에서는 다음 클럭의 두 입력이 캐리 입력단의 캐리와 함께 합산된다.
제4도에 도시된 1비트 감산기의 동작은 상기 제3도에 도시된 1비트 가산기의 동작과 동일한다. 다만, 두 입력 중 필요한 하나의 부호를 '-로 하기 위하여, 반전기(41)가 이용되고 있다.
이상에서와 같이 이 발명의 실시예에 따르면, 3차 미분기의 경우 18비트 가산기 3개와 18비트 레지스터 3개를 이용한 종래의 기술에 비해 1비트 레지스터 7개와 1비트 전가산기 5개를 이용한 이 발명의 실시예가 하드웨어 구성을 보다 단수화시킴을 알 수 있다.
또한, 미분기의 전단에 직렬 데이터 처리를 기반으로 하는 장치가 부가될 경우에, 이 발명의 실시예에 따른 미분기는 별도의 직렬/병렬 변환회로를 필요로 하지 않으므로 더욱 효율적인 응용을 도모할 수 있다.

Claims (7)

  1. 직렬로 1비트씩 입력데이타를 받아들여, 순차적으로 쉬프트 시킨후 출력하는 적어도 하나 이상의 쉬프트 레지스터와; 상기 각 쉬프트 레지스터에 연결되어, 대응하는 쉬프트 레지스터로부터 출력되는 비트 데이터를 지연 및 가산연산에 의해 미분연산식의 중간 계수를 생성하는 수단과; 상기 입력데이타와, 상기 각 중간계수 생성수단의 중간계수와, 최종 쉬프트 레지스터의 출력을 받아들여, 미분연산식의 각항이 부호에 따라 중간계수와 입력데이타, 중간계수와 중간계수, 중간계수와 최종 쉬프트 레지스터의 출력에 대한 감산 또는 가산을 수행하여 최종 미분결과를 생성하는 출력수단을 포함하여 이루어지는 것을 특징으로 하는 비트 시리얼 기법을 이용한 미분기.
  2. 제1항에 있어서, 상기한 입력데이타는 적어도 둘 이상의 비트를 단위로하여 유효값을 표현함을 특징으로 하는 비트 시리얼 기법을 이용한 미분기.
  3. 제1항 또는 제2항에 있어서, 상기한 쉬프트 레지스터는 미분기의 차수와 동일한 개수를 가지며, 입력데이타의 유효값을 표현하는 비트 수와 동일한 비트 수를 가짐을 특징으로 하는 비트 시리얼 기법을 이용한 미분기.
  4. 제1항에 있어서, 상기한 가산 또는 감산 연산을 수행하는 장치는 각각 1비트 가산기 또는 1비트 감산기인 것을 특징으로 하는 비트 시리얼 기법을 이용한 미분기.
  5. 제4항에 있어서, 상기한 1비트 가산기는 1비트인 두 입력을 받아들여 그합을 계산한 후, 출력단을 통해 외부에 제공하며, 캐리 입력단과 캐리 출력단을 구비한 전가산기와; 클럭신호와 리셋신호를 공급받아, 상기 전가산기의 캐리 출력단을 통해 제공된 캐리를 받아들여 1클럭동안 지연시킨 후, 상기 전가산기의 캐리 입력단에 제공하는 플립플롭을 포함하는 것을 특징으로 하는 비트 시리얼 기법을 이용한 미분기.
  6. 제4항에 있어서, 상기한 1비트 감산기는 1비트인 두 입력 중 감산하고자 하는 어느 하나를 반전시키기 위한 반전기와; 상기 반전기의 출력과 두 입력 중 다른 하나를 받아들여, 그 합을 계산한 후 출력단을 통해 외부에 제공하며, 캐리 입력단과 캐리 출력단을 구비한 전가산기와; 클럭신호를 리셋신호를 공급받아, 상기 전가산기의 캐리 출력단을 통해 제공된 캐리를 받아들여 1클럭동안 지연시킨 후, 상기 전가산기의 캐리 입력단에 제공하는 플립플롭을 포함하는 것을 특징으로 하는 비트 시리얼 기법을 이용한 미분기.
  7. 제5항 또는 제6항에 있어서, 상기한 플립플롭은 D-플립플롭인 것을 특징으로 하는 비트 시리얼 기법을 이용한 미분기.
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