JP3041563B2 - 有限インパルス応答フィルタ - Google Patents
有限インパルス応答フィルタInfo
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- JP3041563B2 JP3041563B2 JP5219131A JP21913193A JP3041563B2 JP 3041563 B2 JP3041563 B2 JP 3041563B2 JP 5219131 A JP5219131 A JP 5219131A JP 21913193 A JP21913193 A JP 21913193A JP 3041563 B2 JP3041563 B2 JP 3041563B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電気信号のデジタル的
な濾波（フィルタリング）に関し、特に有限インパルス
応答（ＦＩＲ）フィルタに関する。
な濾波（フィルタリング）に関し、特に有限インパルス
応答（ＦＩＲ）フィルタに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】標準的
な有限インパルス応答（ＦＩＲ）フィルタの畳み込み
は、次の数１を満たす。
な有限インパルス応答（ＦＩＲ）フィルタの畳み込み
は、次の数１を満たす。
【０００３】
【数１】 ｚ（ｔ）＝ＳＵＭ｛ｙ（ｔ−ｉ）＊Ｃ（Ｔ−１−ｉ），（ｉ，０，Ｔ−１）｝
【０００４】ここでｚ（ｔ）は時間ｔにおける濾波され
た出力、ＣはＴ段夫々のフィルタ（濾波）係数、ｙ
（ｔ）は時間ｔにおける入力、ＳＵＭはｉの範囲を０か
らＴ−１までとしたときのｙとＣの積の総和を意味す
る。なお、”＊”は積を意味する。このような構成のＦ
ＩＲフィルタにおいて、ゲート数の複雑さＧ（Ｍ，Ｎ）
は被乗数間の交差項の数に比例し、それは乗算のＭ＋Ｎ
ビットの結果に対しておよそ次の数２で与えられる。
た出力、ＣはＴ段夫々のフィルタ（濾波）係数、ｙ
（ｔ）は時間ｔにおける入力、ＳＵＭはｉの範囲を０か
らＴ−１までとしたときのｙとＣの積の総和を意味す
る。なお、”＊”は積を意味する。このような構成のＦ
ＩＲフィルタにおいて、ゲート数の複雑さＧ（Ｍ，Ｎ）
は被乗数間の交差項の数に比例し、それは乗算のＭ＋Ｎ
ビットの結果に対しておよそ次の数２で与えられる。
【０００５】
【数２】Ｇ（Ｍ，Ｎ）＝１１Ｍ＊Ｎ−１０Ｎ−５Ｍ
【０００６】ここでＮは１以上、Ｍは２以上である。ゲ
ートの数によって、ＦＩＲフィルタに必要な集積回路中
のシリコン領域の広さが決まる。
ートの数によって、ＦＩＲフィルタに必要な集積回路中
のシリコン領域の広さが決まる。
【０００７】そこで本発明の目的は、構成のより簡単な
有限インパルス応答（ＦＩＲ）フィルタを提供すること
である。本発明の他の目的は、必要なゲート数を減少さ
せ、よって集積回路中のシリコンの量を低減させたＦＩ
Ｒフィルタを提供することである。
有限インパルス応答（ＦＩＲ）フィルタを提供すること
である。本発明の他の目的は、必要なゲート数を減少さ
せ、よって集積回路中のシリコンの量を低減させたＦＩ
Ｒフィルタを提供することである。
【０００８】
【課題を解決するための手段】本発明は、２乗（スクエ
アリング）の技術に基づく有限インパルス応答（ＦＩ
Ｒ）フィルタを提供する。これは、おおまかに言って２
つの要因（２つのＳ）に基づき、集積回路の形成に必要
なゲート数を低減している。各フィルタ段１４のフィル
タ係数Ｃが入力信号と加算され、その和が２乗され、各
フィルタ段１４からの結果は累算される。入力信号の２
乗の和は、最後のフィルタ段１４の出力で減算される。
さらに、全てのフィルタ係数Ｃの２乗の和で減算され、
その結果を２で割ることにより出力信号ｚを生成する。
この構成は、従来のバイナリ又は剰余数システム（ＲＮ
Ｓ）演算のどちらかを用いたハードウエアで実現しても
良い。バイナリ演算は、剰余数が１つのＲＮＳの特殊な
場合である。ここで法は、ｎをビット数としたときに２
＾ｎ（２のｎ乗）である。
アリング）の技術に基づく有限インパルス応答（ＦＩ
Ｒ）フィルタを提供する。これは、おおまかに言って２
つの要因（２つのＳ）に基づき、集積回路の形成に必要
なゲート数を低減している。各フィルタ段１４のフィル
タ係数Ｃが入力信号と加算され、その和が２乗され、各
フィルタ段１４からの結果は累算される。入力信号の２
乗の和は、最後のフィルタ段１４の出力で減算される。
さらに、全てのフィルタ係数Ｃの２乗の和で減算され、
その結果を２で割ることにより出力信号ｚを生成する。
この構成は、従来のバイナリ又は剰余数システム（ＲＮ
Ｓ）演算のどちらかを用いたハードウエアで実現しても
良い。バイナリ演算は、剰余数が１つのＲＮＳの特殊な
場合である。ここで法は、ｎをビット数としたときに２
＾ｎ（２のｎ乗）である。
【０００９】
【実施例】図１は、本発明による有限インパルス応答
（ＦＩＲ）フィルタの一実施例のブロック図である。入
力信号ｙ（ｔ）は、２乗回路１２及び複数Ｔ個のフィル
タ段１４に印加される。分離フィルタ係数Ｃに対応する
信号（係数信号）が各フィルタ段１４に印加される。各
フィルタ段１４は、入力加算回路１４１を有し、これに
データ入力線１６から入力信号ｙ（ｔ）が入力される。
また、適切な係数Ｃが第２の入力として印加され、入力
信号に加算される。入力加算回路１４１の出力は２乗回
路１４３に入力され、入力信号と係数の和の２乗が生成
される。２乗回路１４３の出力は、アキュムレータ（累
算器）１４５に入力される。アキュムレータ１４５は、
アキュムレータ・レジスタ１４９とこれに直列な第２加
算回路１４７を有し、システム・クロックＣＫでクロッ
クされる。複数あるフィルタ段のアキュムレータ１４５
は直列に縦続接続されるので、第１フィルタ段１４
（０）を除けば、その一方の入力は２乗回路１４３の出
力で、他方の入力は前段のアキュムレータの出力であ
る。
（ＦＩＲ）フィルタの一実施例のブロック図である。入
力信号ｙ（ｔ）は、２乗回路１２及び複数Ｔ個のフィル
タ段１４に印加される。分離フィルタ係数Ｃに対応する
信号（係数信号）が各フィルタ段１４に印加される。各
フィルタ段１４は、入力加算回路１４１を有し、これに
データ入力線１６から入力信号ｙ（ｔ）が入力される。
また、適切な係数Ｃが第２の入力として印加され、入力
信号に加算される。入力加算回路１４１の出力は２乗回
路１４３に入力され、入力信号と係数の和の２乗が生成
される。２乗回路１４３の出力は、アキュムレータ（累
算器）１４５に入力される。アキュムレータ１４５は、
アキュムレータ・レジスタ１４９とこれに直列な第２加
算回路１４７を有し、システム・クロックＣＫでクロッ
クされる。複数あるフィルタ段のアキュムレータ１４５
は直列に縦続接続されるので、第１フィルタ段１４
（０）を除けば、その一方の入力は２乗回路１４３の出
力で、他方の入力は前段のアキュムレータの出力であ
る。
【００１０】最初の２乗回路１２からの２乗された入力
信号は、入力アキュムレータ１８に入力される。入力ア
キュムレータ１８は、加算回路２０とレジスタ２２を有
し、システム・クロックＣＫでクロックされる。アキュ
ムレータ１８の出力（第１中間信号）は、このアキュム
レータ１８の他方の入力として印加されるので、アキュ
ムレータ１８の出力は入力信号の２乗の和である。ただ
し、加算回路２０の２つの入力の間にはクロックＣＫに
関して１クロックの時間的なずれがある。アキュムレー
タ１８の出力は、第１フィルタ段１４（０）のアキュム
レータ１４５の他の入力としても入力される。そして、
アキュムレータ１８の出力は、最後のフィルタ段１４
（Ｔ−１）のアキュムレータ１４５からの出力（第２中
間信号）と共に減算回路２４に印加される。ここでの差
が出力減算回路２６に入力される。全ての係数Ｃの２乗
の和も出力減算回路２６に入力される。濾波された（フ
ィルタのかかった）出力信号ｚ（ｔ）の２倍の出力（２
＊ｚ（ｔ））が、出力減算回路２６の出力として得られ
る。これを割算回路（図示せず）により２で割れば、求
めるｚ（ｔ）が得られる。濾波されたデジタル出力信号
を生成するには、出力減算回路２６の出力の最小位ビッ
ト（ＬＳＢ）を捨てれば良い。
信号は、入力アキュムレータ１８に入力される。入力ア
キュムレータ１８は、加算回路２０とレジスタ２２を有
し、システム・クロックＣＫでクロックされる。アキュ
ムレータ１８の出力（第１中間信号）は、このアキュム
レータ１８の他方の入力として印加されるので、アキュ
ムレータ１８の出力は入力信号の２乗の和である。ただ
し、加算回路２０の２つの入力の間にはクロックＣＫに
関して１クロックの時間的なずれがある。アキュムレー
タ１８の出力は、第１フィルタ段１４（０）のアキュム
レータ１４５の他の入力としても入力される。そして、
アキュムレータ１８の出力は、最後のフィルタ段１４
（Ｔ−１）のアキュムレータ１４５からの出力（第２中
間信号）と共に減算回路２４に印加される。ここでの差
が出力減算回路２６に入力される。全ての係数Ｃの２乗
の和も出力減算回路２６に入力される。濾波された（フ
ィルタのかかった）出力信号ｚ（ｔ）の２倍の出力（２
＊ｚ（ｔ））が、出力減算回路２６の出力として得られ
る。これを割算回路（図示せず）により２で割れば、求
めるｚ（ｔ）が得られる。濾波されたデジタル出力信号
を生成するには、出力減算回路２６の出力の最小位ビッ
ト（ＬＳＢ）を捨てれば良い。
【００１１】この構成によれば２乗の際に交差項が重複
しているので、必要なゲート数は従来設計に比べて半分
で済む。Ｎビットの２乗器（結果は２Ｎビット）の場
合、ゲート数Ｇ（Ｎ）は、次の数３で与えれる。
しているので、必要なゲート数は従来設計に比べて半分
で済む。Ｎビットの２乗器（結果は２Ｎビット）の場
合、ゲート数Ｇ（Ｎ）は、次の数３で与えれる。
【００１２】
【数３】 Ｇ（Ｎ）＝１１＊Ｎ＾２／２−３１＊Ｎ／２−５
【００１３】これは、ＭとＮが大きく且つほぼ等しい場
合のＧ（Ｍ，Ｎ）のほぼ半分に大変近い。なお、”＾”
は累乗を意味する。本発明では、数４に示す恒等式を利
用している。
合のＧ（Ｍ，Ｎ）のほぼ半分に大変近い。なお、”＾”
は累乗を意味する。本発明では、数４に示す恒等式を利
用している。
【００１４】
【数４】 ｙ（ｉ）＊Ｃ（ｊ）＝｛（ｙ（ｉ）＋Ｃ（ｊ））＾２ −ｙ（ｉ）＾２−Ｃ（ｊ）＾２｝／２
【００１５】さらには、ハードウエアの付加は最小限に
してｙ＾２の和を算出する方法を用い、ｙ（ｉ）＊Ｃ
（ｊ）ではなく（ｙ（ｉ）＋Ｃ（ｊ））＾２の和を算出
する。Ｃ（ｊ）＾２も、最小限ハードウエアの付加で非
実時間軸形式で算出しても良いし、又は予め算出してお
き各係数の組み合わせをロードした様にして外部から取
り入れても良い。
してｙ＾２の和を算出する方法を用い、ｙ（ｉ）＊Ｃ
（ｊ）ではなく（ｙ（ｉ）＋Ｃ（ｊ））＾２の和を算出
する。Ｃ（ｊ）＾２も、最小限ハードウエアの付加で非
実時間軸形式で算出しても良いし、又は予め算出してお
き各係数の組み合わせをロードした様にして外部から取
り入れても良い。
【００１６】従来のＴタップ（段）ＦＩＲ畳み込みの式
は次の数５で表される。
は次の数５で表される。
【００１７】
【数５】 ｚ（ｔ）＝ＳＵＭ｛ｙ（ｔ−ｉ）＊Ｃ（ｉ），（ｉ，０，Ｔ−１）｝
【００１８】２乗の手法に基づくＴタップの設計では、
０からＴのｎに対してＴ＋１個の蓄積要素Ｓ（ｎ，ｔ）
の組がある。ハードウエア上では、これら蓄積要素と係
数は次の関係で結合される。
０からＴのｎに対してＴ＋１個の蓄積要素Ｓ（ｎ，ｔ）
の組がある。ハードウエア上では、これら蓄積要素と係
数は次の関係で結合される。
【００１９】
【数６】 ｚ（ｔ）＝｛Ｓ（Ｔ，ｔ）−Ｓ（０，ｔ）−Ｋ｝／２
【数７】 Ｋ＝ＳＵＭ｛Ｃ（ｉ）＾２，（ｉ，０，Ｔ−１）｝
【００２０】図１の一実施例のおいては、Ｓ（Ｔ，ｔ）
に対応する信号は複数フィルタ段１４で生成され、Ｓ
（０，ｔ）に対応する信号は入力アキュムレータ１８か
ら出力されている。また、Ｋに対応する信号は出力減算
器２６のＢ入力に印加されている。２つの帰納式Ｓは次
の数８及び数９で示される。
に対応する信号は複数フィルタ段１４で生成され、Ｓ
（０，ｔ）に対応する信号は入力アキュムレータ１８か
ら出力されている。また、Ｋに対応する信号は出力減算
器２６のＢ入力に印加されている。２つの帰納式Ｓは次
の数８及び数９で示される。
【数８】 Ｓ（ｎ，ｔ）＝ Ｓ（ｎ−１，ｔ−１）＋（ｙ（ｔ）＋Ｃ（Ｔ−ｎ））＾２ （ｎ＞０のとき）
【数９】 Ｓ（ｎ，ｔ）＝ Ｓ（ｎ，ｔ−１）＋ｙ（ｔ）＾２ （ｎ＝０のとき）
【００２１】ここでｙ（ｔ）は時間ｔにおけるフィルタ
への入力である。ｎ＝０を数９に代入してｒ回反復適用
すれば数１０が得られる。
への入力である。ｎ＝０を数９に代入してｒ回反復適用
すれば数１０が得られる。
【００２２】
【数１０】 Ｓ（０，ｔ）＝Ｓ（０，ｔ−ｒ） ＋ＳＵＭ｛ｙ（ｔ−ｉ）＾２，（ｉ，０，ｒ−１）｝
【００２３】数１０においてｔをｔ−ｊに、ｒをｍ−ｊ
に置き換えると数１１を得る。
に置き換えると数１１を得る。
【００２４】
【数１１】 Ｓ（０，ｔ−ｊ）＝Ｓ（０，ｔ−ｍ） ＋ＳＵＭ｛ｙ（ｔ−ｊ−ｉ）＾２，（ｉ，０，ｍ−ｊ−１）｝ ＝Ｓ（０，ｔ−ｍ） ＋ＳＵＭ｛ｙ（ｔ−ｉ）＾２，（ｉ，ｊ，ｍ−１）｝
【００２５】数１１は、最後のｍ−ｊの入力信号（サン
プル）の２乗の和に任意の定数Ｓ（０，ｔ−ｍ）を加え
たものである。数８の帰納式をｎ＝Ｔで開始してＴ回用
いると数１２が得られる。
プル）の２乗の和に任意の定数Ｓ（０，ｔ−ｍ）を加え
たものである。数８の帰納式をｎ＝Ｔで開始してＴ回用
いると数１２が得られる。
【００２６】
【数１２】 Ｓ（Ｔ，ｔ）＝Ｓ（０，ｔ−Ｔ） ＋ＳＵＭ｛（ｙ（ｔ−ｉ）＋Ｃ（ｉ））＾２，（ｉ，０，Ｔ−１）｝
【００２７】２乗の項を展開し、ｊ＝Ｔとして数１１を
Ｓ（０，ｔ−Ｔ）に代入すると、
Ｓ（０，ｔ−Ｔ）に代入すると、
【００２８】
【数１３】 Ｓ（Ｔ，ｔ）＝Ｓ（０，ｔ−ｍ） ＋ＳＵＭ｛ｙ（ｔ−ｉ）＾２，（ｉ，Ｔ，ｍ−１）｝ ＋ＳＵＭ｛ｙ（ｔ−ｉ）＾２，（ｉ，０，Ｔ−１）｝ ＋２＊ＳＵＭ｛ｙ（ｔ−ｉ）＊Ｃ（ｉ），（ｉ，０，Ｔ−１）｝ ＋ＳＵＭ｛Ｃ（ｉ）＾２，（ｉ，０，Ｔ−１）｝
【００２９】数１３中のｙ（ｔ−ｉ）＾２に関する和を
まとめると、
まとめると、
【００３０】
【数１４】 Ｓ（Ｔ，ｔ）＝Ｓ（０，ｔ−ｍ） ＋ＳＵＭ｛ｙ（ｔ−ｉ）＾２，（ｉ，０，ｍ−１）｝ ＋２＊ＳＵＭ｛ｙ（ｔ−ｉ）＊Ｃ（ｉ），（ｉ，０，Ｔ−１）｝ ＋ＳＵＭ｛Ｃ（ｉ）＾２，（ｉ，０，Ｔ−１）｝
【００３１】数７をＫに、数１４をＳ（Ｔ，ｔ）に、そ
してｊ＝０として数１１をＳ（０，ｔ）に夫々数６に対
して代入すると数１５が得られる。
してｊ＝０として数１１をＳ（０，ｔ）に夫々数６に対
して代入すると数１５が得られる。
【００３２】
【数１５】 ｚ（ｔ）＝［｛Ｓ（０，ｔ−ｍ） ＋ＳＵＭ｛ｙ（ｔ−ｉ）＾２，（ｉ，０，ｍ−１）｝ ＋２＊ＳＵＭ｛ｙ（ｔ−ｉ）＊Ｃ（ｉ），（ｉ，０，Ｔ−１）｝ ＋ＳＵＭ｛Ｃ（ｉ）＾２，（ｉ，０，Ｔ−１）｝｝ −｛Ｓ（０，ｔ−ｍ） ＋ＳＵＭ｛ｙ（ｔ−ｉ）＾２，（ｉ，０，ｍ−１）｝｝ −ＳＵＭ｛Ｃ（ｉ）＾２，（ｉ，０，Ｔ−１）｝］／２ ＝ＳＵＭ｛ｙ（ｔ−ｉ）＊Ｃ（ｉ），（ｉ，０，Ｔ−１）｝
【００３３】数１５は、従来のＴタップＦＩＲ畳み込み
表現である。この結果はまた数１１における蓄積要素Ｓ
（０，ｔ−ｍ）の最初の状態が結果に影響しないことを
示す。よって指数ｎの値を大きくしたときも数９におけ
る累積の反復を清算する必要はない。
表現である。この結果はまた数１１における蓄積要素Ｓ
（０，ｔ−ｍ）の最初の状態が結果に影響しないことを
示す。よって指数ｎの値を大きくしたときも数９におけ
る累積の反復を清算する必要はない。
【００３４】数９は、零でない入力に対してＳ（０，
ｔ）のオーバーフローが結果的に生じることを示唆して
いる。よって、システムが線形オーバーフロー特性、つ
まり、計算におけるいくつかの段での加算によるオーバ
ーフロー又はアンダーフローは、後で同じ大きさの減算
によって正しい値に回復する（数６を参照）。
ｔ）のオーバーフローが結果的に生じることを示唆して
いる。よって、システムが線形オーバーフロー特性、つ
まり、計算におけるいくつかの段での加算によるオーバ
ーフロー又はアンダーフローは、後で同じ大きさの減算
によって正しい値に回復する（数６を参照）。
【００３５】オーバーフローは元来線形なので、剰余数
システム（Residue Number System、ＲＮＳ）は自ずと
この要求を満たす。法（Modulus又はMod）が小さければ
２乗器も大変小さいので、経済的なハードウエアを実現
でき、動作速度も本来的に大変高速である。ダイナミッ
ク・レンジＲは、システム中の全ての法の積で与えられ
る。法が１つしかないＲＮＳの特殊な場合を考えれば、
２乗技術に基づくＦＩＲフィルタは、従来の演算構造を
用いて実現しても良い。選択した法は通常Ｒ＝２＾ｎの
形式を取る。ここでｎは整数、つまり、ビット数であ
る。他の形式では効率が悪くなる傾向にある。後の減算
がなければ元の状態に回復しないので、それ自身のはし
ご（ラダー）状の累算をオーバーフローなく処理するに
は充分なビット数を維持する必要がある。もし次の数１
６に示す関係が保証されれば、どちらの手法でもオーバ
ーフローがない。
システム（Residue Number System、ＲＮＳ）は自ずと
この要求を満たす。法（Modulus又はMod）が小さければ
２乗器も大変小さいので、経済的なハードウエアを実現
でき、動作速度も本来的に大変高速である。ダイナミッ
ク・レンジＲは、システム中の全ての法の積で与えられ
る。法が１つしかないＲＮＳの特殊な場合を考えれば、
２乗技術に基づくＦＩＲフィルタは、従来の演算構造を
用いて実現しても良い。選択した法は通常Ｒ＝２＾ｎの
形式を取る。ここでｎは整数、つまり、ビット数であ
る。他の形式では効率が悪くなる傾向にある。後の減算
がなければ元の状態に回復しないので、それ自身のはし
ご（ラダー）状の累算をオーバーフローなく処理するに
は充分なビット数を維持する必要がある。もし次の数１
６に示す関係が保証されれば、どちらの手法でもオーバ
ーフローがない。
【００３６】
【数１６】 Ｒ＞＝ＳＵＭ｛ＡＢＳ（Ｃ（ｉ）），（ｉ，０，Ｔ−１）｝＊Ｒｉｎ＊２
【００３７】ここでＲｉｎは許容されるダイナミック入
力レンジ、つまり、入力データとフィルタ係数の間で可
能な最大の相関関係を示すＲである。ＡＢＳは、Ｃ
（ｉ）の絶対値を返す関数である。
力レンジ、つまり、入力データとフィルタ係数の間で可
能な最大の相関関係を示すＲである。ＡＢＳは、Ｃ
（ｉ）の絶対値を返す関数である。
【００３８】図２は、ＲＮＳシステムにおける２乗型Ｆ
ＩＲフィルタの実施例のより具体的なブロック図を示し
ている。デジタル入力信号はＲＮＳ分配器（スプリッ
タ）３０に入力され、デジタル入力信号が選択された法
（Modulus又はMod）に応じて対応する剰余数形式に分離
される。各剰余数信号は、図１において説明した如くＦ
ＩＲフィルタ３２で夫々独立に処理される。独立処理し
た信号はＲＮＳ混合器３４に入力され、バイナリ（２
値）形式のデジタル出力信号が生成される。簡素なＲＮ
Ｓシステムの１例を以下に説明する。ＲＮＳシステムの
詳細については、ＩＥＥＥ（アメリカ電子・電気通信学
会）出版の再版シリーズ「剰余数システム演算（Residu
e Number System Arithmetic）：現代デジタル信号処理
の応用（Modern Application in Digital Signal Proce
ssing）」（１９８６）を参照されたい。
ＩＲフィルタの実施例のより具体的なブロック図を示し
ている。デジタル入力信号はＲＮＳ分配器（スプリッ
タ）３０に入力され、デジタル入力信号が選択された法
（Modulus又はMod）に応じて対応する剰余数形式に分離
される。各剰余数信号は、図１において説明した如くＦ
ＩＲフィルタ３２で夫々独立に処理される。独立処理し
た信号はＲＮＳ混合器３４に入力され、バイナリ（２
値）形式のデジタル出力信号が生成される。簡素なＲＮ
Ｓシステムの１例を以下に説明する。ＲＮＳシステムの
詳細については、ＩＥＥＥ（アメリカ電子・電気通信学
会）出版の再版シリーズ「剰余数システム演算（Residu
e Number System Arithmetic）：現代デジタル信号処理
の応用（Modern Application in Digital Signal Proce
ssing）」（１９８６）を参照されたい。
【００３９】０から１４までの範囲（レンジ）をバイナ
リ（２値）で扱うには４ビット必要である。３又は５を
法として用いれば、夫々２ビット又は３ビットのシステ
ムが必要となる。以下の表１は、バイナリ値と剰余値と
の間の変換を示している。
リ（２値）で扱うには４ビット必要である。３又は５を
法として用いれば、夫々２ビット又は３ビットのシステ
ムが必要となる。以下の表１は、バイナリ値と剰余値と
の間の変換を示している。
【００４０】
【表１】
【００４１】法演算を用いれば、２乗回路に入力するビ
ット数は２乗回路から出力されるビット数と等しい。こ
のＲＮＳシステムで示されるバイナリ値の範囲は、２つ
の法の積、つまり、１５（＝３＊５）に等しい。より多
い法を用いれば、処理できる値の範囲は拡大する。
ット数は２乗回路から出力されるビット数と等しい。こ
のＲＮＳシステムで示されるバイナリ値の範囲は、２つ
の法の積、つまり、１５（＝３＊５）に等しい。より多
い法を用いれば、処理できる値の範囲は拡大する。
【００４２】
【発明の効果】上述のように本発明は、２乗の手法に基
づくＦＩＲフィルタを提供する。これは、高速でゲート
数が少なく、よって実施の際に集積回路チップ上に必要
となるシリコンの量を低減することができる。
づくＦＩＲフィルタを提供する。これは、高速でゲート
数が少なく、よって実施の際に集積回路チップ上に必要
となるシリコンの量を低減することができる。
【図１】本発明によるＦＩＲフィルタの一実施例のブロ
ック図である。
ック図である。
【図２】本発明によるＦＩＲフィルタのより具体的な実
施例のブロック図である。
施例のブロック図である。
【符号の説明】 １２ ２乗回路（第１手段） １４ フィルタ段（第２手段） １６ データ入力線 １８ 入力アキュムレータ（第１手段） ２０ 加算回路 ２２ レジスタ ２４ 減算回路（第３手段） ２６ 出力減算回路（第３手段） ３０ 分配器 ３２ モジュール ３４ 混合器 １４１ 入力加算回路 １４３ ２乗回路 １４５ アキュムレータ １４７ 第２加算回路 １４９ アキュムレータ・レジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−73397（ＪＰ，Ａ) 特開 平４−56416（ＪＰ，Ａ) 特開 昭62−286306（ＪＰ，Ａ) 特公 昭54−44547（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/00 - 17/08
Claims (2)
- 【請求項１】 デジタル入力信号を濾波してデジタル出
力信号を発生する有限インパルス応答フィルタであっ
て、 上記デジタル入力信号を受け、上記デジタル入力信号の
サンプルの２乗を累積した第１中間信号を発生する第１
手段と、 上記デジタル入力信号のサンプルと対応する複数のフィ
ルタ係数の各々との和の２乗を順次加算したものに、上
記第１中間信号を加算した第２中間信号を発生する第２
手段と、 上記第１中間信号、上記第２中間信号、及び上記複数の
フィルタ係数の各々の２乗の和である定数から上記デジ
タル出力信号を発生する第３手段とを具えた有限インパ
ルス応答フィルタ。 - 【請求項２】 上記第２手段は、複数のフィルタ段を有
し、 該フィルタ段の初段は、上記デジタル入力信号を受ける
第１入力端と、上記フィルタ係数の対応する１つを受け
る第２入力端と、上記第１中間信号を受ける第３入力端
とを具え、 上記複数のフィルタ段の初段以外の各々は、上記デジタ
ル入力信号を受ける第１入力端と、上記フィルタ係数の
対応する１つを受ける第２入力端と、前段の上記フィル
タ段の出力信号を受ける第３入力端とを具え、 上記複数のフィルタ段の最終段の出力信号が上記第２中
間信号であることを特徴とする請求項１の有限インパル
ス応答フィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US929039 | 1992-08-13 | ||
| US07/929,039 US5561616A (en) | 1992-08-13 | 1992-08-13 | Fir filter based upon squaring |
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| Publication Number | Publication Date |
|---|---|
| JPH06196969A JPH06196969A (ja) | 1994-07-15 |
| JP3041563B2 true JP3041563B2 (ja) | 2000-05-15 |
Family
ID=25457226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219131A Expired - Fee Related JP3041563B2 (ja) | 1992-08-13 | 1993-08-11 | 有限インパルス応答フィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5561616A (ja) |
| JP (1) | JP3041563B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999656A (en) * | 1997-01-17 | 1999-12-07 | Ricoh Co., Ltd. | Overlapped reversible transforms for unified lossless/lossy compression |
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|---|---|---|---|---|
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- 1992-08-13 US US07/929,039 patent/US5561616A/en not_active Expired - Lifetime
-
1993
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Also Published As
| Publication number | Publication date |
|---|---|
| US5561616A (en) | 1996-10-01 |
| JPH06196969A (ja) | 1994-07-15 |
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