KR100277862B1 - 다중 스테이지 콤 필터 - Google Patents
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Abstract
본 발명은 하드웨어의 크기 감소 및 저전력화에 유리하도록한 다중 스테이지 콤 필터에 관한 것으로, 그 구성은 최초 입력값을 감축 필터링하여 출력하는 다중 스테이지 콤 필터에 있어서,스테이지를 구성하는 블록들의 비트 크기가 전체 스테이지수 크기배로 순차 증가되고 최초 입력값과 1 표본화 크기 지연된 최초 입력값을 합산하는 덧셈기,덧셈기의 출력값과 16 표본화 크기 지연된 덧셈기의 출력값을 감산하는 뺄셈기를 포함하여 구성되어 순차 연결 구성되는 다수의 스테이지 블록들과,최종단의 스테이지 블록을 제외한 각 스테이지 블록의 출력단에 구성되어 전체 스테이지수 크기배로 출력값의 비트 크기를 확장하는 부호 확장 블록들과,최종단의 스테이지 블록의 출력단에 연결되어어 출력값을 다운 샘플링하여 출력하는 다운 샘플러를 포함하여 구성된다.
Description
본 발명은 디지탈 필터에 관한 것으로, 특히 하드웨어의 크기 감소 및 저전력화에 유리하도록한 다중 스테이지 콤 필터에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 comb 필터에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 4-스테이지의 콤 필터의 구성도이다.
종래 기술의 콤 필터는 +1,-1의 값을 갖는 64fs주파수의 신호 즉, x1(n)가 입력되는 18 비트 크기의 제 1 덧셈기(1a)와, 제 1 덧셈기(1a)의 출력을 1 샘플 크기 지연하는 제 1 지연 레지스터A(2a)와, 상기 제 1 지연 레지스터A(2a)의 지연 신호와 X1(n) 주파수 신호가 합산되어 출력되는 제 1 덧셈기(1a)의 출력을 16 샘플 크기 지연하여 출력하는 제 1 지연 레지스터B(3a)와, 제 1 지연 레지스터B(3a)와 제 1 덧셈기(1a)의 출력 신호를 감산하여 y1(n)값을 출력하는 제 1 뺄셈기(4a)와, y1(n)값 즉, 이 입력되는 18 비트 크기의 제 2 덧셈기(1b)와, 제 2 덧셈기(1b)의 출력을 1 샘플 크기 지연하는 제 2 지연 레지스터A(2b)와, 상기 제 2지연 레지스터A(2b)의 지연 신호와 y1(n) 주파수 신호가 합산되어 출력되는 제 2 덧셈기(1b)의 출력을 16 샘플 크기 지연하여 출력하는 제 2 지연 레지스터B(3b)와, 제 2 지연 레지스터B(3b)와 제 2 덧셈기(1b)의 출력 신호를 감산하여 y2(n)값을 출력하는 제 2 뺄셈기(4b)와, y2(n)값 즉, 이 입력되는 18 비트 크기의 제 3 덧셈기(1c)와, 제 3 덧셈기(1c)의 출력을 1 샘플 크기 지연하는 제 3 지연 레지스터A(2c)와, 상기 제 3 지연 레지스터A(2c)의 지연 신호와 y2(n) 주파수 신호가 합산되어 출력되는 제 3 덧셈기(1c)의 출력을 16 샘플 크기 지연하여 출력하는 제 3 지연 레지스터B(3c)와, 제 3 지연 레지스터B(3c)와 제 3 덧셈기(1c)의 출력 신호를 합산하여 y3(n)값을 출력하는 제 3 뺄셈기(4c)와, y3(n)값 즉, 이 입력되는 18 비트 크기의 제 4 덧셈기(1d)와, 제 4 덧셈기(1d)의 출력을 1 샘플 크기 지연하는 제 4 지연 레지스터A(2d)와, 상기 제 4 지연 레지스터A(2d)의 지연 신호와 y3(n) 주파수 신호가 합산되어 출력되는 제 4 덧셈기(1d)의 출력을 16 샘플 크기 지연하여 출력하는 제 4 지연 레지스터B(3d)와, 제 4 지연 레지스터B(3d)와 제 4 덧셈기(1d)의 출력 신호를 합산하여 y4(n)값을 출력하는 제 4 뺄셈기(4d)와, 제 4 뺄셈기(4d)에서 출력되는 64fs의 신호를 4fs로 변환하여 출력하는 ×16 다운 샘플러(5)를 포함하여 구성된다.
이와 같은 종래 기술의 다중 스테이지 콤 필터의 전달 함수`H(Z)'는 다음과 같이 나타낼 수 있다.
이와 같은 전달 함수를 갖는 종래 기술의 콤 필터에서 각각의 지연 레지스터들은 bit width를 다음과 같이 나타낼 수 있다.
bitwidth = K log2M + B
여기서, K는 스테이지 수를 나타낸 것이고, M은 감축율(Decimation Rate),B는 입력 bit-width x1(n)의 크기이다.
따라서, 종래 기술의 다중 스테이지 콤 필터에서 비트 크기, bitwidth = 4.log216 + 2 = 18 bits가 된다.
즉, 상기 제 1,2,3,4,덧셈기(1a)(1b)(1c)(1d)와 제 1,2,3,4 뺄셈기(4a)(4b)(4c)(4d)와 제 1,2,3,4 지연 레지스터A(2a)(2b)(2c)(2d) 그리고 제 1,2,3,4 지연 레지스터B(3a)(3b)(3c)(3d)는 모두 18 비트 크기를 갖는다.
이와 같은 종래 기술의 다중 스테이지 콤 필터는 각 스테이지의 크기가 y4(n)의 값을 충분하게 표현 가능하게 하기 위해서 18 비트 크기로 계산된다.
이는 하드웨어의 불필요한 증가를 가져오는 것으로 실제로는 최종 스테이지 즉, y4(n)블록에서만 18 비트가 필요하고 나머지y1(n),y2(n),y3(n)블록에서는 하드웨어가 불필요하게 구성되고 있는 것이다.
본 발명은 이와같은 종래 기술의 다중 스테이지 콤 필터의 문제점을 해결하기 위하여 안출한 것으로, 하드웨어의 크기 감소 및 저전력화에 유리하도록한 다중 스테이지 콤 필터를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 4-스테이지 콤 필터의 구성도
도 2는 본 발명에 따른 4-스테이지 콤 필터의 구성도
도 3은 부호 확장 블록에 의한 MSB 확장 출력값 테이블
도면의 주요부분에 대한 부호의 설명
21a.21b.21c.21d. 제 1,2,3,4 덧셈기
22a.22b.22c.22d. 제 1,2,3,4 지연 레지스터A
23a.23b.23c.23d. 제 1,2,3,4 지연 레지스터B
24a. 24b.24c.24d. 제 1,2,3,4 뺄셈기
25a.25b.25c. 제 1,2,3 부호 확장 블록
26. ×16 다운 샘플러
하드웨어의 크기 감소 및 저전력화에 유리하도록한 다중 스테이지 콤 필터는
최초 입력값을 감축 필터링하여 출력하는 다중 스테이지 콤 필터에 있어서, 스테이지를 구성하는 블록들의 비트 크기가 전체 스테이지수 크기배로 순차 증가되고 최초 입력값과 1 표본화 크기 지연된 최초 입력값을 합산하는 덧셈기,덧셈기의 출력값과 16 표본화 크기 지연된 덧셈기의 출력값을 감산하는 뺄셈기를 포함하여 구성되어 순차 연결 구성되는 다수의 스테이지 블록들과,최종단의 스테이지 블록을 제외한 각 스테이지 블록의 출력단에 구성되어 전체 스테이지수 크기배로 출력값의 비트 크기를 확장하는 부호 확장 블록들과,최종단의 스테이지 블록의 출력단에 연결되어어 출력값을 다운 샘플링하여 출력하는 다운 샘플러를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 다중 스테이지 콤 필터에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 4-스테이지 콤 필터의 구성도이고, 도 3은 부호 확장 블록에 의한 MSB 확장 출력값 테이블이다.
본 발명에 따른 4-스테이지 콤 필터는 +1,-1의 값을 갖는 64fs주파수의 신호 즉, x1(n)가 입력되는 6 비트 크기의 제 1 덧셈기(21a)와, 제 1 덧셈기(21a)의 출력을 1 샘플 크기 지연하는 6 비트 크기의 제 1 지연 레지스터A(22a)와, 상기 제 1 지연 레지스터A(22a)의 지연 신호와 X1(n) 주파수 신호가 합산되어 출력되는 제 1 덧셈기(21a)의 출력을 16 샘플 크기 지연하여 출력하는 6 비트 크기의 제 1 지연 레지스터B(23a)와, 제 1 지연 레지스터B(23a)와 제 1 덧셈기(21a)의 출력 신호를 감산하여 y1(n)값을 출력하는 제 1 뺄셈기(24a)와,제 1 뺄셈기(24a)에서 출력되는 y1(n)값의 MSB를 4비트 확장하여 wiring하는 제 1 부호 확장 블록(25a)과, 제 1 부호 확장 블록(25a)의 4비트 부호 확장된 y1(n)값이 입력되는 10 비트 크기의 제 2 덧셈기(21b)와, 제 2 덧셈기(21b)의 출력을 1 샘플 크기 지연하는 10 비트 크기의 제 2 지연 레지스터A(22b)와, 상기 제 2지연 레지스터A(22b)의 지연 신호와 y1(n) 주파수 신호가 합산되어 출력되는 제 2 덧셈기(21b)의 출력을 16 샘플 크기 지연하여 출력하는 10 비트 크기의 제 2 지연 레지스터B(23b)와, 제 2 지연 레지스터B(23b)와 제 2 덧셈기(21b)의 출력 신호를 감산하여 y2(n)값을 출력하는 10 비트 크기의 제 2 뺄셈기(24b)와, 제 2 뺄셈기(24b)에서 출력되는 y2(n)값의 MSB를 4비트 확장하여 wiring하는 제 2 부호 확장 블록(25b)과, 제 2 부호 확장 블록(25b)의 4비트 부호 확장된 y2(n)값이 입력되는 14 비트 크기의 제 3 덧셈기(21c)와, 제 3 덧셈기(21c)의 출력을 1 샘플 크기 지연하는 14 비트 크기의 제 3 지연 레지스터A(22c)와, 상기 제 3 지연 레지스터A(22c)의 지연 신호와 y2(n) 주파수 신호가 합산되어 출력되는 제 3 덧셈기(21c)의 출력을 16 샘플 크기 지연하여 출력하는 14 비트 크기의 제 3 지연 레지스터B(23c)와, 제 3 지연 레지스터B(23c)와 제 3 덧셈기(21c)의 출력 신호를 합산하여 y3(n)값을 출력하는 제 3 뺄셈기(24c)와,제 3 뺄셈기(24c)에서 출력되는 y3(n)값의 MSB를 4비트 확장하여 wiring하는 제 3 부호 확장 블록(25c)과, 제 3 부호 확장 블록(25c)의 4비트 부호 확장된 y3(n)값이 입력되는 18 비트 크기의 제 4 덧셈기(21d)와, 제 4 덧셈기(21d)의 출력을 1 샘플 크기 지연하는 18 비트 크기의 제 4 지연 레지스터A(22d)와, 상기 제 4 지연 레지스터A(22d)의 지연 신호와 y3(n) 주파수 신호가 합산되어 출력되는 제 4 덧셈기(21d)의 출력을 16 샘플 크기 지연하여 출력하는 18비트 크기의 제 4 지연 레지스터B(23d)와, 제 4 지연 레지스터B(23d)와 제 4 덧셈기(21d)의 출력 신호를 합산하여 y4(n)값을 출력하는 제 4 뺄셈기(24d)와, 제 4 뺄셈기(24d)에서 출력되는 64fs의 신호를 4fs로 변환하여 출력하는 ×16 다운 샘플러(26)를 포함하여 구성된다.
x1(n)= +1,-1 그리고 에서 y1(n)은 -16≤y1(n)≤16이고, -16≤y1(n)≤16, 에서 y2(n)은 -162≤y2(n)≤162이다.
그리고 -16≤y2(n)≤16, 에서 y3(n)은 -163≤y3(n)≤163이고,-16≤y3(n)≤16, 에서 y4(n)은 -164≤y4(n)≤164이다.
따라서, bitwidth가 M일 때 2의 보수로 표현 가능한 숫자의 범위는 -2M-1≤signal ≤ 2M-1- 1이다.
그러므로 y1(n)은 -16≤y1(n)≤16에서 bitwidth는 -26-1≤y1(n)≤ 26-1- 1이면 된다.
즉,y1(n)을 위한 각각의 지연 레지스터 및 덧셈기,뺄셈기의 bitwidth는 6 bits이다.
이와 같은 알고리듬으로 y2(n)은 10 bits, y3(n)은 14 bits, y4(n)은 18 bits 가된다.
그리고 각 스테이지에서의 연산이 끝나면 부호 확장이 필요한데, 6 bits의 y1(n)의 연산이 끝난후에는 제 1 부호 확장 블록(25a)에서 MSB의 부호 확장을 하고,y2(n)의 연산이 끝난후에는 제 2 부호 확장 블록(25b)에서 부호 확장을 하고 y3(n)의 연산이 끝난후에는 제 3 부호 확장 블록(25c)에서 부호 확장을 한다.
이와 같은 본 발명의 다중 스테이지 콤 필터에 사용되는 4 비트 부호 확장 블록은 데이터 버스의 wire를 선택해서 wiring하는 것이므로 게이트를 필요로 하지 않는다.
이와 같은 본 발명의 다중 스테이지 콤 필터는 각 스테이지에서 각 구성 블록의 비트 크기를 적절하게 조정하여 필터를 구성하여 다음과 같은 효과가 있다.
각각의 지연 레지스터와 덧셈기,뺄셈기의 경우에 33% 정도의 하드웨어 감소 효과가 있다.
또한, 동작 주파수가에 따른 동작 전력 역시 33% 정도의 저전력화를 구현하는 효과가 있다.
Claims (8)
- 최초 입력값을 감축 필터링하여 출력하는 다중 스테이지 콤 필터에 있어서,스테이지를 구성하는 블록들의 비트 크기가 전체 스테이지수 크기배로 순차 증가되고 최초 입력값과 1 표본화 크기 지연된 최초 입력값을 합산하는 덧셈기,덧셈기의 출력값과 16 표본화 크기 지연된 덧셈기의 출력값을 감산하는 뺄셈기를 포함하여 구성되어 순차 연결 구성되는 다수의 스테이지 블록들과,최종단의 스테이지 블록을 제외한 각 스테이지 블록의 출력단에 구성되어 전체 스테이지수 크기배로 출력값의 비트 크기를 확장하는 부호 확장 블록들과,최종단의 스테이지 블록의 출력단에 연결되어어 출력값을 다운 샘플링하여 출력하는 다운 샘플러를 포함하여 구성되는 것을 특징으로 하는 다중 스테이지 콤 필터.
- 제 1 항에 있어서, 첫 번째 스테이지의 덧셈기에 입력되는 최초 입력값은 64fs주파수 신호인 것을 특징으로 하는 다중 스테이지 콤 필터.
- +1,-1의 값을 갖는 64fs주파수의 신호 x1(n)가 입력되면 6비트 크기로 감축 연산하여 y1(n)값을 출력하는 제 1 스테이지 블록과,제 1 스테이지 블록에서 출력되는 y1(n)값의 MSB를 4비트 확장하여 출력하는 제 1 부호 확장 블록과,제 1 부호 확장 블록에서 출력되는 부호 확장된 y1(n)값이 입력되면 10 비트 크기로 감축 연산하여 y2(n)값을 출력하는 제 2 스테이지 블록과,제 2 스테이지 블록에서 출력되는 y2(n)값의 MSB를 4비트 확장하여 출력하는 제 2 부호 확장 블록과,제 2 부호 확장 블록에서 출력되는 부호 확장된 y2(n)값이 입력되면 14비트 크기로 감축 연산하여 y3(n)값을 출력하는 제 3 스테이지 블록과,제 3 스테이지 블록에서 출력되는 y3(n)값의 MSB를 4비트 확장하여 출력하는 제 3 부호 확장 블록과,제 3 부호 확장 블록에서 출력되는 부호 확장된 y3(n)값이 입력되면 18비트 크기로 감축 연산하여 y4(n)값을 출력하는 제 4 스테이지 블록과,제 4 스테이지 블록에서 출력되는 64fs의 신호를 4fs로 변환하여 출력하는 ×16 다운 샘플러를 포함하여 구성되는 것을 특징으로 하는 다중 스테이지 콤 필터.
- 제 3 항에 있어서,각 스테이지에서의 bitwidth M은 -2M-1≤signal ≤ 2M-1- 1이고,제 1 스테이지의 y1(n)은 -16≤y1(n)≤16이고,제 2 스테이지에서 y2(n)은 -162≤y2(n)≤162이고,제 3 스테이지에서 y3(n)은 -163≤y3(n)≤163이고,제 4 스테이지에서 y4(n)은 -164≤y4(n)≤164인 것을 특징으로 하는 다중 스테이지 콤 필터.
- 제 3 항에 있어서, 제 1 스테이지 블록은 +1,-1의 값을 갖는 64fs주파수의 신호 x1(n)가 입력되는 6 비트 크기의 제 1 덧셈기와,제 1 덧셈기의 출력을 1 샘플 크기 지연하는 6 비트 크기의 제 1 지연 레지스터A와,상기 제 1 지연 레지스터A의 지연 신호와 X1(n) 주파수 신호가 합산되어 출력되는 제 1 덧셈기의 출력을 16 샘플 크기 지연하여 출력하는 6 비트 크기의 제 1 지연 레지스터B와,제 1 지연 레지스터B와 제 1 덧셈기의 출력 신호를 감산하여 y1(n)값을 출력하는 제 1 뺄셈기를 포함하여 구성되는 것을 특징으로 하는 다중 스테이지 콤 필터.
- 제 3 항에 있어서, 제 2 스테이지 블록은 4비트 부호 확장된 y1(n)값이 입력되는 10 비트 크기의 제 2 덧셈기와,제 2 덧셈기의 출력을 1 샘플 크기 지연하는 10 비트 크기의 제 2 지연 레지스터A와,상기 제 2지연 레지스터A의 지연 신호와 y1(n) 주파수 신호가 합산되어 출력되는 제 2 덧셈기의 출력을 16 샘플 크기 지연하여 출력하는 10 비트 크기의 제 2 지연 레지스터B와,제 2 지연 레지스터B와 제 2 덧셈기의 출력 신호를 감산하여 y2(n)값을 출력하는 10 비트 크기의 제 2 뺄셈기를 포함하여 구성되는 것을 특징으로 하는 다중 스테이지 콤 필터.
- 제 3 항에 있어서, 제 3 스테이지 블록은 4비트 부호 확장된 y2(n)값이 입력되는 14 비트 크기의 제 3 덧셈기와,제 3 덧셈기의 출력을 1 샘플 크기 지연하는 14 비트 크기의 제 3 지연 레지스터A와,상기 제 3 지연 레지스터A의 지연 신호와 y2(n) 주파수 신호가 합산되어 출력되는 제 3 덧셈기의 출력을 16 샘플 크기 지연하여 출력하는 14 비트 크기의 제 3 지연 레지스터B와,제 3 지연 레지스터B와 제 3 덧셈기의 출력 신호를 합산하여 y3(n)값을 출력하는 제 3 뺄셈기를 포함하여 구성되는 것을 특징으로 하는 다중 스테이지콤 필터.
- 제 3 항에 있어서, 제 4 스테이지 블록은 4비트 부호 확장된 y3(n)값이 입력되는 18 비트 크기의 제 4 덧셈기와,제 4 덧셈기의 출력을 1 샘플 크기 지연하는 18 비트 크기의 제 4 지연 레지스터A와,상기 제 4 지연 레지스터A의 지연 신호와 y3(n) 주파수 신호가 합산되어 출력되는 제 4 덧셈기의 출력을 16 샘플 크기 지연하여 출력하는 18비트 크기의 제 4 지연 레지스터B와,제 4 지연 레지스터B와 제 4 덧셈기의 출력 신호를 합산하여 y4(n)값을 출력하는 제 4 뺄셈기를 포함하여 구성되는 것을 특징으로 하는 다중 스테이지 콤 필터.
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| KR1019980006752A KR100277862B1 (ko) | 1998-03-02 | 1998-03-02 | 다중 스테이지 콤 필터 |
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|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR (1) | KR100277862B1 (ko) |
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