JPH09186600A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH09186600A JPH09186600A JP7341524A JP34152495A JPH09186600A JP H09186600 A JPH09186600 A JP H09186600A JP 7341524 A JP7341524 A JP 7341524A JP 34152495 A JP34152495 A JP 34152495A JP H09186600 A JPH09186600 A JP H09186600A
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- noise shaper
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- H03—ELECTRONIC CIRCUITRY
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- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
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- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract
(57)【要約】
【課題】オーバサンプリング技術、ノイズシェーピング
技術を用いたＤ／Ａ変換装置のＳ／Ｎ比の向上、ハード
ウェア削減、消費電力低減を図る。 【解決手段】ディジタル信号処理部１が、縦続接続した
ノイズシェーパ１６，１８を備える。
技術を用いたＤ／Ａ変換装置のＳ／Ｎ比の向上、ハード
ウェア削減、消費電力低減を図る。 【解決手段】ディジタル信号処理部１が、縦続接続した
ノイズシェーパ１６，１８を備える。
Description
【０００１】
【発明の属する技術分野】本発明はＤ／Ａ変換装置に関
し、特にノイズシェーピング技術を用いたＤ／Ａ変換装
置に関する。
し、特にノイズシェーピング技術を用いたＤ／Ａ変換装
置に関する。
【０００２】
【従来の技術】Ｄ／Ａ変換器に用いられるノイズシェー
ピング技術はディジタル信号処理におけるサンプリング
周波数を量子化周波数の数倍〜数白倍の高い周波数とす
るオーバサンプリング技術と併用して用いられ、ディジ
タル信号の量子化ノイズを可聴域外の高域にシフトする
ことによりフィルタリングを容易にし、高Ｓ／Ｎを実現
する技術である。この種のノイズシェーピング技術を用
いたＤ／Ａ変換器は高Ｓ／Ｎを要求される用途、例えば
高級ＣＤ（コンパクトデスク）プレーヤなどに広く用い
られている。
ピング技術はディジタル信号処理におけるサンプリング
周波数を量子化周波数の数倍〜数白倍の高い周波数とす
るオーバサンプリング技術と併用して用いられ、ディジ
タル信号の量子化ノイズを可聴域外の高域にシフトする
ことによりフィルタリングを容易にし、高Ｓ／Ｎを実現
する技術である。この種のノイズシェーピング技術を用
いたＤ／Ａ変換器は高Ｓ／Ｎを要求される用途、例えば
高級ＣＤ（コンパクトデスク）プレーヤなどに広く用い
られている。
【０００３】オーバサンプリング技術と併用してノイズ
シェーピング技術を適用した特開平５−６７９７６号公
報（文献１）記載の従来のＤ／Ａ変換装置をブロックで
示す図５を参照すると、この従来のＤ／Ａ変換装置は、
ディジタル入力信号ＤＩをオーバサンプリングしディジ
タル信号Ａを出力するディジタルフィルタ３と、ディジ
タル信号Ａを１サンプル毎にレフト方向にシフト可能で
ありシフト信号ＳＡを出力するシフト回路４と、信号Ｓ
Ａをデルタシグマ（ΔΣ）変調することによりビット数
の低下したディジタル信号であるシェープ信号Ｂを出力
するノイズシェーパ５と、信号Ｂを波形整形し整形信号
Ｃを出力する波形整形回路６と、整形信号Ｃを炉波して
アナログ信号ＡＳを出力するＬＰＦ７と、信号ＡＳをバ
ッファ増幅するバッファ８と、信号Ｐの供給に応答して
レベルシフト信号Ｑを出力するシフト制御回路９と、ク
ロックＣＫの供給に応答してタイミング信号Ｔを生成す
るタイミング発生器１０と、信号Ａのレベルをレベルを
検出しレベル検出信号Ｐを出力するレベル検知回路１１
と、クロックＣＫを発生するクロック発生器１２と、信
号Ｐの供給に応答して制御信号Ｓを出力する減衰制御回
路１３と、制御信号Ｓで制御されバッファ信号ＡＳを減
衰させ出力ＡＯを出力する減衰器１４とを備える。
シェーピング技術を適用した特開平５−６７９７６号公
報（文献１）記載の従来のＤ／Ａ変換装置をブロックで
示す図５を参照すると、この従来のＤ／Ａ変換装置は、
ディジタル入力信号ＤＩをオーバサンプリングしディジ
タル信号Ａを出力するディジタルフィルタ３と、ディジ
タル信号Ａを１サンプル毎にレフト方向にシフト可能で
ありシフト信号ＳＡを出力するシフト回路４と、信号Ｓ
Ａをデルタシグマ（ΔΣ）変調することによりビット数
の低下したディジタル信号であるシェープ信号Ｂを出力
するノイズシェーパ５と、信号Ｂを波形整形し整形信号
Ｃを出力する波形整形回路６と、整形信号Ｃを炉波して
アナログ信号ＡＳを出力するＬＰＦ７と、信号ＡＳをバ
ッファ増幅するバッファ８と、信号Ｐの供給に応答して
レベルシフト信号Ｑを出力するシフト制御回路９と、ク
ロックＣＫの供給に応答してタイミング信号Ｔを生成す
るタイミング発生器１０と、信号Ａのレベルをレベルを
検出しレベル検出信号Ｐを出力するレベル検知回路１１
と、クロックＣＫを発生するクロック発生器１２と、信
号Ｐの供給に応答して制御信号Ｓを出力する減衰制御回
路１３と、制御信号Ｓで制御されバッファ信号ＡＳを減
衰させ出力ＡＯを出力する減衰器１４とを備える。
【０００４】次に、図５を参照して、従来のＤ／Ａ変換
装置の動作について説明すると、ディジタル入力信号Ｄ
Ｉは、ディジタルフィルタ３でオーバサンプリングされ
デジタル信号Ａとしてシフト回路４，レベル検知回路１
１に供給される。レベル検知回路１１は、デジタル信号
Ａのレベルを検出して信号Ｐを生成しシフト制御回路
９，減衰制御回路１３にそれぞれ供給する。シフト制御
回路９は、信号Ｐの供給に応答して信号Ａのレベルに対
応するシフト制御信号Ｑを生成しシフト回路４に供給す
る。シフト回路４は信号Ｑの値に対応してシフト信号Ｓ
Ａすなわちノイズシェーパ５の入力のレベルを一定以上
になるように制御する。ノイズシェーパ５は入力信号Ｓ
ＡをΔΣ変調すなわち微積分処理を実行しビット数の低
下したシェープ信号Ｂを出力する。波形整形回路は信号
Ｂを波形整形して信号Ｃを出力しＬＰＦは信号Ｃを低域
フィルタリングしてアナログ信号ＡＳを生成しバッファ
８を経由して減衰器１４に供給する。減衰制御回路１３
は信号Ｐのレベルに対応した制御信号Ｓを出力し減衰器
１４を制御し、減衰器１４は信号ＳＡの制御に応答して
元のディジタル信号Ａのレベル対応のアナログ出力信号
ＡＯを出力する。
装置の動作について説明すると、ディジタル入力信号Ｄ
Ｉは、ディジタルフィルタ３でオーバサンプリングされ
デジタル信号Ａとしてシフト回路４，レベル検知回路１
１に供給される。レベル検知回路１１は、デジタル信号
Ａのレベルを検出して信号Ｐを生成しシフト制御回路
９，減衰制御回路１３にそれぞれ供給する。シフト制御
回路９は、信号Ｐの供給に応答して信号Ａのレベルに対
応するシフト制御信号Ｑを生成しシフト回路４に供給す
る。シフト回路４は信号Ｑの値に対応してシフト信号Ｓ
Ａすなわちノイズシェーパ５の入力のレベルを一定以上
になるように制御する。ノイズシェーパ５は入力信号Ｓ
ＡをΔΣ変調すなわち微積分処理を実行しビット数の低
下したシェープ信号Ｂを出力する。波形整形回路は信号
Ｂを波形整形して信号Ｃを出力しＬＰＦは信号Ｃを低域
フィルタリングしてアナログ信号ＡＳを生成しバッファ
８を経由して減衰器１４に供給する。減衰制御回路１３
は信号Ｐのレベルに対応した制御信号Ｓを出力し減衰器
１４を制御し、減衰器１４は信号ＳＡの制御に応答して
元のディジタル信号Ａのレベル対応のアナログ出力信号
ＡＯを出力する。
【０００５】このように、従来のＤ／Ａ変換回路は入力
ディジタル信号のレベルが所定以下のであることを検知
してシフト回路４により入力を増大させるため低オーバ
ーサンプリング比で高Ｓ／Ｎ比を得ることが可能であ
る。
ディジタル信号のレベルが所定以下のであることを検知
してシフト回路４により入力を増大させるため低オーバ
ーサンプリング比で高Ｓ／Ｎ比を得ることが可能であ
る。
【０００６】
【発明が解決しようとする課題】上述した従来のＤ／Ａ
変換装置は、オーバーサンプリング比を低減し、高Ｓ／
Ｎを得ることが可能であるが、一個のノイズシェーパに
て高Ｓ／Ｎを得なければならないために上記ノイズーシ
ェーパを高次・多ビット構成にする必要があるため、ノ
イズシェーパ部のハードウェア量が大きくなるといえ欠
点があった。
変換装置は、オーバーサンプリング比を低減し、高Ｓ／
Ｎを得ることが可能であるが、一個のノイズシェーパに
て高Ｓ／Ｎを得なければならないために上記ノイズーシ
ェーパを高次・多ビット構成にする必要があるため、ノ
イズシェーパ部のハードウェア量が大きくなるといえ欠
点があった。
【０００７】さらにレベル検知回やシフト回路および減
衰器などレベルコントロールのための回路が付加される
ため、さらにハードウェア量が増大し、消費電力も大き
くなるという欠点があった。
衰器などレベルコントロールのための回路が付加される
ため、さらにハードウェア量が増大し、消費電力も大き
くなるという欠点があった。
【０００８】
【課題を解決するための手段】本発明のＤ／Ａ変換装置
は、オーバサンプリングされたマルチビットのディジタ
ル入力信号をデルタシグマ変調することによりビット数
の低減したノイズシェープディジタル信号を生成するノ
イズシェーパを含むディジタル信号処理手段と、前記ノ
イズシェープディジタル信号をアナログ信号に変換する
デジタルアナログ変換手段とを備えるＤ／Ａ変換装置に
おいて、前記ディジタル信号処理手段が、縦続接続した
少なくとも２個の前記ノイズシェーパである第１，第２
のノイズシェーパを備えて構成されている。
は、オーバサンプリングされたマルチビットのディジタ
ル入力信号をデルタシグマ変調することによりビット数
の低減したノイズシェープディジタル信号を生成するノ
イズシェーパを含むディジタル信号処理手段と、前記ノ
イズシェープディジタル信号をアナログ信号に変換する
デジタルアナログ変換手段とを備えるＤ／Ａ変換装置に
おいて、前記ディジタル信号処理手段が、縦続接続した
少なくとも２個の前記ノイズシェーパである第１，第２
のノイズシェーパを備えて構成されている。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図１を参照すると、この図に示す本実施の形
態のＤ／Ａ変換装置は、１８ビットのディジタル入力信
号ＤＩを処理し２次シェーパ信号ＤＡを出力するアップ
サンプラであるディジタル信号処理部１と、信号ＤＡを
アナログ信号に変換しアナログ出力信号ＡＯを出力する
ＬＰＦ２とを備える。
ックで示す図１を参照すると、この図に示す本実施の形
態のＤ／Ａ変換装置は、１８ビットのディジタル入力信
号ＤＩを処理し２次シェーパ信号ＤＡを出力するアップ
サンプラであるディジタル信号処理部１と、信号ＤＡを
アナログ信号に変換しアナログ出力信号ＡＯを出力する
ＬＰＦ２とを備える。
【００１０】ディジタル信号処理部１はディジタル入力
信号ＤＩを４倍オーバサンプリングΔΣ変調して１２ビ
ットの１次シェーパ信号Ｍを出力する１次ノイズシェー
パ１６と、１次シェーパ信号Ｍを１６倍にアップサンプ
リングし１４ビットのインタポレイトデータＩＤを出力
するインタポレイタ１７と、インタポレイトデータＩＤ
を６４倍オーバサンプリングΔΣ変調し２次シェーパ信
号ＤＡを出力する２次ノイズシェーパ１８とを備える。
信号ＤＩを４倍オーバサンプリングΔΣ変調して１２ビ
ットの１次シェーパ信号Ｍを出力する１次ノイズシェー
パ１６と、１次シェーパ信号Ｍを１６倍にアップサンプ
リングし１４ビットのインタポレイトデータＩＤを出力
するインタポレイタ１７と、インタポレイトデータＩＤ
を６４倍オーバサンプリングΔΣ変調し２次シェーパ信
号ＤＡを出力する２次ノイズシェーパ１８とを備える。
【００１１】次に、図１を参照して本実施の形態の動作
について説明すると、１次ノイズシェーパ１６は、１８
ビットのディジタル入力信号ＤＩを４倍オーバサンプリ
ング１次ΔΣ変調してノイズシェイピングを行ない１２
ビットの変調信号である１次シェーパ信号Ｍを出力しイ
ンタポレイタ１７に供給する。インタポレイタ１７は１
次シェーパ信号Ｍを１６倍にアップサンプリングし、１
４ビットのインタポレイトデータＩＤを出力し、２次ノ
イズシェーパ１８に供給する。２次ノイズシェーパ１８
は、インタポレイタデータＩＤを６４倍オーバサンプリ
ングΔΣ変調して再びノイズシェーピングし、２次シェ
ーパ信号ＤＡを出力する。ＬＰＦ２は２次シェーパ信号
ＤＡをアナログ的に低域フィルタリングすることにより
Ｄ／Ａ変換しアナログ値であるアナログ出力信号ＤＯを
出力する。
について説明すると、１次ノイズシェーパ１６は、１８
ビットのディジタル入力信号ＤＩを４倍オーバサンプリ
ング１次ΔΣ変調してノイズシェイピングを行ない１２
ビットの変調信号である１次シェーパ信号Ｍを出力しイ
ンタポレイタ１７に供給する。インタポレイタ１７は１
次シェーパ信号Ｍを１６倍にアップサンプリングし、１
４ビットのインタポレイトデータＩＤを出力し、２次ノ
イズシェーパ１８に供給する。２次ノイズシェーパ１８
は、インタポレイタデータＩＤを６４倍オーバサンプリ
ングΔΣ変調して再びノイズシェーピングし、２次シェ
ーパ信号ＤＡを出力する。ＬＰＦ２は２次シェーパ信号
ＤＡをアナログ的に低域フィルタリングすることにより
Ｄ／Ａ変換しアナログ値であるアナログ出力信号ＤＯを
出力する。
【００１２】１次ノイズシェーパ１６の構成をブロック
で示す図２を参照すると、この１次ノイズシェーパ１６
は、入力数Ｘと加算数Ｙとを加算する加算器２０と一次
遅れを含むコンパレータ２１とにより積分器を構成し、
コンパレータ２１の比較結果に基づき所定量を加算数Ｙ
として加算器２０にフィードバックする動作により１次
ノイズシェーピングを実現している。
で示す図２を参照すると、この１次ノイズシェーパ１６
は、入力数Ｘと加算数Ｙとを加算する加算器２０と一次
遅れを含むコンパレータ２１とにより積分器を構成し、
コンパレータ２１の比較結果に基づき所定量を加算数Ｙ
として加算器２０にフィードバックする動作により１次
ノイズシェーピングを実現している。
【００１３】インタポレイタ１７の構成をブロックで示
す図３を参照すると、このインタポレイタ１７は入力数
Ｘと数Ｙとの減算を行う減算器２２と、減算データを一
時保持するレジスタ２３と、レジスタ２３の出力減算デ
ータと数Ｙとを加算する加算器２４と、加算データを一
時保持し数値Ｙを出力するレジスタ２５とを備え、１６
倍直線補間のインタポレイタを実現している。
す図３を参照すると、このインタポレイタ１７は入力数
Ｘと数Ｙとの減算を行う減算器２２と、減算データを一
時保持するレジスタ２３と、レジスタ２３の出力減算デ
ータと数Ｙとを加算する加算器２４と、加算データを一
時保持し数値Ｙを出力するレジスタ２５とを備え、１６
倍直線補間のインタポレイタを実現している。
【００１４】２次ノイズシェーパ１８の構成をブロック
で示す図４を参照すると、この２次ノイズシェーパ１８
は、入力数Ｘと数Ｙとを加算する加算器２６と、加算デ
ータを保持するレジスタ２７と、レジスタ２７の出力デ
ータと数Ｙとを加算する加算器２８とコンパレータ２９
とにより積分器を構成し、コンパレータ２９の比較結果
に基づき所定量を加算数Ｙとして加算器２６，２８にフ
ィードバックする動作により２次ノイズシェーピングを
実現している。
で示す図４を参照すると、この２次ノイズシェーパ１８
は、入力数Ｘと数Ｙとを加算する加算器２６と、加算デ
ータを保持するレジスタ２７と、レジスタ２７の出力デ
ータと数Ｙとを加算する加算器２８とコンパレータ２９
とにより積分器を構成し、コンパレータ２９の比較結果
に基づき所定量を加算数Ｙとして加算器２６，２８にフ
ィードバックする動作により２次ノイズシェーピングを
実現している。
【００１５】これら１次，２次ノイズシェーパ１６，１
８とインタポレイタ１７とを構成するために必要なゲー
ト数はおおよそ下記の通りである。 インタポレイタ１７のゲート数＝（入力ビット数＋２）
×２０ １次ノイズシェーパ１６のゲート数＝（入力ビット数＋
２）×１０ ２次ノイズシェーパ１８のゲート数＝（入力ビット数＋
２）×２０ 次の条件の下で本実施の形態のデジタル信号処理部１と
従来のＤ／Ａ変換回路の同一機能部分すなわちデジタル
フィルタ３とノイズシェーパ５（以下従来例）との回路
規模を比較すると次のようになる。
８とインタポレイタ１７とを構成するために必要なゲー
ト数はおおよそ下記の通りである。 インタポレイタ１７のゲート数＝（入力ビット数＋２）
×２０ １次ノイズシェーパ１６のゲート数＝（入力ビット数＋
２）×１０ ２次ノイズシェーパ１８のゲート数＝（入力ビット数＋
２）×２０ 次の条件の下で本実施の形態のデジタル信号処理部１と
従来のＤ／Ａ変換回路の同一機能部分すなわちデジタル
フィルタ３とノイズシェーパ５（以下従来例）との回路
規模を比較すると次のようになる。
【００１６】従来例および本実施の形態ともディジタル
入力信号ＤＩは既に４倍にアップサンプリングされた１
８ビットデータとする。
入力信号ＤＩは既に４倍にアップサンプリングされた１
８ビットデータとする。
【００１７】また、従来例のデジタルフィルタ３は入力
１８ビットの１６倍インタポレイタであり、ノイズシェ
ーパ５は入力２２ビットの６４倍オーバサンプリング２
次ΔΣノイズシェーパである。この条件下で従来例のデ
ジタルフィルタ３とノイズシェーパ５とで必要なゲート
数は合計８８０ゲートになる。
１８ビットの１６倍インタポレイタであり、ノイズシェ
ーパ５は入力２２ビットの６４倍オーバサンプリング２
次ΔΣノイズシェーパである。この条件下で従来例のデ
ジタルフィルタ３とノイズシェーパ５とで必要なゲート
数は合計８８０ゲートになる。
【００１８】一方、本実施の形態のデジタル信号処理部
１で必要なゲート数は８４０ゲートになりこの部分で従
来例に比較して若干比較部分でのハードウェア量が少な
くなり、またレベル制御回路は不要なためハードウェア
量は大きく削減可能である。
１で必要なゲート数は８４０ゲートになりこの部分で従
来例に比較して若干比較部分でのハードウェア量が少な
くなり、またレベル制御回路は不要なためハードウェア
量は大きく削減可能である。
【００１９】また、消費電力は（ゲート数）×（システ
ムクロック周波数）に比例する。システムクロック周波
数はオーバサンプリング率に比例するので、ここでは消
費電力をゲート数×オーバサンプリング率でモデル化し
て本実施の形態と従来例とを比較する。従来例は８８０
ゲートを６４倍で動作させるのでこれらを乗算して５６
３２０となる。同様に、本実施の形態について計算する
と１次ノイズシェーパ１６はオーバサンプリング率が４
倍でゲート数は２００である。インタポレイタ１７と２
次ノイズシェーパ１８とはオーバサンプリング率６４倍
でゲート数は各々２８０，３６０であるのでこれらを用
いて計算すれば４１７６０となり、これらの構成要素を
比較しただけでも本実施の形態の消費電力のほうが低く
なる。また上記条件下で本実施の形態と従来例のＳ／Ｎ
を比較する。一般にＮ次ｍビット出力ΔΣオーバサンプ
リングコンバータのＳ／Ｎは次のようになる。 Ｓ／Ｎ＝６．０２ｍ＋１．７６＋１０｛ｌｏｇ（２Ｎ＋
１）π（Ｆｓ／２πＦｂ）＾（２Ｎ＋１）｝ ここで Ｆｂ：信号帯域 Ｆｓ：サンプリング周波数 従来例は２次の１ビットオーバサンプリングであるの
で、一般にＦｓ＝（１／２）×Ｆｂ×６４であることか
ら、これより従来例のピークＳ／Ｎを算出すると８７ｄ
Ｂとなる。一方、本実施の形態では初段の１次ノイズシ
ェーパが１４３ｄＢであるので系全体のＳ／Ｎは２段目
で決まり同じく８７ｄＢが得られる。
ムクロック周波数）に比例する。システムクロック周波
数はオーバサンプリング率に比例するので、ここでは消
費電力をゲート数×オーバサンプリング率でモデル化し
て本実施の形態と従来例とを比較する。従来例は８８０
ゲートを６４倍で動作させるのでこれらを乗算して５６
３２０となる。同様に、本実施の形態について計算する
と１次ノイズシェーパ１６はオーバサンプリング率が４
倍でゲート数は２００である。インタポレイタ１７と２
次ノイズシェーパ１８とはオーバサンプリング率６４倍
でゲート数は各々２８０，３６０であるのでこれらを用
いて計算すれば４１７６０となり、これらの構成要素を
比較しただけでも本実施の形態の消費電力のほうが低く
なる。また上記条件下で本実施の形態と従来例のＳ／Ｎ
を比較する。一般にＮ次ｍビット出力ΔΣオーバサンプ
リングコンバータのＳ／Ｎは次のようになる。 Ｓ／Ｎ＝６．０２ｍ＋１．７６＋１０｛ｌｏｇ（２Ｎ＋
１）π（Ｆｓ／２πＦｂ）＾（２Ｎ＋１）｝ ここで Ｆｂ：信号帯域 Ｆｓ：サンプリング周波数 従来例は２次の１ビットオーバサンプリングであるの
で、一般にＦｓ＝（１／２）×Ｆｂ×６４であることか
ら、これより従来例のピークＳ／Ｎを算出すると８７ｄ
Ｂとなる。一方、本実施の形態では初段の１次ノイズシ
ェーパが１４３ｄＢであるので系全体のＳ／Ｎは２段目
で決まり同じく８７ｄＢが得られる。
【００２０】このように、本発明の構成によれば、ディ
ジタル信号処理部内の初段の１次ノイズシェーパに入力
したディジタル入力信号をノイズシェイピングしながら
信号のワード長を削減する。このワード長削減ディジタ
ル信号を次段の２次ノイズシェーパの入力にするためこ
れらノイズシェーパに用いる演算器のビット数を削減で
きるためＤ／Ａ変換器のハードウェア量を低減できる。
また、複数のノイズシェーパを直列に接続し後段のノイ
ズシェーパのオーバサンプリング率を上げることにより
高Ｓ／Ｎ比を得ることができる。さらに前段側のノイズ
シェーパはオーバサンプリング率を低く抑えられ、後段
側のノイズシェーパはハードウェア量を抑えることがで
きるため低消費電力のＤ／Ａ変換器を構成することがで
きる。
ジタル信号処理部内の初段の１次ノイズシェーパに入力
したディジタル入力信号をノイズシェイピングしながら
信号のワード長を削減する。このワード長削減ディジタ
ル信号を次段の２次ノイズシェーパの入力にするためこ
れらノイズシェーパに用いる演算器のビット数を削減で
きるためＤ／Ａ変換器のハードウェア量を低減できる。
また、複数のノイズシェーパを直列に接続し後段のノイ
ズシェーパのオーバサンプリング率を上げることにより
高Ｓ／Ｎ比を得ることができる。さらに前段側のノイズ
シェーパはオーバサンプリング率を低く抑えられ、後段
側のノイズシェーパはハードウェア量を抑えることがで
きるため低消費電力のＤ／Ａ変換器を構成することがで
きる。
【００２１】
【発明の効果】以上説明したように、本発明のＤ／Ａ変
換装置は、縦続接続した少なくとも２個のノイズシェー
パを備えることにより、高Ｓ／Ｎを得ることができると
いう効果がある。
換装置は、縦続接続した少なくとも２個のノイズシェー
パを備えることにより、高Ｓ／Ｎを得ることができると
いう効果がある。
【００２２】また、従来のように高Ｓ／Ｎを得るために
レベルコントロール回路などを付加する必要がなく、さ
らに次段のインタポレイタノイズシェーパの構成ビット
数を低減できるためハードウェア量を削減することが可
能であるという効果がある。
レベルコントロール回路などを付加する必要がなく、さ
らに次段のインタポレイタノイズシェーパの構成ビット
数を低減できるためハードウェア量を削減することが可
能であるという効果がある。
【００２３】さらに、ハードウェア量が少なく、動作速
度を低く抑えることができるため、低消費電力化できる
というという効果がある。
度を低く抑えることができるため、低消費電力化できる
というという効果がある。
【図１】本発明のＤ／Ａ変換装置の一実施の形態を示す
ブロック図である。
ブロック図である。
【図２】本実施の形態のＤ／Ａ変換装置の１次ノイズシ
ェーパの構成を示すブロック図である。
ェーパの構成を示すブロック図である。
【図３】本実施の形態のＤ／Ａ変換装置のインタポレイ
タの構成を示すブロック図である。
タの構成を示すブロック図である。
【図４】本実施の形態のＤ／Ａ変換装置の２次ノイズシ
ェーパの構成を示すブロック図である。
ェーパの構成を示すブロック図である。
【図５】従来のＤ／Ａ変換装置の一例を示すブロック図
である。
である。
１ ディジタル信号処理部 ２，７ ＬＰＦ ３ ディジタルフィルタ ４ シフト回路 ５ ノイズシェーパ ６ 波形整形回路 ８ バッフア ９ シフト制御回路 １０ タイミング発生器 １１ レベル検出回路 １２ クロック発生器 １３ 減衰器制御回路 １４ 減衰器 １６ １次ノイズシェーパ １７ インタポレイタ １８ ２次ノイズシェーパ ２０，２４，２６，２８ 加算器 ２１，２９ コンパレータ ２２ 減算器 ２３，２５，２７ レジスタ
Claims (5)
- 【請求項１】 オーバサンプリングされたマルチビット
のディジタル入力信号をデルタシグマ変調することによ
りビット数の低減したノイズシェープディジタル信号を
生成するノイズシェーパを含むディジタル信号処理手段
と、前記ノイズシェープディジタル信号をアナログ信号
に変換するデジタルアナログ変換手段とを備えるＤ／Ａ
変換装置において、 前記ディジタル信号処理手段が、縦続接続した少なくと
も２個の前記ノイズシェーパである第１，第２のノイズ
シェーパを備えることを特徴とするＤ／Ａ変換装置。 - 【請求項２】 前記ディジタル信号処理手段が、前記第
１のノイズシェーパと次段の前記第２のノイズシェーパ
との間にディジタルフィルタ手段を備えることを特徴と
する請求項１記載のＤ／Ａ変換装置。 - 【請求項３】 前記第１のノイズシェーパが、第１の入
力数と第２の入力数とを加算する第１の加算器と一次遅
れを含む第１のコンパレータとにより積分器を構成し、
前記第１のコンパレータの比較結果に基づき所定量を前
記第２の入力数として前記第１の加算器にフィードバッ
クすることを特徴とする請求項１記載のＤ／Ａ変換装
置。 - 【請求項４】 前記ディジタルフィルタ手段が、第３の
入力数と第４の入力数との減算を行い減算データを出力
する減算器と、前記減算データを一時保持する第１のレ
ジスタと、前記第１のレジスタの出力減算データと第３
の入力数とを加算し加算データを出力する第３の加算器
と、前記加算データを一時保持し前記第３の入力数を出
力する第２のレジスタとを備えることを特徴とする請求
項１記載のＤ／Ａ変換装置。 - 【請求項５】 前記第２のノイズシェーパが、第５の入
力数と第６の入力数とを加算する第４の加算器と、前記
第４の加算器の出力データを保持する第３のレジスタ
と、前記第３のレジスタの出力データと前記第６の入力
数とを加算する第５の加算器と第２のコンパレータとに
より積分器を構成し、前記第２のコンパレータの比較結
果に基づき所定量を前記第６の入力数として前記第４，
第５の加算器にフィードバックすることを特徴とする請
求項１記載のＤ／Ａ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341524A JP2778566B2 (ja) | 1995-12-27 | 1995-12-27 | Ｄ／ａ変換装置 |
| US08/777,343 US5818375A (en) | 1995-12-27 | 1996-12-27 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341524A JP2778566B2 (ja) | 1995-12-27 | 1995-12-27 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186600A true JPH09186600A (ja) | 1997-07-15 |
| JP2778566B2 JP2778566B2 (ja) | 1998-07-23 |
Family
ID=18346739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341524A Expired - Lifetime JP2778566B2 (ja) | 1995-12-27 | 1995-12-27 | Ｄ／ａ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5818375A (ja) |
| JP (1) | JP2778566B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159027A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 通信装置 |
| JP2009296498A (ja) * | 2008-06-09 | 2009-12-17 | Fujitsu Telecom Networks Ltd | コンバータ |
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|---|---|---|---|---|
| US6816100B1 (en) | 1999-03-12 | 2004-11-09 | The Regents Of The University Of California | Analog-to-digital converters with common-mode rejection dynamic element matching, including as used in delta-sigma modulators |
| US6578239B2 (en) * | 2001-01-03 | 2003-06-17 | David A. Hatch | Low profile latchable tie |
| TW595113B (en) * | 2003-05-28 | 2004-06-21 | Realtek Semiconductor Corp | Sample rate converting device and method, and application thereof |
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| WO2017037880A1 (ja) * | 2015-09-01 | 2017-03-09 | 日本電気株式会社 | Δς変調器、送信機及び積分器 |
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| JPS5961371A (ja) * | 1982-09-08 | 1984-04-07 | ロ−ベルト・ボツシユ・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 電気信号の時間圧縮および／または伸長装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3033162B2 (ja) * | 1990-09-20 | 2000-04-17 | ソニー株式会社 | ノイズシェーピング回路 |
| WO1992010037A1 (en) * | 1990-11-27 | 1992-06-11 | Jacobs Gordon M | Digital data converter |
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-
1995
- 1995-12-27 JP JP7341524A patent/JP2778566B2/ja not_active Expired - Lifetime
-
1996
- 1996-12-27 US US08/777,343 patent/US5818375A/en not_active Expired - Fee Related
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5818375A (en) | 1998-10-06 |
| JP2778566B2 (ja) | 1998-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980407 |