JP4061764B2

JP4061764B2 - Ｄ／ａコンバータ

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Publication number: JP4061764B2
Application number: JP03154999A
Authority: JP
Inventors: 繁男田上
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-02-09
Filing date: 1999-02-09
Publication date: 2008-03-19
Anticipated expiration: 2019-02-09
Also published as: JP2000232361A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば音声等のディジタル信号からアナログ信号を生成するためのＤ／Ａコンバータに関する。
【０００２】
【従来の技術】
従来より、例えば音声等のディジタル信号をアナログ信号に変換するＤ／Ａコンバータには、オーバーサンプリングディジタルフィルタといわゆるΔΣ変調による一種のビット圧縮技術とを組み合わせることで、ビット数の少ないＤ／Ａコンバータ（１〜４ビット程度）で例えば１６〜１８ビット相当の分解能及び精度を得ることができるような、１ビットＤ／Ａコンバータが存在する。
【０００３】
上述の１ビットＤ／Ａコンバータは、入力データを再量子化することで当該入力データに応じた「１（ハイレベル）」と「０（ローレベル）」からなるパルス列を出力するものである。このため、入力データが例えばプラスの大きな値を示すデータである場合、当該１ビットＤ／Ａコンバータの出力は「１」の符号の発生頻度が高くなり、一方、入力データが例えばマイナスの大きな値を示すデータである場合、当該１ビットＤ／Ａコンバータの出力は「０」の符号の発生頻度が高く（言い換えれば「１」の符号の発生頻度が低く）なる。また、入力データが「０」の連続するデータである場合、当該Ｄ／Ａコンバータからは「１」と「０」の符号の発生頻度がトータルで丁度半々となるパルス列が出力されることになる。なお、上記１ビットＤ／Ａコンバータの出力における上記「１」と「０」はディジタル信号的な表現であり、上記「０」は実際にはレベルがマイナスとなる「−１」であることを意味している。このＤ／Ａコンバータからの出力パルス列は、その後例えば波形整形され、さらにローパスフィルタ等を介してアナログ波形信号となされる。
【０００４】
【発明が解決しようとする課題】
ここで、あるパルス列の信号を波形整形し、さらにローパスフィルタ等を介してアナログ音声信号を生成するような場合において、当該パルス列から例えば完全な無音の音声信号を生成するためには、当該パルス列が、例えば「１０１０１０・・・」又は図５に示すように「１１００１１００１１００・・・」というようなデューティ比５０％の固定パターンや、ある単位数当たりで「１」と「０」の符号発生頻度が等しく且つ同じパターンが繰り返すようなパルス列である必要がある。
【０００５】
上記単位数当たりで「１」と「０」の符号発生頻度が等しく且つ同じパターンが繰り返すようなパルス列からなる信号は、図６に示すように、例えば数百ＫＨｚ以上の帯域に１〜２本のスペクトラムが立つだけで、それよりも低い帯域においてはレベルが理論的に−∞（−無限大）ｄＢとなる信号である。以下、このような信号をミュートパターンと呼ぶことにする。
【０００６】
ところで、入力データが「０」の連続するデータである場合、通常の１ビットＤ／Ａコンバータの出力パルス列は、前述したように「１」と「０」の符号発生頻度がトータルで丁度半々になるが、上記ΔΣ変調の性質により、個々の出力パルスは固定パターンにはならず、図７に示すようなランダムに近いパルス列になる。この図７に示すようなランダムに近いパルス列の信号は、高い周波数帯域にノイズを多く持ち、図８に示すようなスペクトラムを持つものとなる。このため、入力データが例えば無音の音声データ（「０」が連続する音声データ、以下、無音データと呼ぶ。）であっても、１ビットＤ／Ａコンバータの出力パルス列から生成される音声信号は、可聴帯域のノイズレベルが理論的に皆無にはならない。すなわち、当該音声信号は、その理論的なノイズと高周波ノイズやジッタとの相互作用などによって、Ｓ／Ｎが低下したものとなってしまう。
【０００７】
このようなことから、従来のＤ／Ａコンバータの中には、上述したＳ／Ｎの低下を回避し、入力データが無声データである場合の上記ノイズレベルを下げることを目的として、例えば入力データとして一定時間「０」のデータが続くことを検出（以下、これをゼロ検出と呼ぶ。）し、そのゼロ検出に応じて出力パルス列を強制的に前記ミュートパターンに切り替えるようなＤ／Ａコンバータが存在している。
【０００８】
しかし、このようにゼロ検出に応じて出力パルス列をミュートパターンに切り替えるようなＤ／Ａコンバータの場合、元々は連続している出力パルス列（無音データから生成したパルス列であってもそのパルス列は連続したものである。）を、図９中（ａ）に示すように、いきなり元のパルス列とは無関係のミュートパターンに切り替えるようになってしまうため、その切替部で不連続点が発生してしまう。このため、当該図９中（ａ）に示すような出力パルス列を波形整形し、さらにローパスフィルタを介して生成したアナログ音声信号には、上記不連続点に起因する図９中（ｂ）に示すようなノイズ（例えば「プチ」というような音のノイズ）が生じてしまう。
【０００９】
また、この不連続点に起因する切替ノイズを低減する技術として、例えば特開平８−１８６４９７号公報には、出力パルスの積分値を監視してタイミングを合わせ込み、影響の少ない所で切り替えるような技術が開示されている。ただし、この場合も切替ノイズを皆無にするのは困難であり、また、操作も複雑で規模も大きくなるという問題がある。
【００１０】
ここまでの説明では、ΔΣ変調出力を「１」と「０」の２値すなわち１ビットで表す場合を例に挙げているが、再量子化を例えば複数ビットにし、当該複数ビットの再量子化出力をＰＷＭ（パルス幅変調）や抵抗加算器による電圧値を用いて表すようなＤ／Ａコンバータも存在する。すなわち例えば、ΔΣ変調器の出力を例えば３ビットとし、この３ビットから得られる±３、±２、±１、０の７値に対応する幅のＰＷＭ波形や電圧を出力するようなＤ／Ａコンバータが存在する。このように、再量子化を複数ビットにする場合は、前述したΔΣ変調出力が１ビットの場合とは異なりゼロレベルの値が存在するが、例えば入力データが「０」の連続するデータであったとしてもその出力がゼロレベルに固定にはならず、したがって、前記ΔΣ変調出力が１ビットの場合と同様に、高い周波数帯域にノイズを多く持ったランダムな信号となってしまう。
【００１１】
そこで、本発明はこのような状況に鑑みてなされたものであり、簡単な構造で、切替ノイズを全く発生することなく、「０」が連続するデータが入力された時の出力パルス列をミュートパターン又はゼロレベルに固定にすることが可能な、Ｄ／Ａコンバータを提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明のＤ／Ａコンバータは、偶数次の積分器を備えたΔΣ変調手段と、ΔΣ変調手段内の最終段の積分器の遅延器からのデータをシフト器を介して当該最終段の一つ前の積分器へ負帰還させる帰還経路と、入力ディジタルデータが一定期間ゼロデータが続くデータであることを検出するゼロ検出手段と、ゼロ検出手段にて入力ディジタルデータが一定期間ゼロデータが続くデータであることを検出した時に、ΔΣ変調手段内の第１段目から上記最終段の二つ前までの積分器に対して微小ＤＣ成分を足し込むことで、ΔΣ変調手段の出力を単位数当たりで「１」と「０」の符号発生頻度が等しく且つ同じパターンが繰り返すパルス列とする出力調整手段とを有することにより、上述した課題を解決する。
【００１４】
すなわち本発明のＤ／Ａコンバータによれば、ΔΣ変調手段内の最終段の積分器の遅延器からのデータをシフト器を介して当該最終段の一つ前の積分器へ負帰還させる帰還経路を有し、ゼロ検出手段にて入力ディジタルデータが一定期間ゼロデータが続くデータであることを検出した時に、ΔΣ変調手段内の第１段目から上記最終段の二つ前までの積分器に対して微小ＤＣ成分を足し込むことで、ΔΣ変調手段の出力ビット列を可聴帯域で理論的にゼロになるようにしている。
【００１５】
【発明の実施の形態】
本発明の好ましい実施の形態について、図面を参照しながら説明する。
【００１６】
図１には、本発明の一実施の形態のＤ／Ａコンバータ３０の構成を示す。
【００１７】
本発明実施の形態のＤ／Ａコンバータ３０は、図１に示すように、例えば音声等のディジタルデータが入力される入力部２９と、入力されたディジタルデータを当該Ｄ／Ａコンバータ３０内で扱えるデータにするための入力データインターフェイス（Ｉ／Ｆ）部３１と、データ間の補間等を行うディジタル補間フィルタ３２、入力データから「０」の連続を検出するゼロ検出器３３と、入力データを徐々に「０」データにするためのミュート信号が入力されるミュート信号入力部３５と、多ビットのデータを１ビットのデータに変換するΔΣ変調器３８と、データ波形を整形する波形整形器４０と、当該Ｄ／Ａコンバータ３０の出力部４２とから成り立っている。
【００１８】
この図１において、入力部２９には例えば音声のディジタルデータが入力される。この入力ディジタルデータは入力データインターフェイス部３１を介してディジタル補間フィルタ３２とゼロ検出器３３に入力する。
【００１９】
ゼロ検出器３３は、入力ディジタルデータとしてある一定時間以上「０」のデータが続くことを検出したとき、入力ディジタルデータが無音データであるみなして、検出信号３４を「１」にし（検出フラグに「１」を立てる）、一方、入力ディジタルデータが「０」のデータで無くなったならば即座に検出信号３４を「０」に戻す。このゼロ検出器３３からの検出信号３４は、論理和ゲート３９に入力する。
【００２０】
ディジタル補間フィルタ３２は、供給された入力ディジタルデータのデータとデータの間を適当に補間し、サンプリング周波数を例えば入力データの６４倍のレートに変換する。また、当該ディジタル補間フィルタ３２は、ミュート信号入力部２８からのミュート信号が「１」になった場合、入力ディジタルデータ（音声データ）に対して徐々に値が小さくなる係数を掛け、当該音声データを滑らかに「０」のデータにする。このディジタル補間フィルタ３２からの出力データ３７は、ΔΣ変調器３８に入力する。
【００２１】
論理和ゲート３９では、上記ミュート信号と検出信号３４との論理和をとり、その出力信号を端数除去信号３６としてΔΣ変調器３８に供給する。すなわち、当該論理和ゲート３９からは、検出信号３４とミュート信号の何れか一方が「１」の間は「１」の信号が端数除去信号３６として出力される。
【００２２】
ΔΣ変調器３８は、上記ディジタル補間フィルタ３２によるオーバーサンプリングと同じレート（上記入力データの６４倍のレート）の周波数で動作し、多ビットの上記補間されたデータを１ビットに変換する（すなわち再量子化を行う）。このとき、当該１ビットに変換する際に発生する再量子化ノイズは、高い周波数に集中させることで可聴帯域のＳ／Ｎをある程度確保する。当該ΔΣ変調器３８の具体的構成及び動作は後述する。このΔΣ変調器３８からの１ビットデータ５３は、波形整形器４０に入力する。
【００２３】
波形整形器４０は、ΔΣ変調器３８からの１ビットデータ５３を、いわゆるリターンゼロ波形等に変形し、例えば別電源で生成されたクロック或いはジッタの少ないクロックでアナログ特性が良好となるように波形整形する。この波形整形器４０の出力信号４１は、この図１のＤ／Ａコンバータの出力信号となる。当該図１のＤ／Ａコンバータの出力信号は、その後、図示せぬアナログローパスフィルタを通過させることで、滑らかなアナログ波形となされる。
【００２４】
図２には、上記ΔΣ変調器３８の構成を示す。当該ΔΣ変調器３８は、図２に示すように、それぞれ同じ構成からなる偶数個の積分器（本実施の形態では第１段目から第４段目までの４個の積分器６０〜６３）と、第１段目から第３段目までの各積分器６０，６１，６２の各出力をそれぞれシフトするシフト器６４，６５，６６と、積分器６０〜６３による積分後のデータを再量子化する量子化器５２と、量子化器５２の出力データを各積分器６０〜６３にフィードバックする遅延回路５９及びフィードバック経路５４と、第４段目の積分器６３と第３段目の積分器６２との間でデータを局部帰還（負帰還）する局部帰還経路５５，演算器６９及びシフト器７０と、第１段目の積分器６０と第２段目の積分器６１にて発生する端数を除去するための端数除去器５７，５８及び演算器６７，６８とを備えてなる。
【００２５】
この図２において、入力端子４３には、図１のディジタル補間フィルタ３２からの出力データ３７が入力され、端子４４には、図１の論理積ゲート３９からの端数除去信号３６が入力される。
【００２６】
入力端子４３からのデータ３７は、第１段目の積分器６０に送られる。この第１段目の積分器６０と、次段以降の各積分器６１，６２，６３は、それぞれ演算器７１、遅延器７２、演算器７３を備えた同じ構成の積分器である。
【００２７】
上記第１段目の積分器６０で積分されたデータは、シフト器６４にて１／８にシフトされた後、第２段目の積分器６１に入力する。以下同様に、当該第２段目の積分器６１で積分されたデータはシフト器６５にて１／４にシフトされた後、第３段目の積分器６２に入力し、当該第３段目の積分器６２で積分されたデータはシフト器６６にて１／２にシフトされた後、第４段目の積分器６３に入力する。この第４段目の積分器６３の出力は、量子化器５２にて再量子化され、当該ΔΣ変調器３８からの１ビットデータ５３として、出力端子４６から図１の波形整形器４０に供給されると共に、遅延器５９を介してフィードバック経路５４から各段の積分器６０〜６３にフィードバックされる。
【００２８】
第１段目の積分器６０へのフィードバックデータは、減算信号として演算器６７に入力し、当該演算器６７から第１段目の積分器６０の演算器７３へ送られる。また、第２段目の積分器６１へのフィードバックデータは、減算信号として演算器６８に入力し、当該演算器６８から第２段目の積分器６１の演算器７３へ送られる。第３段目の積分器６２へのフィードバックデータは、減算信号として演算器６９に入力し、当該演算器６９から第３段目の積分器６２の演算器７３に送られる。第４段目の積分器６３へのフィードバックデータは、減算信号として当該第３段目の積分器６２の演算器７３に入力する。
【００２９】
演算器６７には端数除去器５７からの信号が加算信号として供給され、演算器６８には端数除去器５８からの信号が加算信号として供給される。
【００３０】
端数除去器５７には、第１段目の積分器６０の遅延器７２からのデータが入力され、図１の論理和ゲート３９からの端数除去信号３６に応じて、当該積分器６０での積分処理時に端数が徐々に無くなるような極めて小さいＤＣ成分を発生し、演算器６７に加算信号として送る。また、端数除去器５８には、第２段目の積分器６１の遅延器７２からのデータが入力され、図１の論理和ゲート３９からの端数除去信号３６に応じて、当該積分器６１での積分処理時に端数が徐々に無くなるような極めて小さいＤＣ成分を発生し、演算器６８に加算信号として送る。
【００３１】
演算器６９にはシフト器７０を介した局部帰還経路５５からの信号が減算信号として供給される。すなわち、第４段目の積分器６３からのデータは、シフト器７０にて１／２５６にシフトされ、局部帰還経路５５及び演算器６８を介して第３段目の積分器６２の演算器７３に負帰還されている。当該局部帰還経路５５による動作は、一般的にゼロシフトと呼ばれ、これが無い場合、量子化器５２で発生する量子化ノイズの周波数特性が図３中の曲線９０のように単純に上昇する（ハイ上がり）特性となるが、局部帰還経路５５がある場合は図３中の曲線９１のようにある周波数において量子化ノイズが減少する特性となる。通常時は、これにより可聴帯域内の量子化ノイズレベルを数ｄＢ下げることができる。
【００３２】
次に、上述した本発明実施の形態のＤ／Ａコンバータ３０の入力部２９に「０」の連続する無音データが入力されたときの動作を以下に説明する。
【００３３】
入力データとしてある一定時間以上「０」が連続するデータが入力された場合、ゼロ検出器３３では、当該入力データの「０」が連続するデータを無音データと見なし、その時の検出信号３４を「１」にする（検出フラグに「１」を立てる）。なお、入力データが「０」データで無くなったならば、ゼロ検出器３３は即座に検出信号３４を「０」に戻す。
【００３４】
また、論理和ゲート３９では、検出信号３４の「１」とミュート信号との論理和をとる。これにより端数除去信号３６は「１」となる。
【００３５】
ここで、入力データとしてある一定時間以上「０」が連続するデータが入力された場合、ディジタル補間フィルタ３２から出力されてΔΣ変調器３８へ入力されるデータは「０」になり、また、第１段目の積分器６０にはフィードバック経路５４からのフィードバックデータ（±１．０の値を取る信号）が当該積分器６０の上位ビットにのみ入力される。このため、積分器６０の下位ビット（１．０より小さい重みのビット）には何も足されないことになり、いつまでも同じ値が残り続ける。この動かない下位ビットの値を端数と呼ぶ。この端数は、後段の積分器で積分され、ΔΣ変調出力のビット列の出方に影響することになる。
【００３６】
このようなことから、本実施の形態では、端数除去器５７において、前記端数除去信号３６が「１」である場合に、第１段目の積分器６０の上記端数を検出し、端数が徐々に無くなるように極めて小さいＤＣ成分を当該積分器６０に足し込むようにしている。このように、小さいＤＣ成分が繰り返し積分されると、繰り上がりが起きて、やがて端数は「０」になる。当該端数が「０」になると、端数除去回路５７は微小なＤＣ成分を足し込むことを止める。
【００３７】
次に、第２段目の積分器６１には、上記フィードバック経路５４からのフィードバックデータと、第１段目の積分器６０の積分値をシフト器６４にて１／８にシフトした信号が入力されるため、当該第２の積分器６１への入力信号の変動幅の最小ステップは１／８である。したがって、当該１／８のステップより小さい重みのビットは動かず端数となる。当該第２段目の積分器６１では、上記第１段目の積分器６０の端数除去が終わったならば、同様にして上記端数を除去する。
【００３８】
次に、第３段目の積分器６２には、上述同様に第２段目の積分器６１の積分値をシフト器６５にて１／４にシフトした信号と、上記フィードバック経路５４からのフィードバックデータと、上記局部帰還経路５５からの帰還信号とが入力される。すなわち、上記第２段目の積分器６１の端数が除去されると、当該第３段目の積分器６２の下位ビットには、局部帰還経路５５からの帰還信号のみが入力されるようになる。当該局部帰還経路５５からの帰還信号は、第４段目の積分器６３から第３段目の積分器６２への負帰還信号であるため、これらの変化を減少させて安定する方向に作用する。
【００３９】
上述したように、本発明実施の形態のＤ／Ａコンバータ３０においては、入力データとしてある一定時間以上「０」が連続するデータ（無音データ）が入力された場合（ミュート信号が「１」の場合も）に、偶数次のΔΣ変調器３８の局部帰還経路５５より前段の積分器にて端数が無くなり、また、局部帰還経路５５が作用することでΔΣ変調器３８は単調な動作で安定し、以降、全く同じ演算の繰り返しとなる。このとき、ΔΣ変調器３８の出力データ５３は、例えば「１００１０１１０１００１０１１０・・・」というような、単位数当たりで「１」と「０」の符号発生頻度が等しく且つ同じパターンが繰り返すようなパルス列、すなわちミュートパターンのパルス列となる。したがって、当該ΔΣ変調器３８の出力データ５３を、波形整形４０とローパスフィルタに通すことにより、可聴帯域において無音となる音声信号を得ることが可能となる。
【００４０】
以上の動作をまとめると、本発明実施の形態のＤ／Ａコンバータ３０によれば、無音データの入力時にはΔΣ変調器３８の第１段目と第２段目の積分器６０，６１に微小なＤＣ成分が足されて端数が除去され、さらに、局部帰還経路５５の作用により各積分器６０〜６３が同じ演算を繰り返すことにより、ΔΣ変調器３８の出力データ５３はミュートパターンのパルス列となる。この一連の動作は、前述の従来例で挙げたようにランダムに近いパルス列を強制的に別のミュートパターンに切り替えるといった操作が無いため、図４中（ａ）に示すように、連続しているパルス列に不連続点が発生するようなことがない。したがって、本実施の形態において、無音データが入力されてΔΣ変調器３８の出力データ５３がミュートパターンのパルス列に変化したとしても、図４中（ｂ）に示すように、当該パルス列を波形整形してローパスフィルタに通した後のアナログ音声信号には、前述したような不連続点に起因するノイズ（例えば「プチ」という音のノイズ）が発生することはない。
【００４１】
なお、本実施の形態では、４次のΔΣ変調器３８を使用した例を挙げたが、ΔΣ変調器は４次に限らず、より高い偶数次のΔΣ変調器も使用可能である。すなわち例えば６次のΔΣ変調器の場合は、端数除去を第１段目から第４段目の積分器まで行うというように変更することで、他の次数にも対応できる。
【００４２】
また、本実施の形態では、量子化として１ビット２値のものを用いたが、量子化器５２を複数ビットのものと置き換えることで、複数ビット量子化のΔΣ変調器にも応用が可能である。この場合、複数ビットで量子化値にゼロレベルの値が存在するため、前述同様の手法を用いれば、ΔΣ変調器の出力としてミュートパターンの代わりに「０」固定の信号（ゼロレベルに固定した信号）が得られる。これにより、この例の場合も、切替ノイズを発生することなく「０」出力に対応した固定電圧出力又はデューティ比５０％の固定ＰＷＭ波形を出力することができる。
【００４３】
以上説明したように、本発明実施の形態によれば、小規模な回路で全く切替ノイズを発生すること無く、無音データ入力時のＤ／Ａコンバータの出力パルスをミュートパターンのパルス列或いは「０」固定の信号にすることができる。これにより、最終的に得られるアナログ信号のＳ／Ｎを向上させることが可能であり、また、ΔΣ変調の理論Ｓ／Ｎを大きくとらなくて済むため、サンプリング周波数を低く設定できるなど、低消費電力化にも寄与できる。
【００４４】
【発明の効果】
以上の説明で明らかなように、本発明のＤ／Ａコンバータにおいては、ΔΣ変調手段内の最終段の積分器の遅延器からのデータをシフト器を介して当該最終段の一つ前の積分器へ負帰還させる帰還経路を有し、ゼロ検出手段にて入力ディジタルデータが一定期間ゼロデータが続くデータであることを検出した時に、ΔΣ変調手段内の第１段目から上記最終段の二つ前までの積分器に対して微小ＤＣ成分を足し込むことで、ΔΣ変調手段の出力を単位数当たりで「１」と「０」の符号発生頻度が等しく且つ同じパターンが繰り返すパルス列とすること、或いは、ΔΣ変調手段の出力を固定電圧出力又は固定パルス幅変調出力波形にすることにより、簡単な構造で、切替ノイズを全く発生することなく、「０」が連続するデータが入力された時の出力パルス列をミュートパターン又はゼロレベルに固定にすることができ、最終的に得られるアナログ波形信号のノイズを可聴帯域で理論的にゼロにすることが可能である。
【図面の簡単な説明】
【図１】本発明実施の形態のＤ／Ａコンバータの全体構成例を示すブロック回路図である。
【図２】本発明実施の形態のＤ／Ａコンバータに配されるΔΣ変調器の具体的構成例を示す回路図である。
【図３】局部帰還経路によるゼロシフトを行わない場合に量子化器で発生する量子化ノイズの周波数特性と、ゼロシフトを行った場合に量子化器で発生する量子化ノイズの周波数特性を示す図である。
【図４】本発明実施の形態のＤ／Ａコンバータの出力パルス列とローパスフィルタ通過後のアナログ波形信号例を示す波形図である。
【図５】ミュートパターンの一例を示す図である。
【図６】ミュートパターンのスペクトラムの一例を示す図である。
【図７】通常の１ビットＤ／Ａコンバータの出力パルス列の一例を示す図である。
【図８】通常の１ビットＤ／Ａコンバータの再量子化により発生する量子化ノイズの周波数特性を示す図である。
【図９】通常の１ビットＤ／Ａコンバータの出力パルス列を無音時に強制的にミュートパターンに切り替えた場合の、パルス列とローパスフィルタ通過後のアナログ波形信号例を示す波形図である。
【符号の説明】
３０Ｄ／Ａコンバータ、３１入力データインターフェイス部、３２ディジタル補間フィルタ、３３ゼロ検出器、３８ ΔΣ変調器、３９論理和ゲート、５２量子化器、５７，５８端数除去器、５９，７２遅延器、６０〜６３積分器、６４，６５，６６，７０シフト器、６７〜６９，７１，７３演算器

Claims

オーバーサンプリングとΔΣ変調とを使用する１ビット方式のＤ／Ａコンバータにおいて、
偶数次の積分器を備えたΔΣ変調手段と、
上記ΔΣ変調手段内の最終段の積分器の遅延器からのデータをシフト器を介して当該最終段の一つ前の積分器へ負帰還させる帰還経路と、
入力ディジタルデータが一定期間ゼロデータが続くデータであることを検出するゼロ検出手段と、
上記ゼロ検出手段にて上記入力ディジタルデータが一定期間ゼロデータが続くデータであることを検出した時に、上記ΔΣ変調手段内の第１段目から上記最終段の二つ前までの積分器に対して微小ＤＣ成分を足し込むことで、上記ΔΣ変調手段の出力を単位数当たりで「１」と「０」の符号発生頻度が等しく且つ同じパターンが繰り返すパルス列とする出力調整手段とを有することを特徴とするＤ／Ａコンバータ。
上記出力調整手段は、上記積分器の遅延器からのデータの端数を検出し、積分を繰り返すと上記端数が徐々に無くなるように上記微小ＤＣ成分を足し込み、上記端数が無くなると上記微小ＤＣ成分の足し込みを止めることを特徴とする請求項１記載のＤ／Ａコンバータ。