JPH04331517A

JPH04331517A - 信号加算装置および信号加算方法

Info

Publication number: JPH04331517A
Application number: JP3130593A
Authority: JP
Inventors: Nobuhide Yamazaki; 山崎　信英
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-05-02
Filing date: 1991-05-02
Publication date: 1992-11-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信装置，音響装置，
音声合成装置などに利用される信号加算装置および信号
加算方法に関する。

【０００２】

【従来の技術】近年、例えば文献「日経エレクトロニク
ス　　Ｎｏ．４５２　　１９８８年第２７７頁〜２８５
頁」，「日経エレクトロニクス　　Ｎｏ．４５３　　１
９８８年第２１１頁〜２２１頁」，「日経エレクトロニ
クス　　Ｎｏ．４５４　　１９８８年第２７７頁〜２８
５頁」に開示されているように、加工精度やコストの点
で一般に難かしいとされていた高精度のＡＤ／ＤＡ変換
器を実現するため、オーバーサンプリング技術とデルタ
・シグマ変調技術とを用いた信号処理が着目されている
。図９は従来の信号加算装置の構成例を示す図であり、
図９の装置では、アナログ入力信号Ａとアナログ入力信
号Ｂとを加算する処理を、オーバーサンプリング技術と
デルタ・シグマ変調技術とを用いて実現している。すな
わち、この信号加算装置は、アナログ入力信号Ａ，Ｂを
それぞれＡ／Ｄ変換するＡ／Ｄ変換部５１と、Ａ／Ｄ変
換された各々のデジタル信号を加算する処理部５２と、
処理部５２からのデジタル加算結果をＤ／Ａ変換するＤ
／Ａ変換部５３とを備えている。Ａ／Ｄ変換部５１は、
アナログ入力信号ＡをＡ／Ｄ変換するために、アナログ
前置フィルタ５４ａと、アナログデルタ・シグマ変調器
５５ａと、デシメーションフィルタ５６ａとを有し、ま
た、アナログ入力信号ＢをＡ／Ｄ変換するために、アナ
ログ前置フィルタ５４ｂと、アナログデルタ・シグマ変
調器５５ｂと、デシメーションフィルタ５６ｂとを有し
ている。また、Ｄ／Ａ変換部５３は、零内挿器５７と、
デジタルローパスフィルタ５８と、デジタルデルタ・シ
グマ変調器５９と、１ビットＤ／Ａ変換器６０と、アナ
ログローパスフィルタ６１とから構成され、また処理部
５２は、デジタル加算器６２により構成されている。

【０００３】このような構成の加算装置では、アナログ
入力信号Ａ，ＢがＡ／Ｄ変換部５１にそれぞれ入力する
と、Ａ／Ｄ変換部５１では先づ、アナログ前置フィルタ
５４ａ，５４ｂによりアナログ入力信号Ａ，Ｂから不要
な成分を除去する。次いで、アナログデルタ・シグマ変
調器５５ａ，５５ｂにおいてアナログ入力信号Ａ，Ｂを
それぞれデルタ・シグマ変調し、デシメーションフィル
タ５６ａ，５６ｂからパルス符号変調（Ｐｕｌｓｅ　Ｃ
ｏｄｅ　Ｍｏｄｕｌａｔｉｏｎ）された多値（多ビット
）のデジタルＰＣＭデータＡ１，Ｂ１としてそれぞれ出
力する。

【０００４】例えば、Ａ／Ｄ変換部５１から最終的にＤ
ＡＴデータ等に用いられる４８ｋサンプル／秒の１６ビ
ットＰＣＭデータを出力させようとする場合、アナログ
デルタ・シグマ変調器５５ａ，５５ｂでは、アナログ入
力信号Ａ，Ｂをそれぞれ７．６８Ｍサンプル／秒で変調
する。従って、アナログデルタ・シグマ変調器５５ａ，
５５ｂからは、７．６８Ｍサンプル／秒の１ビットデー
タが出力され、この１ビットデータをそれぞれデシメー
ションフィルタ５６ａ，５６ｂにおいて、４８ｋサンプ
ル／秒の１６ビットＰＣＭデータＡ１，Ｂ１に変換し、
出力することができる。

【０００５】Ａ／Ｄ変換部５１からこのようにして出力
された多ビットのＰＣＭデータＡ１，Ｂ１は、処理部５
２に加わり、そこでデジタル加算器６２によりサンプル
毎に加算されて４８ｋサンプル／秒の１６ビットＰＣＭ
データＣ１として処理部５２から出力される。

【０００６】処理部５２において加算処理のなされた上
記４８ｋサンプル／秒の１６ビットＰＣＭデータＣ１は
、Ｄ／Ａ変換部５３に加わり、Ｄ／Ａ変換部５３で再び
アナログ出力信号Ｃに変換される。すなわち、Ｄ／Ａ変
換部５３では、先づ、零内挿器５７によって、このＰＣ
ＭデータＣ１に対しオーバーサンプリング処理を施し、
データレートを７．６８Ｍサンプル／秒まで上げる。続
いて、デジタルローパスフィルタ５８によって４８ｋＨ
ｚごとに折り返されている成分を除去し、これをデジタ
ルデルタ・シグマ変調器５９に入力させる。デジタルデ
ルタ・シグマ変調器５９では、７．６８Ｍサンプル／秒
のＰＣＭデータを１ビットＤ／Ａ変換し、これをアナロ
グローパスフィルタ６１に通すことにより、最終的に、
アナログ出力信号Ｃを得ることができる。

【０００７】このように図９の信号加算装置では、オー
バーサンプリング技術とデルタ・シグマ変調技術とを用
いることにより、高精度の信号加算処理が期待できる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来の信号加算装置では、Ａ／Ｄ変換部５１において
アナログデルタ・シグマ変調器５５ａ，５５ｂの後段に
デシメーションフィルタ５６ａ，５６ｂを用い、またＤ
／Ａ変換部５３においてデジタルデルタ・シグマ変調器
５９の前段にデジタルローパスフィルタ５８を用いてい
るため、これらのデジタルフィルタ５６ａ，５６ｂ，５
８の特性によって信号帯域内に折り返し雑音が混入した
り、出力に遅延が生ずるなどの問題があった。また、こ
のような高精度が要求されるデジタルフィルタを実現し
ようとする場合には、フィルタの構成は一般に複雑なも
のとなるので、このようなデジタルフィルタを必要とす
る従来の信号加算装置では、これをＬＳＩ化するのに支
障が生ずるという欠点があった。

【０００９】本発明は、高精度かつ高速の加算処理を行
なうことが可能なＬＳＩ化に適したコンパクトな信号加
算装置および信号加算方法を提供することを目的として
いる。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明は、デルタ・シグマ変調された１ビットデータ
を加算した上で積分して数ビットのバイナリデータとし
、過去の出力信号に基づいて予測されたデータと前記積
分されたデータとを比較して比較結果を１ビットデータ
として出力するようになっていることを特徴としている
。

【００１１】

【作用】本発明では、デルタ・シグマ変調された１ビッ
トデータを加算した上で積分し、数ビットのバイナリデ
ータとする。このようにして得られたバイナリデータを
、過去の出力信号に基づいて予測されたデータと比較し
て、加算結果を１ビットデータで出力する。

【００１２】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明に係る信号乗算装置の一実施例の
構成図である。図１を参照すると、本実施例の信号加算
装置は、アナログ入力信号Ａ，ＢをそれぞれＡ／Ｄ変換
するＡ／Ｄ変換部１と、Ａ／Ｄ変換部１からのデジタル
信号に対し乗算処理を施す処理部２と、処理部２からの
出力をＤ／Ａ変換するＤ／Ａ変換部３とを備えている。Ａ／Ｄ変換部１は、アナログ入力信号ＡをＡ／Ｄ変換す
るために、アナログ前置フィルタ４ａと、アナログデル
タ・シグマ変調器５ａとを有し、アナログ入力信号Ｂを
Ａ／Ｄ変換するために、アナログ前置フィルタ４ｂと、
アナログデルタ・シグマ変調器５ｂとを有している。ま
た、Ｄ／Ａ変換部３は、１ビットＤ／Ａ変換器１０と、
アナログローパスフィルタ１１とから構成されている。

【００１３】図２は処理部２の構成例を示す図であり、
図２を参照すると、処理部２は、Ａ／Ｄ変換部１のアナ
ログデルタ・シグマ変調器５ａ，５ｂからデルタ・シグ
マ変調されてそれぞれ出力された１ビットの時系列デー
タ，すなわち１ビット入力データＡ２，Ｂ２を加算する
加算器１２と、加算器１２からのデータを積分する積分
器１３と、比較器１４と、比較器１４からの出力信号を
所定サンプル数分遅延させる遅延器１５と、遅延器１５
からのデータが加わる予測フィルタ１７とを有し、比較
器１４は、積分器１３からのデータと予測フィルタ１７
からの出力データとを比較し、その比較結果を１ビット
時系列の出力信号Ｃ２として出力するようになっている
。

【００１４】積分器１３としては、アナログデルタ・シ
グマ変調器５からの１ビット入力データが１次デルタ・
シグマ変調されたものである場合には、図３に示すよう
に、加算器２０とレジスタ２１とにより構成可能な１段
の積分器が用いられる。また、１ビット入力データが２
次デルタ・シグマ変調されたものである場合には、図４
に示すように、加算器２２，レジスタ２３からなる１段
目の積分器と加算器２４，レジスタ２５からなる２段目
の積分器との２段構成の積分器が用いられる。このよう
に、積分器１３としては、１ビット入力データがデルタ
・シグマ変調されたときの次数に応じた段数の積分器が
用いられ、その出力は数ビットのバイナリデータとなる
。

【００１５】また、予測フィルタ１７には、１次デルタ
・シグマ変調のときには、図４に示したと同様の１段の
積分器が用いられ、また、２次デルタ・シグマ変調のと
きには、図５に示すように、加算器２６，レジスタ２７
からなる１段目の積分器と加算器２８，２９，レジスタ
３０からなる２段目の積分器との２段構成の積分器が用
いられる。

【００１６】なお、図２の構成例において、積分器１３
と予測フィルタ１７とを１つにまとめた構成のものにす
ることも可能である。図６，図７は積分器と予測フィル
タとを１つにまとめた処理部の構成例を示す図である。

【００１７】図６は１次デルタ・シグマ変調の場合の構
成例であり、この場合、図２の積分器１３，予測フィル
タ１７は、加減算器３２，加算器３３，レジスタ３４に
よりまとめられて構成されている。また図７は２次デル
タ・シグマ変調の場合の構成例であり、この場合、図２
の積分器１３，予測フィルタ１７は、加減算器３５，レ
ジスタ３６からなる１段目の積分器と、加減算器３７，
レジスタ３８からなる２段目の積分器とによりまとめら
れて構成されている。

【００１８】次にこのような構成の信号加算装置の動作
について説明する。図１において、アナログ入力信号Ａ
，ＢがＡ／Ｄ変換部１にそれぞれ入力すると、Ａ／Ｄ変
換部１では、アナログ前置フィルタ４ａ，４ｂによって
アナログ入力信号Ａ，Ｂから不要な成分を除去し、しか
る後、アナログデルタ・シグマ変調器５によりデルタ・
シグマ変調して１ビットの時系列データ，すなわち１ビ
ット入力データＡ２，Ｂ２としてそれぞれ出力する。

【００１９】ここで、デルタ・シグマ変調された結果の
１ビット入力データＡ２，Ｂ２は、既知のように、“−
１”と“１”の値をとり、密度変調された信号と同様の
ものであって、アナログ入力信号Ａ，Ｂのレベルが正（
プラス）のときには、ある範囲をもって“−１”よりも
“１”の生起するレートが多く、またこれと反対に、ア
ナログ入力信号のレベルが負（マイナス）のときには、
ある範囲をもって“−１”の生起するレートが多く、さ
らに、レベルが零のときには、“１”と“−１”との生
起レートが同じになる。

【００２０】このようにしてデルタ・シグマ変調された
結果の１ビット入力データＡ２，Ｂ２は、処理部２に入
力し、そこで加算処理が施される。すなわち、１ビット
入力データＡ２，Ｂ２は、処理部２において先づ、加算
器１２によってサンプル毎に１ビットの加算処理が行な
われる。その出力はバイナリコードであれば、２ビット
で表現できる。加算器１２からのデータは、積分器１３
で積分されてｎビットのバイナリデータとして比較器１
４に加わる。比較器１４では、積分器１３からのバイナ
リデータと予測フィルタ１７からの出力データとを比較
し、積分器１３からのデータの方が大きいときには“１
”を出力し、予測フィルタ１７からの出力データの方が
大きいときには“−１”を出力する。また、両者が同じ
時には、“１”もしくは“−１”を出力する。

【００２１】なお、予測フィルタ１７には、比較器１４
の出力を遅延器１５により例えば１サンプル分遅らせた
１ビットデータが入力し、予測フィルタ１７はこれに基
づきｎビットのデータを出力するので、比較器１４にお
ける比較結果は、ｎビットで表現されている積分器１３
からの加算結果を１ビットで表現したものとなり、これ
により、等価的に１ビット信号上で加算処理を行なうこ
とができる。

【００２２】図８（ａ）乃至（ｄ）は処理部２が図７の
ような構成になっている場合の１ビット入力データＡ２
，Ｂ２，比較器１４からの出力Ｃ２，および比較器１４
に入力するデータＰの一例をそれぞれ示すタイムチャー
トであり、図８（ａ）乃至（ｄ）からわかるように、処
理部２には１ビット入力データＡ２，Ｂ２が入力するこ
とによってこれらの加算処理がなされ、加算結果を最終
的には比較器１４から１ビットデータＣ２として出力す
ることができる。

【００２３】なお、図８（ａ）乃至（ｄ）では、１ビッ
ト入力データＡ２，Ｂ２として、アナログ入力信号Ａの
最大振幅レベルの“３／１６”のレベルをもつＤＣ信号
，アナログ入力信号Ｂの最大振幅レベルの“１／４”の
レベルをもつＤＣ信号をそれぞれデルタ・シグマ変調し
て１ビットで表現したものを用いている。

【００２４】このようにして、処理部２から出力された
１ビットデータＣ２は、Ｄ／Ａ変換部３に加わる。Ｄ／
Ａ変換部３では、処理部２からの１ビットデータＣ２を
１ビットＤ／Ａ変換器１０でアナログデータに変換し、
アナログローパスフィルタ１１からアナログ出力信号Ｃ
として出力する。

【００２５】このように本実施例では、デルタ・シグマ
変調された１ビット入力データＡ２，Ｂ２を１ビット信
号上で加算し、その結果を１ビットデータＣ２として１
ビットＤ／Ａ変換器１０へ直接出力するようになってお
り、従来のようにＰＣＭデータ間の変換の際のデジタル
フィルタを使用する必要がないので、デジタルフィルタ
によって生じる折り返し雑音や遅延のない高精度かつ高
速の信号加算処理が可能となり、また複雑なデジタルフ
ィルタを構成する必要がないため、信号加算装置を小型
化することができて、これをＬＳＩ化するのに適してい
る。

【００２６】

【発明の効果】以上に説明したように本発明では、１ビ
ット信号上で加算処理を行なうようになっているので、
従来必要とされていたデジタルフィルタを必要とするこ
となく処理を行なうことができて、これにより、一層高
精度かつ高速の加算処理が可能となり、また装置をＬＳ
Ｉ化に適したコンパクトなものにすることができる。

【図面の簡単な説明】

【図１】本発明に係る信号加算装置の一実施例の構成図
である。

【図２】図１の信号加算装置の処理部の構成例を示す図
である。

【図３】図２の処理部の積分器の構成例を示す図である
。

【図４】図２の処理部の積分器の構成例を示す図である
。

【図５】図２の処理部の予測フィルタの構成例を示す図
である。

【図６】図２の処理部の変形例を示す図である。

【図７】図２の処理部の変形例を示す図である。

【図８】（ａ）乃至（ｄ）は１ビット信号上での加算処
理の一例を示すタイムチャートである。

【図９】従来の信号加算装置の構成図である。

【符号の説明】

１　　　　　　　　　　　　Ａ／Ｄ変換部２　　　　　
　　　　　　　処理部３　　　　　　　　　　　　Ｄ／Ａ変換部４ａ，４ｂ　
　　　アナログ前置フィルタ５ａ，５ｂ　　　　アナロ
グデルタ・シグマ変調器１０　　　　　　　　　　１ビ
ットＤ／Ａ変換器１１　　　　　　　　　　アナログロ
ーパスフィルタ１２　　　　　　　　　　加算器１３　　　　　　　　　　積分器１４　　　　　　　　　　比較器１５　　　　　　　　　　遅延器

Claims

【特許請求の範囲】

【請求項１】　　デルタ・シグマ変調された１ビットデ
ータを加算した上で積分し、数ビットのバイナリデータ
とする積分手段と、過去の出力信号に基づいて予測され
たデータと前記積分手段からのデータとを比較して比較
結果を１ビットデータとして出力する比較手段とを備え
ていることを特徴とする信号加算装置。
【請求項２】　　デルタ・シグマ変調された１ビットデ
ータを加算した上で積分して数ビットのバイナリデータ
とし、過去の出力信号に基づいて予測されたデータと前
記積分されたデータとを比較して比較結果を１ビットデ
ータとして出力するようになっていることを特徴とする
信号加算方法。