JPH04331516A - 信号乗算装置および信号乗算方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信装置，音響装置，
音声合成装置などに利用される信号乗算装置および信号
乗算方法に関する。

【０００２】

【従来の技術】近年、例えば文献「日経エレクトロニク
ス　　Ｎｏ．４５２　　１９８８年第２７７頁〜２８５
頁」，「日経エレクトロニクス　　Ｎｏ．４５３　　１
９８８年第２１１頁〜２２１頁」，「日経エレクトロニ
クス　　Ｎｏ．４５４　　１９８８年第２７７頁〜２８
５頁」に開示されているように、加工精度やコストの点
で一般に難かしいとされていた高精度のＡＤ／ＤＡ変換
器を実現するため、オーバーサンプリング技術とデルタ
・シグマ変調技術とを用いた信号処理が着目されている
。図９は従来の信号乗算装置の構成例を示す図であり、
図９の装置では、信号に定数をデジタル的に乗算する処
理を、オーバーサンプリング技術とデルタ・シグマ変調
技術とを用いて実現している。すなわち、この信号乗算
装置は、アナログ入力信号をＡ／Ｄ変換するＡ／Ｄ変換
部５１と、Ａ／Ｄ変換された結果のデジタル信号に対し
デジタル的に乗算処理を施す処理部５２と、処理部５２
からのデジタル乗算結果をＤ／Ａ変換するＤ／Ａ変換部
５３とを備えている。Ａ／Ｄ変換部５１は、アナログ前
置フィルタ５４と、アナログデルタ・シグマ変調器５５
と、デシメーションフィルタ５６とから構成され、Ｄ／
Ａ変換部５３は、零内挿器５７と、デジタルローパスフ
ィルタ５８と、デジタルデルタ・シグマ変調器５９と、
１ビットＤ／Ａ変換器６０と、アナログローパスフィル
タ６１とから構成され、また処理部５２は、デジタル乗
算器６２により構成されている。

【０００３】このような構成の乗算装置では、アナログ
入力信号ＡがＡ／Ｄ変換部５１に入力すると、Ａ／Ｄ変
換部５１では先づ、アナログ前置フィルタ５４によりア
ナログ入力信号Ａから不要な成分を除去する。次いで、
アナログデルタ・シグマ変調器５５においてアナログ入
力信号をデルタ・シグマ変調し、デシメーションフィル
タ５６からパルス符号変調（Ｐｕｌｓｅ　Ｃｏｄｅ　Ｍ
ｏｄｕｌａｔｉｏｎ）された多値（多ビット）のデジタ
ルＰＣＭデータＡ１として出力する。

【０００４】例えば、Ａ／Ｄ変換部５１から最終的にＤ
ＡＴデータ等に用いられる４８ｋサンプル／秒の１６ビ
ットＰＣＭデータＡ１を出力させようとする場合、アナ
ログデルタ・シグマ変調器５５では、アナログ入力信号
を７．６８Ｍサンプル／秒で変調する。従って、アナロ
グデルタ・シグマ変調器５５からは、７．６８Ｍサンプ
ル／秒の１ビットデータが出力され、この１ビットデー
タをデシメーションフィルタ５６において、４８ｋサン
プル／秒の１６ビットＰＣＭデータＡ１に変換し、出力
することができる。

【０００５】Ａ／Ｄ変換部５１からこのようにして出力
された多ビットのＰＣＭデータＡ１は、処理部５２に加
わり、そこでデジタル乗算器６２によりサンプル毎に所
定の定数と乗算されて４８ｋサンプル／秒の１６ビット
ＰＣＭデータＣ１として処理部５２から出力される。

【０００６】処理部５２において乗算処理のなされた上
記４８ｋサンプル／秒の１６ビットＰＣＭデータＣ１は
、Ｄ／Ａ変換部５３に加わり、Ｄ／Ａ変換部５３で再び
アナログ出力信号Ｃに変換される。すなわち、Ｄ／Ａ変
換部５３では、先づ、零内挿器５７によって、このＰＣ
ＭデータＣ１に対しオーバーサンプリング処理を施し、
データレートを７．６８Ｍサンプル／秒まで上げる。続
いて、デジタルローパスフィルタ５８によって４８ｋＨ
ｚごとに折り返されている成分を除去し、これをデジタ
ルデルタ・シグマ変調器５９に入力させる。デジタルデ
ルタ・シグマ変調器５９では、７．６８Ｍサンプル／秒
のＰＣＭデータを１ビットＤ／Ａ変換し、これをアナロ
グローパスフィルタ６１に通すことにより、最終的に、
アナログ出力信号Ｃを得ることができる。

【０００７】このように図９の信号乗算装置では、オー
バーサンプリング技術とデルタ・シグマ変調技術とを用
いることにより、高精度の信号乗算処理が期待できる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来の信号乗算装置では、Ａ／Ｄ変換部５１において
アナログデルタ・シグマ変調器５５の後段にデシメーシ
ョンフィルタ５６を用い、またＤ／Ａ変換部５３におい
てデジタルデルタ・シグマ変調器５９の前段にデジタル
ローパスフィルタ５８を用いているため、これらのデジ
タルフィルタ５６，５８の特性によって信号帯域内に折
り返し雑音が混入したり、出力に遅延が生ずるなどの問
題があった。また、このような高精度が要求されるデジ
タルフィルタを実現しようとする場合には、フィルタの
構成は一般に複雑なものとなるので、このようなデジタ
ルフィルタを必要とする従来の信号乗算装置では、これ
をＬＳＩ化するのに支障が生ずるという欠点があった。

【０００９】本発明は、高精度かつ高速の乗算処理を行
なうことが可能なＬＳＩ化に適したコンパクトな信号乗
算装置および信号乗算方法を提供することを目的として
いる。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明は、デルタ・シグマ変調された１ビットデータ
に所定の定数を乗じた上で積分して数ビットのバイナリ
データとし、過去の出力信号に所定の定数を乗じた結果
のデータに基づいて予測されたデータと前記積分された
データとを比較して比較結果を１ビットデータとして出
力するようになっていることを特徴としている。

【００１１】

【作用】本発明では、デルタ・シグマ変調された１ビッ
トデータに所定の定数を乗じた上で積分し、数ビットの
バイナリデータとする。このようにして得られたバイナ
リデータを、過去の出力信号に所定の定数を乗じた結果
のデータに基づいて予測されたデータと比較して乗算結
果を１ビットデータで出力する。

【００１２】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明に係る信号乗算装置の一実施例の
構成図である。図１を参照すると、本実施例の信号乗算
装置は、アナログ入力信号ＡをＡ／Ｄ変換するＡ／Ｄ変
換部１と、Ａ／Ｄ変換部１からのデジタル信号Ａ２に対
し乗算処理を施す処理部２と、処理部２からの出力Ｃ２
をＤ／Ａ変換するＤ／Ａ変換部３とを備えている。Ａ／
Ｄ変換部１は、アナログ前置フィルタ４と、アナログデ
ルタ・シグマ変調器５とから構成され、Ｄ／Ａ変換部３
は、１ビットＤ／Ａ変換器１０と、アナログローパスフ
ィルタ１１とから構成されている。

【００１３】図２は処理部２の構成例を示す図であり、
この例では、ｍ／ｎ倍の乗算を行なう場合が示されてい
る。すなわち、図２の処理部２は、Ａ／Ｄ変換部１のア
ナログデルタ・シグマ変調器５からデルタ・シグマ変調
されて出力された１ビットの時系列データ，すなわち１
ビット入力データＡ２に対し、定数ｍを乗算する定数器
１２と、定数器１２からのデータを積分する積分器１３
と、比較器１４と、比較器１４からの出力信号Ｃ２を所
定サンプル数分遅延させる遅延器１５と、遅延器１５か
らのデータに対し定数ｎを乗算する定数器１６と、定数
器１６からのデータが加わる予測フィルタ１７とを有し
、比較器１４は、積分器１３からのデータと予測フィル
タ１７からの出力データとを比較し、その比較結果を１
ビット時系列の出力信号Ｃ２として出力するようになっ
ている。

【００１４】積分器１３としては、アナログデルタ・シ
グマ変調器５からの１ビット入力データＡ２が１次デル
タ・シグマ変調されたものである場合には、図３に示す
ように、加算器２１とレジスタ２１とにより構成可能な
１段の積分器が用いられる。また、１ビット入力データ
Ａ２が２次デルタ・シグマ変調されたものである場合に
は、図４に示すように、加算器２２，レジスタ２３から
なる１段目の積分器と加算器２４，レジスタ２５からな
る２段目の積分器との２段構成の積分器が用いられる。 このように、積分器１３としては、１ビット入力データ
Ａ２がデルタ・シグマ変調されたときの次数に応じた段
数の積分器が用いられ、その出力は数ビットのバイナリ
データとなる。

【００１５】また、予測フィルタ１７には、１次デルタ
・シグマ変調のときには、図４に示したと同様の１段の
積分器が用いられ、また、２次デルタ・シグマ変調のと
きには、図５に示すように、加算器２６，レジスタ２７
からなる１段目の積分器と加算器２８，２９，レジスタ
３０からなる２段目の積分器との２段構成の積分器が用
いられる。

【００１６】なお、図２の構成例において、積分器１３
と予測フィルタ１７とを１つにまとめた構成のものにす
ることも可能である。図６，図７は積分器と予測フィル
タとを１つにまとめた処理部の構成例を示す図である。

【００１７】図６は１次デルタ・シグマ変調の場合の構
成例であり、この場合、図２の積分器１３，予測フィル
タ１７は、加減算器３２，加算器３３，レジスタ３４に
よりまとめられて構成されている。また図７は２次デル
タ・シグマ変調の場合の構成例であり、この場合、図２
の積分器１３，予測フィルタ１７は、加減算器３５，レ
ジスタ３６からなる１段目の積分器と、加減算器３７，
レジスタ３８からなる２段目の積分器とによりまとめら
れて構成されている。

【００１８】次にこのような構成の信号乗算装置の動作
について説明する。図１において、アナログ入力信号Ａ
がＡ／Ｄ変換部１に入力すると、Ａ／Ｄ変換部１では、
アナログ前置フィルタ４によってアナログ入力信号Ａか
ら不要な成分を除去し、しかる後、アナログデルタ・シ
グマ変調器５によりデルタ・シグマ変調して１ビットの
時系列データ，すなわち１ビット入力データＡ２として
出力する。

【００１９】ここで、デルタ・シグマ変調された結果の
１ビット入力データＡ２は、既知のように、“−１”と
“１”の値をとり、密度変調された信号と同様のもので
あって、アナログ入力信号Ａのレベルが正（プラス）の
ときには、ある範囲をもって“−１”よりも“１”の生
起するレートが多く、またこれと反対に、アナログ入力
信号Ａのレベルが負（マイナス）のときには、ある範囲
をもって“−１”の生起するレートが多く、さらに、レ
ベルが零のときには、“１”と“−１”との生起レート
が同じになる。

【００２０】このようにしてデルタ・シグマ変調された
結果の１ビット入力データＡ２は、処理部２に入力し、
そこで乗算処理が施される。すなわち、１ビット入力デ
ータＡ２は、処理部２において先づ、定数器１２により
定数ｍが乗ぜられる。例えば、１ビット入力データが“
１”のときには、定数器１２からは、バイナリ値“ｍ”
を表現するのに必要なビット数のデータが出力される。 しかる後、定数器１２からのデータは、積分器１３で積
分されて数ビットのバイナリデータとして比較器１４に
加わる。比較器１４では、積分器１３からのバイナリデ
ータと予測フィルタ１７からの出力データとを比較し、
積分器１３からのデータの方が大きいときには“１”を
出力し、予測フィルタ１７からの出力データの方が大き
いときには“−１”を出力する。また、両者が同じ時に
は、“１”もしくは“−１”を出力する。

【００２１】なお、予測フィルタ１７には、比較器１４
の出力を遅延器１５により例えば１サンプル分遅らせた
１ビットデータを定数器１６によりｎ倍したものが入力
するので、これにより、比較器１４からは、入力データ
の内容に対してｍ／ｎ倍された内容の１ビットデータＣ
２が出力される。

【００２２】すなわち、処理部２では、デルタ・シグマ
変調された１ビットデータＡ２に定数ｍを乗じて積分器
１３で積分して得られたデータと、過去の出力データに
定数ｎを乗じたものを入力する予測フィルタ１７からの
データとを比較し、比較結果を１ビットデータＣ２とし
て出力するようにしているので、等価的に１ビット信号
上で乗算処理を行なうことができる。

【００２３】図８（ａ），（ｂ），（ｃ）は処理部２が
図７のような構成になっている場合の１ビット入力デー
タＡ２，比較器１４からの出力Ｃ２，および比較器１４
に入力するデータＰの一例をそれぞれ示すタイムチャー
トであり、図８（ａ），（ｂ），（ｃ）からわかるよう
に、処理部２には１ビット入力データＡ２が入力するこ
とによって所定の乗算処理がなされ、乗算結果を最終的
には比較器１４から１ビットデータとして出力すること
ができる。

【００２４】なお、図８（ａ），（ｂ），（ｃ）では、
１ビット入力データＡ２として、アナログ入力信号Ａの
最大振幅レベルの１／４のレベルをもつＤＣ信号をデル
タ・シグマ変調して１ビットで表現したものを用いてお
り、また、定数ｍを“２”，ｎを“３”としている。

【００２５】このようにして、処理部２から出力された
１ビットデータＣ２は、Ｄ／Ａ変換部３に加わる。Ｄ／
Ａ変換部３では、処理部２からの１ビットデータＣ２を
１ビットＤ／Ａ変換器１０でアナログデータに変換し、
アナログローパスフィルタ１１からアナログ出力信号Ｃ
として出力する。

【００２６】このように本実施例では、デルタ・シグマ
変調された１ビット入力データＣ２に対して１ビット信
号上で乗算処理を施し、その結果を１ビットデータＣ２
として１ビットＤ／Ａ変換器１０へ直接出力するように
なっており、従来のようにＰＣＭデータ間の変換の際の
デジタルフィルタを使用する必要がないので、デジタル
フィルタによって生じる折り返し雑音や遅延のない高精
度かつ高速の信号乗算処理が可能となり、また複雑なデ
ジタルフィルタを構成する必要がないため、信号乗算装
置を小型化することができて、これをＬＳＩ化するのに
適している。

【００２７】

【発明の効果】以上に説明したように本発明では、１ビ
ット信号上で乗算処理を行なうようになっているので、
従来必要とされていたデジタルフィルタを必要とするこ
となく処理を行なうことができて、これにより、一層高
精度かつ高速の乗算処理が可能となり、また装置をＬＳ
Ｉ化に適したコンパクトなものにすることができる。

【図面の簡単な説明】

【図１】本発明に係る信号乗算装置の一実施例の構成図
である。

【図２】図１の信号乗算装置の処理部の構成例を示す図
である。

【図３】図２の処理部の積分器の構成例を示す図である
。

【図４】図２の処理部の積分器の構成例を示す図である
。

【図５】図２の処理部の予測フィルタの構成例を示す図
である。

【図６】図２の処理部の変形例を示す図である。

【図７】図２の処理部の変形例を示す図である。

【図８】（ａ），（ｂ），（ｃ）は１ビット信号上での
乗算処理の一例を示すタイムチャートである。

【図９】従来の信号乗算装置の構成図である。

【符号の説明】

１　　　　　　Ａ／Ｄ変換部 ２　　　　　　処理部 ３　　　　　　Ｄ／Ａ変換部 ４　　　　　　アナログ前置フィルタ ５　　　　　　アナログデルタ・シグマ変調器１０　　
　　１ビットＤ／Ａ変換器 １１　　　　アナログローパスフィルタ１２　　　　定
数器 １３　　　　積分器 １４　　　　比較器 １５　　　　遅延器 １６　　　　定数器 １７　　　　予測フィルタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　デルタ・シグマ変調された１ビットデ
   ータに所定の定数を乗じた上で積分し、数ビットのバイ
   ナリデータとする積分手段と、過去の出力信号に所定の
   定数を乗じた結果のデータに基づいて予測されたデータ
   と前記積分手段からのデータとを比較して比較結果を１
   ビットデータとして出力する比較手段とを備えているこ
   とを特徴とする信号乗算装置。
2. 【請求項２】　　デルタ・シグマ変調された１ビットデ
   ータに所定の定数を乗じた上で積分して数ビットのバイ
   ナリデータとし、過去の出力信号に所定の定数を乗じた
   結果のデータに基づいて予測されたデータと前記積分さ
   れたデータとを比較して比較結果を１ビットデータとし
   て出力するようになっていることを特徴とする信号乗算
   方法。