JPH0613906A - Σ−δ変調器 - Google Patents
Σ−δ変調器Info
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- JPH0613906A JPH0613906A JP7130693A JP7130693A JPH0613906A JP H0613906 A JPH0613906 A JP H0613906A JP 7130693 A JP7130693 A JP 7130693A JP 7130693 A JP7130693 A JP 7130693A JP H0613906 A JPH0613906 A JP H0613906A
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Abstract
(57)【要約】
【目的】この発明の目的は、少ない回路素子により多チ
ャンネル信号や多ビット信号を処理することができ、チ
ップの占有面積を削減できるとともにコストを低廉化し
得るデジタルΣ−Δ変調器を提供する。 【構成】カウンタ２１はクロック信号ＣＫをカウントす
る。マルチプレクサ２２は、カウンタ２１の出力信号に
応じて、複数ビットのデジタル入力データＤ１〜Ｄｎを
順次入力する。減算器２３は入力データからｎクロック
遅延素子２４より出力される量子化出力データを減算す
る。ｎクロック遅延素子２６と共に積分器２９を構成す
る加算器２５は減算器２３の出力を積分する。量子化器
２７は加算器２５の出力を量子化し出力信号を生成す
る。デマルチプレクサ２８はカウンタ２１の出力信号に
応じて、量子化器２７出力信号を順次出力する。
ャンネル信号や多ビット信号を処理することができ、チ
ップの占有面積を削減できるとともにコストを低廉化し
得るデジタルΣ−Δ変調器を提供する。 【構成】カウンタ２１はクロック信号ＣＫをカウントす
る。マルチプレクサ２２は、カウンタ２１の出力信号に
応じて、複数ビットのデジタル入力データＤ１〜Ｄｎを
順次入力する。減算器２３は入力データからｎクロック
遅延素子２４より出力される量子化出力データを減算す
る。ｎクロック遅延素子２６と共に積分器２９を構成す
る加算器２５は減算器２３の出力を積分する。量子化器
２７は加算器２５の出力を量子化し出力信号を生成す
る。デマルチプレクサ２８はカウンタ２１の出力信号に
応じて、量子化器２７出力信号を順次出力する。
Description
【０００１】
【産業上の利用分野】この発明は、例えばオーディオ回
路等に適用され、入力信号をこの入力信号より非常に高
い周波数の信号によってsamplingすることにより、高い
Ｓ／Ｎ（信号体雑音比）を実現するオーバーサンプリン
グ形Ｄ／Ａ変換器に使用するデジタルΣ−Δ変調器に関
する。
路等に適用され、入力信号をこの入力信号より非常に高
い周波数の信号によってsamplingすることにより、高い
Ｓ／Ｎ（信号体雑音比）を実現するオーバーサンプリン
グ形Ｄ／Ａ変換器に使用するデジタルΣ−Δ変調器に関
する。
【０００２】
【従来の技術】周知のように、アナログ信号をデジタル
信号に変換し符号化する場合、ナイキストの定理によ
り、信号周波数帯域ｆB の２倍以上の周波数でサンプリ
ングすれば、原信号の情報を損なわない。この為、一般
的なＤ／Ａ変換器のサンプリング周波数ｆS は、信号周
波数帯域ｆB の２．２〜２．４倍程度に設定されてい
る。
信号に変換し符号化する場合、ナイキストの定理によ
り、信号周波数帯域ｆB の２倍以上の周波数でサンプリ
ングすれば、原信号の情報を損なわない。この為、一般
的なＤ／Ａ変換器のサンプリング周波数ｆS は、信号周
波数帯域ｆB の２．２〜２．４倍程度に設定されてい
る。
【０００３】これに対して、近年ではサンプリング周波
数ｆS を信号周波数帯域ｆB よりも十分高く設定し、変
換精度を高めるようにしたオーバーサンプリング形Ｄ／
Ａ変換器が開発され、実用化されている。単純なオーバ
ーサンプリング形Ｄ／Ａ変換器のＳ／Ｎの最大値Ｓ／Ｎ
max はビット数（分解能）をｎとすると、 Ｓ／Ｎmax ＝（３／２）２2n（ｆS ／２ｆB ）
数ｆS を信号周波数帯域ｆB よりも十分高く設定し、変
換精度を高めるようにしたオーバーサンプリング形Ｄ／
Ａ変換器が開発され、実用化されている。単純なオーバ
ーサンプリング形Ｄ／Ａ変換器のＳ／Ｎの最大値Ｓ／Ｎ
max はビット数（分解能）をｎとすると、 Ｓ／Ｎmax ＝（３／２）２2n（ｆS ／２ｆB ）
【０００４】で与えられる。この式から、Ｄ／Ａ変換器
の分解能を１ビット上げるとＳ／Ｎは６ｄＢ改善され
る。しかし、サンプリング周波数を２倍にしてもＳ／Ｎ
は３ｄＢしか改善されないことが分かる。
の分解能を１ビット上げるとＳ／Ｎは６ｄＢ改善され
る。しかし、サンプリング周波数を２倍にしてもＳ／Ｎ
は３ｄＢしか改善されないことが分かる。
【０００５】そこで、サンプリング周波数ｆS を余り高
くしなくてもＳ／Ｎを十分に上げる手法が種々開発され
ている。その中の一つにΣ−Δ変調を使ったＤ／Ａ変換
器がある。その例としては、次の文献が知られている。
IEEE J.OF SOLIDSTATE CIRC-UITS AUGUST 1981 Vol.-SC
- 16-No4 T.MISAWA,J.E.Iwersen “Single Chip Per.Ch
annel Code With Filters Utilizing Σ−Δ Modulatio
n ”p333〜p341。
くしなくてもＳ／Ｎを十分に上げる手法が種々開発され
ている。その中の一つにΣ−Δ変調を使ったＤ／Ａ変換
器がある。その例としては、次の文献が知られている。
IEEE J.OF SOLIDSTATE CIRC-UITS AUGUST 1981 Vol.-SC
- 16-No4 T.MISAWA,J.E.Iwersen “Single Chip Per.Ch
annel Code With Filters Utilizing Σ−Δ Modulatio
n ”p333〜p341。
【０００６】図１９は、１次のΣ−Δ変調器を使った１
ビット・Ｄ／Ａ変換器を示している。同図において、Ｘ
（ｚ）はデジタル入力信号、Ｙ（ｚ）はデジタル出力信
号、Ｅ（ｚ）は量子化誤差を表わしている。Ｘ（ｚ）、
Ｙ（ｚ）、Ｅ（ｚ）はそれぞれｚ変換で表わしている。
デジタル入力信号Ｘ（ｚ）は減算器１１の一方入力端に
供給される。この減算器１１の出力は積分回路１２を構
成する加算器１３に入力される。積分回路１２は加算器
１３と１クロック分の遅延時間を有する１クロック遅延
回路１４により構成されている。この積分器１２の出力
は量子化器１５に供給され量子化される。この量子化器
１５の出力信号Ｙ（ｚ）は、Ｄ／Ａ変換器１６に供給さ
れるとともに、１クロック遅延回路１７を介して減算器
１１の他方入力端に供給される。この回路においては次
式が成立する。 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）Ｅ（ｚ）
ビット・Ｄ／Ａ変換器を示している。同図において、Ｘ
（ｚ）はデジタル入力信号、Ｙ（ｚ）はデジタル出力信
号、Ｅ（ｚ）は量子化誤差を表わしている。Ｘ（ｚ）、
Ｙ（ｚ）、Ｅ（ｚ）はそれぞれｚ変換で表わしている。
デジタル入力信号Ｘ（ｚ）は減算器１１の一方入力端に
供給される。この減算器１１の出力は積分回路１２を構
成する加算器１３に入力される。積分回路１２は加算器
１３と１クロック分の遅延時間を有する１クロック遅延
回路１４により構成されている。この積分器１２の出力
は量子化器１５に供給され量子化される。この量子化器
１５の出力信号Ｙ（ｚ）は、Ｄ／Ａ変換器１６に供給さ
れるとともに、１クロック遅延回路１７を介して減算器
１１の他方入力端に供給される。この回路においては次
式が成立する。 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）Ｅ（ｚ）
【０００７】通常、量子化誤差Ｅ（ｚ）は入力信号Ｘ
（ｚ）と無相関であり、周波数特性もフラットであると
考えられる。したがって、このシステムの雑音周波数特
性はシステムのクロック周期をＴとすると
（ｚ）と無相関であり、周波数特性もフラットであると
考えられる。したがって、このシステムの雑音周波数特
性はシステムのクロック周期をＴとすると
【０００８】
【数１】
【０００９】となり、サンプリング周波数ｆs に比べて
信号周波数帯域ｆB を十分低くすれば、雑音は周波数に
比例するため、サンプリング周波数ｆS を２倍にする毎
に信号帯域でのＳ／Ｎは９ｄＢ改善される。
信号周波数帯域ｆB を十分低くすれば、雑音は周波数に
比例するため、サンプリング周波数ｆS を２倍にする毎
に信号帯域でのＳ／Ｎは９ｄＢ改善される。
【００１０】図２０は、ｎ次(n order) Σ−Δ変調器を
示している。このｎ次Σ−Δ変換器は減算器１１と積分
回路１２をｎ段直列接続し、量子化器１５の出力信号を
１クロック遅延回路１６を介して各減算器１１の他方入
力端に供給している。このｎ次Σ−Δ変調器は次式で表
される伝達特性を有している。 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）n Ｅ（ｚ）
示している。このｎ次Σ−Δ変換器は減算器１１と積分
回路１２をｎ段直列接続し、量子化器１５の出力信号を
１クロック遅延回路１６を介して各減算器１１の他方入
力端に供給している。このｎ次Σ−Δ変調器は次式で表
される伝達特性を有している。 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）n Ｅ（ｚ）
【００１１】このｎ次Σ−Δ変調器をＤ／Ａ変換器に使
用する場合、次数をｎとすると、サンプリング周波数ｆ
s を２倍にする毎に信号帯域でのＳ／Ｎは３×（２ｎ＋
１）ｄＢ改善される。
用する場合、次数をｎとすると、サンプリング周波数ｆ
s を２倍にする毎に信号帯域でのＳ／Ｎは３×（２ｎ＋
１）ｄＢ改善される。
【００１２】
【発明が解決しようとする課題】このように、Σ−Δ変
調器を使ったオーバーサンプリング・Ｄ／Ａ変換器は、
サンプリングレートを上げることによって大幅にＳ／Ｎ
を改善することができる。しかし、例えばステレオ信号
を扱う場合は、通常２チャンネル分のＤ／Ａ変換器を内
蔵する必要がある。このため、Σ−Δ変調器も２個必要
となる。したがって、この回路を集積回路化する場合、
多数の回路素子を要し、コストが上昇するものであっ
た。
調器を使ったオーバーサンプリング・Ｄ／Ａ変換器は、
サンプリングレートを上げることによって大幅にＳ／Ｎ
を改善することができる。しかし、例えばステレオ信号
を扱う場合は、通常２チャンネル分のＤ／Ａ変換器を内
蔵する必要がある。このため、Σ−Δ変調器も２個必要
となる。したがって、この回路を集積回路化する場合、
多数の回路素子を要し、コストが上昇するものであっ
た。
【００１３】この発明は上記課題を解決するためになさ
れたものであり、その目的とするところは、入力信号を
分割して取り込むことにより、少ない回路素子により多
チャンネル信号や多ビット信号を処理することができ、
チップの占有面積を削減できるとともにコストを低廉化
し得るデジタルΣ−Δ変調器を提供することである。
れたものであり、その目的とするところは、入力信号を
分割して取り込むことにより、少ない回路素子により多
チャンネル信号や多ビット信号を処理することができ、
チップの占有面積を削減できるとともにコストを低廉化
し得るデジタルΣ−Δ変調器を提供することである。
【００１４】
【課題を解決するための手段】この発明のΣ−Δ変調器
は、それぞれｋビット（ｋは３以上の整数）からなるｎ
チャンネル（ｎは２以上の整数）のデジタル信号から１
チャンネル分のデジタル信号をクロック信号に応じて順
番に入力する入力手段と、この入力手段から入力された
１チャンネル分のデジタル信号から帰還信号を減算する
減算手段と、この減算手段に接続され、減算手段から出
力される信号を複数回積分する積分手段と、この積分手
段から出力される信号を量子化値ｊ（ｊは１＜ｊ＜２K
を満たす整数）に量子化して出力信号を生成する量子化
手段と、この量子化手段から出力される前記出力信号を
ｎクロック分遅延し、前記帰還信号を生成する遅延手段
と、前記量子化手段から出力される信号を前記入力手段
によって入力された順番にｎチャンネルに振り分けて出
力する出力手段とを具備している。
は、それぞれｋビット（ｋは３以上の整数）からなるｎ
チャンネル（ｎは２以上の整数）のデジタル信号から１
チャンネル分のデジタル信号をクロック信号に応じて順
番に入力する入力手段と、この入力手段から入力された
１チャンネル分のデジタル信号から帰還信号を減算する
減算手段と、この減算手段に接続され、減算手段から出
力される信号を複数回積分する積分手段と、この積分手
段から出力される信号を量子化値ｊ（ｊは１＜ｊ＜２K
を満たす整数）に量子化して出力信号を生成する量子化
手段と、この量子化手段から出力される前記出力信号を
ｎクロック分遅延し、前記帰還信号を生成する遅延手段
と、前記量子化手段から出力される信号を前記入力手段
によって入力された順番にｎチャンネルに振り分けて出
力する出力手段とを具備している。
【００１５】また、２チャンネルのデジタル信号を１チ
ャンネル分ずつ順番に入力する入力手段と、この入力手
段に接続され、入力手段から入力された１チャンネル分
のデジタル信号から帰還信号を減算する第１の減算手段
と、この第１の減算手段に接続され、第１の減算手段か
ら出力される信号を遅延する第１の遅延手段と、この第
１の遅延手段に接続され、第１の遅延手段から出力され
る信号に前記帰還信号を加算する加算手段と、この加算
手段に接続され、加算手段から出力される信号を量子化
する量子化手段と、この加算手段と量子化手段に接続さ
れ、加算手段より出力される信号から前記量子化手段よ
り出力される信号を減算する第２の減算手段と、この第
２の減算手段に接続され、第２の減算手段から出力され
る信号を遅延し前記帰還信号を出力する第２の遅延手段
と、前記量子化手段に接続され、量子化手段から出力さ
れる信号を前記入力手段によって入力された順に２チャ
ンネルに振り分けて出力する出力手段とを具備してい
る。
ャンネル分ずつ順番に入力する入力手段と、この入力手
段に接続され、入力手段から入力された１チャンネル分
のデジタル信号から帰還信号を減算する第１の減算手段
と、この第１の減算手段に接続され、第１の減算手段か
ら出力される信号を遅延する第１の遅延手段と、この第
１の遅延手段に接続され、第１の遅延手段から出力され
る信号に前記帰還信号を加算する加算手段と、この加算
手段に接続され、加算手段から出力される信号を量子化
する量子化手段と、この加算手段と量子化手段に接続さ
れ、加算手段より出力される信号から前記量子化手段よ
り出力される信号を減算する第２の減算手段と、この第
２の減算手段に接続され、第２の減算手段から出力され
る信号を遅延し前記帰還信号を出力する第２の遅延手段
と、前記量子化手段に接続され、量子化手段から出力さ
れる信号を前記入力手段によって入力された順に２チャ
ンネルに振り分けて出力する出力手段とを具備してい
る。
【００１６】さらに、この発明のΣ−Δ変調器は、ｎビ
ット（ｎは２以上の整数）のデジタル信号をｉ個（ｉは
２以上の整数で、ｉ＜ｎ）に分割し、この分割されたデ
ジタル信号をＬＳＢ側から順番に入力する入力手段と、
この入力手段に接続され、入力手段から入力されたデジ
タル信号から帰還信号を減算するとともに、キャリー信
号を次の演算まで保持する保持手段を有した減算手段
と、この減算手段に接続され、減算手段から出力される
信号をｉ回積分する積分手段と、この積分手段に接続さ
れ、積分手段から出力される信号を量子化し出力信号を
生成する量子化手段と、この量子化手段に接続され、量
子化手段から出力される前記出力信号をｉクロック分遅
延し、前記帰還信号を生成する遅延手段と、前記量子化
手段に接続され、量子化手段から出力される前記出力信
号を出力する出力手段とを具備している。
ット（ｎは２以上の整数）のデジタル信号をｉ個（ｉは
２以上の整数で、ｉ＜ｎ）に分割し、この分割されたデ
ジタル信号をＬＳＢ側から順番に入力する入力手段と、
この入力手段に接続され、入力手段から入力されたデジ
タル信号から帰還信号を減算するとともに、キャリー信
号を次の演算まで保持する保持手段を有した減算手段
と、この減算手段に接続され、減算手段から出力される
信号をｉ回積分する積分手段と、この積分手段に接続さ
れ、積分手段から出力される信号を量子化し出力信号を
生成する量子化手段と、この量子化手段に接続され、量
子化手段から出力される前記出力信号をｉクロック分遅
延し、前記帰還信号を生成する遅延手段と、前記量子化
手段に接続され、量子化手段から出力される前記出力信
号を出力する出力手段とを具備している。
【００１７】また、入力手段は、複数に分割された複数
チャネルのデジタル信号が入力される複数の入力端を有
し、前記出力手段は前記量子化手段から出力される前記
出力信号を前記入力手段によって入力された順番に複数
チャンネルに振り分けて出力する複数の出力端を具備し
ている。
チャネルのデジタル信号が入力される複数の入力端を有
し、前記出力手段は前記量子化手段から出力される前記
出力信号を前記入力手段によって入力された順番に複数
チャンネルに振り分けて出力する複数の出力端を具備し
ている。
【００１８】
【作用】すなわち、この発明において、入力手段はそれ
ぞれｋビットからなる２チャンネル以上のデジタル信号
から１チャンネル分のデジタル信号をクロック信号に応
じて順番に入力する。減算手段は入力手段から入力され
た１チャンネル分のデジタル信号から帰還信号を減算す
る。積分手段は減算手段から出力される信号を複数回積
分する。量子化手段は積分手段から出力される信号を量
子化値ｊに量子化して出力信号を生成する。遅延手段は
量子化手段から出力される出力信号をｎクロック分遅延
し、前記帰還信号を生成する。出力手段は量子化手段か
ら出力される信号を入力手段によって入力された順番に
ｎチャンネルに振り分けて出力する。したがって、１個
のΣ−Δ変調器により、複数チャンネルのデジタル信号
を処理できるため、回路素子を削減できる。
ぞれｋビットからなる２チャンネル以上のデジタル信号
から１チャンネル分のデジタル信号をクロック信号に応
じて順番に入力する。減算手段は入力手段から入力され
た１チャンネル分のデジタル信号から帰還信号を減算す
る。積分手段は減算手段から出力される信号を複数回積
分する。量子化手段は積分手段から出力される信号を量
子化値ｊに量子化して出力信号を生成する。遅延手段は
量子化手段から出力される出力信号をｎクロック分遅延
し、前記帰還信号を生成する。出力手段は量子化手段か
ら出力される信号を入力手段によって入力された順番に
ｎチャンネルに振り分けて出力する。したがって、１個
のΣ−Δ変調器により、複数チャンネルのデジタル信号
を処理できるため、回路素子を削減できる。
【００１９】また、入力手段はｉ個に分割されたｎビッ
トのデジタル信号をＬＳＢ側から順番に入力する。減算
手段は入力手段から入力されたデジタル信号から帰還信
号を減算する。この際発生したキャリー信号は保持手段
により、次の演算まで保持される。積分手段は減算手段
から出力される信号をｉ回積分する。量子化手段は積分
手段から出力される信号を量子化し出力信号を生成す
る。遅延手段は量子化手段から出力される出力信号をｉ
クロック分遅延し帰還信号を生成する。出力手段は量子
化手段から出力される出力信号を出力する。したがっ
て、少ない回路素子によって多ビットのデジタル信号を
処理できる。
トのデジタル信号をＬＳＢ側から順番に入力する。減算
手段は入力手段から入力されたデジタル信号から帰還信
号を減算する。この際発生したキャリー信号は保持手段
により、次の演算まで保持される。積分手段は減算手段
から出力される信号をｉ回積分する。量子化手段は積分
手段から出力される信号を量子化し出力信号を生成す
る。遅延手段は量子化手段から出力される出力信号をｉ
クロック分遅延し帰還信号を生成する。出力手段は量子
化手段から出力される出力信号を出力する。したがっ
て、少ない回路素子によって多ビットのデジタル信号を
処理できる。
【００２０】しかも、入力手段によりそれぞれ複数ビッ
トに分割された多チャンネル信号を順次入力し、この入
力した信号を処理した後、各チャンネル毎に順に出力す
ることにより、少ない回路素子によって多ビット多チャ
ンネルのデジタル信号を処理できる。
トに分割された多チャンネル信号を順次入力し、この入
力した信号を処理した後、各チャンネル毎に順に出力す
ることにより、少ない回路素子によって多ビット多チャ
ンネルのデジタル信号を処理できる。
【００２１】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
照して説明する。
【００２２】図１は、１次デジタルΣ−Δ変調器をｎチ
ャンネル化したものである。mod.nのカウンタ２１はク
ロック信号ＣＫをカウントする。このカウンタ２１の出
力端はマルチプレクサ２２に接続されている。このマル
チプレクサ２２は、入力端２２1 〜２２n を有し、前記
カウンタ２１から出力される出力信号に応じて、入力端
２２1 〜２２n に供給される複数ビットのデジタル入力
信号Ｄ１〜Ｄｎを順次入力する。マルチプレクサ２２の
出力端は減算器２３の一方入力端に接続されている。こ
の減算器２３の他方入力端にはｎクロック分の遅延時間
を有するｎクロック遅延素子（ｚ-n）２４の出力端が接
続されている。この減算器２３の出力端は加算器２５の
一方入力端に接続されている。この加算器２５の他方入
力端にはｎクロック遅延素子２６の出力端が接続されて
いる。この加算器２５の出力端は前記ｎクロック遅延素
子２６の入力端に接続されている。この加算器２５とｎ
クロック遅延素子２６は減算器２３の出力を積分する積
分器２９を構成している。さらに、前記加算器２５の出
力端は量子化器（Ｑ）２７の入力端に接続されている。
この量子化器２７は、加算器２５から出力される積分さ
れた信号を量子化値ｊに量子化する。ここで、ｊは１＜
ｊ＜２K を満たす整数である。この量子化器２７の出力
端は前記ｎクロック遅延素子２４の入力端に接続される
とともに、デマルチプレクサ２８の入力端に接続されて
いる。このデマルチプレクサ２８は出力端２８1 〜２８
n を有し、前記カウンタ２１の出力信号に応じて、量子
化器２７の出力信号を出力端２８1 〜２８n から順次出
力する。
ャンネル化したものである。mod.nのカウンタ２１はク
ロック信号ＣＫをカウントする。このカウンタ２１の出
力端はマルチプレクサ２２に接続されている。このマル
チプレクサ２２は、入力端２２1 〜２２n を有し、前記
カウンタ２１から出力される出力信号に応じて、入力端
２２1 〜２２n に供給される複数ビットのデジタル入力
信号Ｄ１〜Ｄｎを順次入力する。マルチプレクサ２２の
出力端は減算器２３の一方入力端に接続されている。こ
の減算器２３の他方入力端にはｎクロック分の遅延時間
を有するｎクロック遅延素子（ｚ-n）２４の出力端が接
続されている。この減算器２３の出力端は加算器２５の
一方入力端に接続されている。この加算器２５の他方入
力端にはｎクロック遅延素子２６の出力端が接続されて
いる。この加算器２５の出力端は前記ｎクロック遅延素
子２６の入力端に接続されている。この加算器２５とｎ
クロック遅延素子２６は減算器２３の出力を積分する積
分器２９を構成している。さらに、前記加算器２５の出
力端は量子化器（Ｑ）２７の入力端に接続されている。
この量子化器２７は、加算器２５から出力される積分さ
れた信号を量子化値ｊに量子化する。ここで、ｊは１＜
ｊ＜２K を満たす整数である。この量子化器２７の出力
端は前記ｎクロック遅延素子２４の入力端に接続される
とともに、デマルチプレクサ２８の入力端に接続されて
いる。このデマルチプレクサ２８は出力端２８1 〜２８
n を有し、前記カウンタ２１の出力信号に応じて、量子
化器２７の出力信号を出力端２８1 〜２８n から順次出
力する。
【００２３】図２は、前記ｎクロック遅延素子２４、２
６の構成を示すものである。このｎクロック遅延素子
は、例えばＤタイプフリップフロップ回路によって構成
された１クロック遅延回路ｚ-1がｎ個直列接続され、ク
ロック信号ＣＫに応じて入力信号をｎクロック分遅延す
る。図２は、ｎクロック遅延素子２４、２６の１ビット
分の構成を示すものであり、実際にはこれがデジタル入
力信号のビット数に応じて並列接続される。
６の構成を示すものである。このｎクロック遅延素子
は、例えばＤタイプフリップフロップ回路によって構成
された１クロック遅延回路ｚ-1がｎ個直列接続され、ク
ロック信号ＣＫに応じて入力信号をｎクロック分遅延す
る。図２は、ｎクロック遅延素子２４、２６の１ビット
分の構成を示すものであり、実際にはこれがデジタル入
力信号のビット数に応じて並列接続される。
【００２４】図３は、前記加算器２５の構成を示すもの
である。この加算器はデジタル入力信号のビット数に応
じて、全加算器３０が直列接続されている。この全加算
器３０は、例えば図４に示すように、ナンド回路３０
ａ、排他的ノア回路３０ｂ、排他的オア回路３０ｃによ
って構成されている。前記減算器２３も加算器２５と同
様の構成であり、減算するための入力信号は２の補数に
変換されている。減算器２３を構成する全加算器の数
は、少なくとも入力信号のビット数とされている。上記
構成において、図５を参照して動作について説明する。
である。この加算器はデジタル入力信号のビット数に応
じて、全加算器３０が直列接続されている。この全加算
器３０は、例えば図４に示すように、ナンド回路３０
ａ、排他的ノア回路３０ｂ、排他的オア回路３０ｃによ
って構成されている。前記減算器２３も加算器２５と同
様の構成であり、減算するための入力信号は２の補数に
変換されている。減算器２３を構成する全加算器の数
は、少なくとも入力信号のビット数とされている。上記
構成において、図５を参照して動作について説明する。
【００２５】マルチプレクサ２２は、カウンタ２１から
出力される出力信号に応じて、入力端２２1 〜２２n に
供給されるデジタル入力信号Ｄ１〜Ｄｎを順次入力す
る。このカウンタ２１は入力信号Ｄｎを入力すると、再
び入力信号Ｄ１を入力する。この動作がカウンタ２１の
出力信号に応じて繰返される。
出力される出力信号に応じて、入力端２２1 〜２２n に
供給されるデジタル入力信号Ｄ１〜Ｄｎを順次入力す
る。このカウンタ２１は入力信号Ｄｎを入力すると、再
び入力信号Ｄ１を入力する。この動作がカウンタ２１の
出力信号に応じて繰返される。
【００２６】デマルチプレクサ２８は、前記カウンタ２
１の出力に応じて、マルチプレクサ２２と同期して動作
する。すなわち、マルチプレクサ２２が入力端２２ｉか
ら信号ｉを入力している時、デマルチプレクサ２８も出
力端２８ｉから信号ｉを出力する。ここで、ｉは１≦ｉ
≦ｎを満たす整数である。
１の出力に応じて、マルチプレクサ２２と同期して動作
する。すなわち、マルチプレクサ２２が入力端２２ｉか
ら信号ｉを入力している時、デマルチプレクサ２８も出
力端２８ｉから信号ｉを出力する。ここで、ｉは１≦ｉ
≦ｎを満たす整数である。
【００２７】この時、ｎクロック遅延素子２４の出力
は、１周期、すなわち、ｎクロック前の信号ｉについて
の量子化信号となっている。さらに、ｎクロック遅延素
子２６と加算器２５とによって構成される積分器２９の
出力信号（ｘ´）も１周期前の信号ｉまでの積分結果と
なっている。したがって、このΣ−Δ変調器から出力さ
れる信号は、従来の１チャンネルΣ−Δ変調器にｎクロ
ック毎の周期で信号ｉを入力し処理した信号と全く同じ
である。
は、１周期、すなわち、ｎクロック前の信号ｉについて
の量子化信号となっている。さらに、ｎクロック遅延素
子２６と加算器２５とによって構成される積分器２９の
出力信号（ｘ´）も１周期前の信号ｉまでの積分結果と
なっている。したがって、このΣ−Δ変調器から出力さ
れる信号は、従来の１チャンネルΣ−Δ変調器にｎクロ
ック毎の周期で信号ｉを入力し処理した信号と全く同じ
である。
【００２８】従来の１チャンネルのΣ−Δ変調器は１ク
ロック周期で各チャンネルの信号を処理できる。しか
し、本発明のｎチャンネルΣ−Δ変調器は、図５に示す
ように、ｎクロック周期でしか各チャンネルの信号を処
理できない。しかし、近時、ＬＳＩ技術は驚異的に進歩
し、その動作スピードは非常に早くなっている。したが
って、システムクロックをｎ倍とすることにより、従来
と全く同じスピードで処理でき、ｎの値が極端に大きく
ならなければ、動作スピードは殆ど問題にならない。図
６は、この発明の第２の実施例を示すものであり、この
発明をｍ次の
ロック周期で各チャンネルの信号を処理できる。しか
し、本発明のｎチャンネルΣ−Δ変調器は、図５に示す
ように、ｎクロック周期でしか各チャンネルの信号を処
理できない。しかし、近時、ＬＳＩ技術は驚異的に進歩
し、その動作スピードは非常に早くなっている。したが
って、システムクロックをｎ倍とすることにより、従来
と全く同じスピードで処理でき、ｎの値が極端に大きく
ならなければ、動作スピードは殆ど問題にならない。図
６は、この発明の第２の実施例を示すものであり、この
発明をｍ次の
【００２９】Σ−Δ変調器に適用した例を示すものであ
る。ここで、ｍは２以上の整数である。この実施例は積
分器２９をｍ個直列接続した以外図１と同一構成であ
る。したがって、図１と同一部分には同一符号を付す。
図６において、ｎクロック遅延素子（ｚ-n）２４と各減
算器２３の相互間には、回路動作の安定性を高めるた
め、乗算器３１がそれぞれ接続されている。これら乗算
器３１には係数ａ１，ａ２〜ａｍが設定されている。さ
らに、前記マルチプレクサ２２と減算器２３の相互間に
加算器５０を接続し、この加算器５０と前記積分器２９
の各出力端の相互間に、係数ｂ１，ｂ２〜ｂｍが設定さ
れた乗算器５１をそれぞれ接続してもよい。この構成に
よれば、回路動作の安定性をさらに高めることができ
る。この実施例の場合も、１次の場合と全く同様にｎク
ロック周期でｎチャンネルの信号を処理することができ
る。次に、この発明によりどの程度素子数を削減できる
かを具体的に説明する。図７は、この発明を用いた２チ
ャンネルΣ−Δ変調器の一例を示すものであり、例えば
ステレオ信号を処理するための回路を示すものである。
る。ここで、ｍは２以上の整数である。この実施例は積
分器２９をｍ個直列接続した以外図１と同一構成であ
る。したがって、図１と同一部分には同一符号を付す。
図６において、ｎクロック遅延素子（ｚ-n）２４と各減
算器２３の相互間には、回路動作の安定性を高めるた
め、乗算器３１がそれぞれ接続されている。これら乗算
器３１には係数ａ１，ａ２〜ａｍが設定されている。さ
らに、前記マルチプレクサ２２と減算器２３の相互間に
加算器５０を接続し、この加算器５０と前記積分器２９
の各出力端の相互間に、係数ｂ１，ｂ２〜ｂｍが設定さ
れた乗算器５１をそれぞれ接続してもよい。この構成に
よれば、回路動作の安定性をさらに高めることができ
る。この実施例の場合も、１次の場合と全く同様にｎク
ロック周期でｎチャンネルの信号を処理することができ
る。次に、この発明によりどの程度素子数を削減できる
かを具体的に説明する。図７は、この発明を用いた２チ
ャンネルΣ−Δ変調器の一例を示すものであり、例えば
ステレオ信号を処理するための回路を示すものである。
【００３０】ステレオ入力信号Ｒ、Ｌはともに１６ビッ
トのデジタル信号であり、このデジタル信号は、カウン
タ２１によって制御されるマルチプレクサ２２によって
順次入力される。このマルチプレクサ２２は減算器２３
ａに接続されている。この減算器２３ａは２２ビット構
成である。この減算器２３ａは２クロック遅延素子（ｚ
-2）２６ａに接続されている。この２クロック遅延素子
２６ａは直列接続された２個のＤタイプフリップフロッ
プ回路が２２ビット分並列接続されている。この２クロ
ック遅延素子２６ａは加算器２５に接続されている。こ
の加算器２５は２３ビット構成とされている。この加算
器２５と量子化器２７の相互間には信号のビット数を制
限するリミッタ４０が設けられている。デマルチプレク
サ２８は２個の１ビットＤタイプフリップフロップ回路
によって構成され、これらＤタイプフリップフロップ回
路はカウンタ２１の出力によって制御される。前記量子
化器２７の入力端と出力端の相互間には減算器２３ｂが
接続されている。減算器２３ｂは２２ビット構成であ
る。この減算器２３ｂの出力端は２クロック遅延素子
（ｚ-2）２６ｂに接続されている。この２クロック遅延
素子２６ｂは前記遅延素子２３ａと同一構成である。こ
の２クロック遅延素子２６ｂと前記加算器２５の相互間
には乗算回路４１が接続されている。この乗算回路４１
は２クロック遅延素子２６ｂから出力される出力信号を
１ビットシフトして２倍する。
トのデジタル信号であり、このデジタル信号は、カウン
タ２１によって制御されるマルチプレクサ２２によって
順次入力される。このマルチプレクサ２２は減算器２３
ａに接続されている。この減算器２３ａは２２ビット構
成である。この減算器２３ａは２クロック遅延素子（ｚ
-2）２６ａに接続されている。この２クロック遅延素子
２６ａは直列接続された２個のＤタイプフリップフロッ
プ回路が２２ビット分並列接続されている。この２クロ
ック遅延素子２６ａは加算器２５に接続されている。こ
の加算器２５は２３ビット構成とされている。この加算
器２５と量子化器２７の相互間には信号のビット数を制
限するリミッタ４０が設けられている。デマルチプレク
サ２８は２個の１ビットＤタイプフリップフロップ回路
によって構成され、これらＤタイプフリップフロップ回
路はカウンタ２１の出力によって制御される。前記量子
化器２７の入力端と出力端の相互間には減算器２３ｂが
接続されている。減算器２３ｂは２２ビット構成であ
る。この減算器２３ｂの出力端は２クロック遅延素子
（ｚ-2）２６ｂに接続されている。この２クロック遅延
素子２６ｂは前記遅延素子２３ａと同一構成である。こ
の２クロック遅延素子２６ｂと前記加算器２５の相互間
には乗算回路４１が接続されている。この乗算回路４１
は２クロック遅延素子２６ｂから出力される出力信号を
１ビットシフトして２倍する。
【００３１】図７に示す２チャンネルΣ−Δ変調器は、
図６に示す回路をｍ＝２、ｎ＝２として図８に示す２チ
ャンネルΣ−Δ変調器に変形し、この図８に示す回路を
図９乃至図１２に示すように順次変形したものである。
図８乃至図１２において、図６、図７と同一部分には同
一符号を付す。図８乃至図１２において、図７に示すカ
ウンタ２１は省略している。このように変形することに
より、少ない回路素子により、２チャンネルΣ−Δ変調
器を構成できる。図８乃至図１２に示す回路は次式で表
される。 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）2 Ｅ（ｚ） 図６、図１２に示す回路は次式で表される。 Ｙ（ｚ）＝Ｘ（ｚ）（ｚ-1）＋（１−ｚ-1）2 Ｅ（ｚ）
図６に示す回路をｍ＝２、ｎ＝２として図８に示す２チ
ャンネルΣ−Δ変調器に変形し、この図８に示す回路を
図９乃至図１２に示すように順次変形したものである。
図８乃至図１２において、図６、図７と同一部分には同
一符号を付す。図８乃至図１２において、図７に示すカ
ウンタ２１は省略している。このように変形することに
より、少ない回路素子により、２チャンネルΣ−Δ変調
器を構成できる。図８乃至図１２に示す回路は次式で表
される。 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）2 Ｅ（ｚ） 図６、図１２に示す回路は次式で表される。 Ｙ（ｚ）＝Ｘ（ｚ）（ｚ-1）＋（１−ｚ-1）2 Ｅ（ｚ）
【００３２】図６に示す回路において、サンプリング周
波数ｆｓ＝４４．１ｋＨｚのデジタル信号を１９２オー
バーサンプリングでΣ−Δ変調した場合、クロック信号
ＣＫは３８４ｆｓ＝１６．９ＭＨｚ、１／２クロック信
号は
波数ｆｓ＝４４．１ｋＨｚのデジタル信号を１９２オー
バーサンプリングでΣ−Δ変調した場合、クロック信号
ＣＫは３８４ｆｓ＝１６．９ＭＨｚ、１／２クロック信
号は
【００３３】８．４５ＭＨｚとなる。この周波数は、今
日のＣＭＯＳ・ＬＳＩであれば十分動作する。このシグ
マデルタ変調器を用いることにより、Ｓ／Ｎが１００ｄ
Ｂ以上の高性能１ビットＤ／Ａ変換器を構成することが
できる。
日のＣＭＯＳ・ＬＳＩであれば十分動作する。このシグ
マデルタ変調器を用いることにより、Ｓ／Ｎが１００ｄ
Ｂ以上の高性能１ビットＤ／Ａ変換器を構成することが
できる。
【００３４】図１３は、図７で用いるＤタイプフリップ
フロップ回路の具体例を示すものである。図１３（ａ）
に示すように、このＤタイプフリップフロップ回路４２
は、２個のクロックド・インバータ４３を直列接続した
ダイナミック型である。クロックド・インバータ４３は
図１３（ｂ）に示すように、４個のＭＯＳトランジスタ
によって構成されている。したがって、２個のクロック
ト・インバータを構成するためには、８個のＭＯＳトラ
ンジスタが必要である。
フロップ回路の具体例を示すものである。図１３（ａ）
に示すように、このＤタイプフリップフロップ回路４２
は、２個のクロックド・インバータ４３を直列接続した
ダイナミック型である。クロックド・インバータ４３は
図１３（ｂ）に示すように、４個のＭＯＳトランジスタ
によって構成されている。したがって、２個のクロック
ト・インバータを構成するためには、８個のＭＯＳトラ
ンジスタが必要である。
【００３５】減算器２３ａ、２３ｂ、加算器２５は、図
３、図４に示す構成であり、ナンド回路３０ａは４個の
ＭＯＳトランジスタによって構成され、排他的ノア回路
３０ｂ、排他的オア回路３０ｃはそれぞれ１０個のＭＯ
Ｓトランジスタによって構成されている。したがって、
１ビットの全加算器は２４個のＭＯＳトランジスタが必
要である。また、マルチプレクサ２２、デマルチプレク
サ２８は１ビット当り８個のＭＯＳトランジスタが必要
となり、１個のＤタイプフリップフロップ回路によって
構成されたカウンタ２１は８個のＭＯＳトランジスタが
必要となる。さらに、乗算回路４１はビットシフトのみ
であるため、ＭＯＳトランジスタは不要であり、リミッ
タ４０は入力ビット数に対して出力ビット数を配線によ
って削減するため、ＭＯＳトランジスタは不要である。
以上より、図７に示す２チャンネルΣ−Δ変調器を構成
する素子数は、次のようになる。 （８×１６）＋（２４×２２）＋（８×２×２２）＋
（２４×２３）＋（２４×２２）＋（８×２×２２）＋
（８×２）＋８＝２４６４ これに対して、１チャンネルΣ−Δ変調器を２個用いて
２チャンネル分を構成するために必要な素子数は次のよ
うになる。 （２４×２２＋８×２２＋２４×２３＋２４×２２＋８
×２２）×２＝３９２０２４６４／３９２０＝０．６２
８
３、図４に示す構成であり、ナンド回路３０ａは４個の
ＭＯＳトランジスタによって構成され、排他的ノア回路
３０ｂ、排他的オア回路３０ｃはそれぞれ１０個のＭＯ
Ｓトランジスタによって構成されている。したがって、
１ビットの全加算器は２４個のＭＯＳトランジスタが必
要である。また、マルチプレクサ２２、デマルチプレク
サ２８は１ビット当り８個のＭＯＳトランジスタが必要
となり、１個のＤタイプフリップフロップ回路によって
構成されたカウンタ２１は８個のＭＯＳトランジスタが
必要となる。さらに、乗算回路４１はビットシフトのみ
であるため、ＭＯＳトランジスタは不要であり、リミッ
タ４０は入力ビット数に対して出力ビット数を配線によ
って削減するため、ＭＯＳトランジスタは不要である。
以上より、図７に示す２チャンネルΣ−Δ変調器を構成
する素子数は、次のようになる。 （８×１６）＋（２４×２２）＋（８×２×２２）＋
（２４×２３）＋（２４×２２）＋（８×２×２２）＋
（８×２）＋８＝２４６４ これに対して、１チャンネルΣ−Δ変調器を２個用いて
２チャンネル分を構成するために必要な素子数は次のよ
うになる。 （２４×２２＋８×２２＋２４×２３＋２４×２２＋８
×２２）×２＝３９２０２４６４／３９２０＝０．６２
８
【００３６】この１チャンネルΣ−Δ変調器は、図７に
示すカウンタ２１、マルチプレクサ２２、デマルチプレ
クサ２８を除き、２クロック遅延回路を１クロック遅延
回路としたものである。
示すカウンタ２１、マルチプレクサ２２、デマルチプレ
クサ２８を除き、２クロック遅延回路を１クロック遅延
回路としたものである。
【００３７】このように、この発明を適用した２チャン
ネルΣ−Δ変調器の素子数は、１チャンネルΣ−Δ変調
器を２個使用した場合の６０％程度となることが分る。
この素子数の削減率は、多チャンネルになるほど顕著と
なる。
ネルΣ−Δ変調器の素子数は、１チャンネルΣ−Δ変調
器を２個使用した場合の６０％程度となることが分る。
この素子数の削減率は、多チャンネルになるほど顕著と
なる。
【００３８】図１４は、この発明の第３の実施例を示す
ものである。この実施例は、１チャンネルのｍ次デジタ
ルΣ−Δ変調器を示すものである。このΣ−Δ変調器に
供給されるｎビット（ｎは２以上の整数）の入力信号
は、ｉ個（ｉは２以上の整数であり、ｉ＜ｎ）に分割さ
れる。例えばｎ＝３２ビット、ｉ＝４の場合、この分割
された入力信号Ｄ1 〜Ｄi は、それぞれ８ビットとな
る。
ものである。この実施例は、１チャンネルのｍ次デジタ
ルΣ−Δ変調器を示すものである。このΣ−Δ変調器に
供給されるｎビット（ｎは２以上の整数）の入力信号
は、ｉ個（ｉは２以上の整数であり、ｉ＜ｎ）に分割さ
れる。例えばｎ＝３２ビット、ｉ＝４の場合、この分割
された入力信号Ｄ1 〜Ｄi は、それぞれ８ビットとな
る。
【００３９】mod.n のカウンタ６１はクロック信号ＣＫ
をカウントする。このカウンタ６１にはカウンタ６１の
出力信号をデコードするデコーダ７０が接続されてい
る。このカウンタ６１の出力端はマルチプレクサ６２に
接続されている。このマルチプレクサ６２は、入力端６
２1 〜６２i を有している。これら入力端６２1 〜６２
i には、前記ｉ個に分割された複数ビットの入力信号Ｄ
1 〜Ｄi がそれぞれ入力される。このマルチプレクサ６
２は前記カウンタ６１から出力される出力信号に応じ
て、入力端６２1 〜６２i 供給された入力信号Ｄ1 〜Ｄ
i をＬＳＢ側（Ｄ１）からＭＳＢ側（Ｄｉ）に順次入力
する。
をカウントする。このカウンタ６１にはカウンタ６１の
出力信号をデコードするデコーダ７０が接続されてい
る。このカウンタ６１の出力端はマルチプレクサ６２に
接続されている。このマルチプレクサ６２は、入力端６
２1 〜６２i を有している。これら入力端６２1 〜６２
i には、前記ｉ個に分割された複数ビットの入力信号Ｄ
1 〜Ｄi がそれぞれ入力される。このマルチプレクサ６
２は前記カウンタ６１から出力される出力信号に応じ
て、入力端６２1 〜６２i 供給された入力信号Ｄ1 〜Ｄ
i をＬＳＢ側（Ｄ１）からＭＳＢ側（Ｄｉ）に順次入力
する。
【００４０】前記マルチプレクサ６２の出力端にはｍ個
の減算器６３と、ｍ個の積分器６９が交互に直列接続さ
れている。１番目の減算器６３の一方入力端は前記マル
チプレクサ６２の出力端が接続され、前記２番目以降の
各減算器６３の一方入力端は前段の積分器６９の出力端
が接続されている。各減算器６３の他方入力端には、ク
ロック信号に応じて、入力信号をｉクロック分遅延する
ｉクロック遅延素子（ｚ-i）６４の出力端が接続されて
いる。前記各積分器６９は加算器６５とｉクロック遅延
素子６６とで構成されている。各加算器６５の一方入力
端は前段の減算器６３の出力端に接続され、各出力端は
各ｉクロック遅延素子６６の入力端に接続されている。
各ｉクロック遅延素子６６の出力端は各加算器６５の他
方入力端に接続されている。前記各減算器６３および各
加算器６５には前記デコーダ ７０の出力信号が供給さ
れている。
の減算器６３と、ｍ個の積分器６９が交互に直列接続さ
れている。１番目の減算器６３の一方入力端は前記マル
チプレクサ６２の出力端が接続され、前記２番目以降の
各減算器６３の一方入力端は前段の積分器６９の出力端
が接続されている。各減算器６３の他方入力端には、ク
ロック信号に応じて、入力信号をｉクロック分遅延する
ｉクロック遅延素子（ｚ-i）６４の出力端が接続されて
いる。前記各積分器６９は加算器６５とｉクロック遅延
素子６６とで構成されている。各加算器６５の一方入力
端は前段の減算器６３の出力端に接続され、各出力端は
各ｉクロック遅延素子６６の入力端に接続されている。
各ｉクロック遅延素子６６の出力端は各加算器６５の他
方入力端に接続されている。前記各減算器６３および各
加算器６５には前記デコーダ ７０の出力信号が供給さ
れている。
【００４１】ｍ番目の加算器６５の出力端は量子化器
（Ｑ）６７の入力端に接続されている。この量子化器６
７は、加算器６５から出力される積分された信号を量子
化値ｊに量子化する。ここで、ｊは１＜ｊ＜２K を満た
す整数である。この量子化器６７の出力端は前記ｎクロ
ック遅延素子６４の入力端に接続されるとともに、スイ
ッチ６８の入力端に接続されている。このスイッチ６８
は前記デコーダ７０の出力信号に応じて、量子化器６７
から出力される信号を出力する。
（Ｑ）６７の入力端に接続されている。この量子化器６
７は、加算器６５から出力される積分された信号を量子
化値ｊに量子化する。ここで、ｊは１＜ｊ＜２K を満た
す整数である。この量子化器６７の出力端は前記ｎクロ
ック遅延素子６４の入力端に接続されるとともに、スイ
ッチ６８の入力端に接続されている。このスイッチ６８
は前記デコーダ７０の出力信号に応じて、量子化器６７
から出力される信号を出力する。
【００４２】図１５は、前記加算器６５の構成を示すも
のである。この加算器６５は図３に示す加算器とほぼ同
様の構成であり、図３と同一部分には同一符号を付す。
この加算器６５は少なくともｎ／ｉ個の全加算器３０が
直列接続されている。最上段の全加算器３０のキャリー
出力端／Ｃo には１クロック遅延素子（Ｚ-1）７１の入
力端が接続され、この１クロック遅延素子７１の出力端
はスイッチ７２の一方入力端７２1 に接続されている。
このスイッチ７２の他方入力端７２2 にはハイレベル信
号Ｈが供給され、出力端７２3 は最下段の全加算器３０
のキャリー入力端／Ｃi に接続されている。このスイッ
チ７２は前記デコーダ７０の出力信号によって制御され
る。すなわち、このスイッチ７２はｉ個に分割された入
力信号のうちＬＳＢを含む入力信号を演算する場合の
み、出力端７２3 が他方入力端７２2 に接続され、その
他の入力信号を演算する場合、出力端７２3 が一方入力
端７２1 に接続される。したがって、ＬＳＢを含む入力
信号を演算する場合、最下段の全加算器３０のキャリー
入力端／Ｃi にはハイレベル信号が供給され、その他の
入力信号を演算する場合、１つ前の演算において１クロ
ック遅延素子７１に保持された信号が最下段の全加算器
３０のキャリー入力端／Ｃi に供給される。
のである。この加算器６５は図３に示す加算器とほぼ同
様の構成であり、図３と同一部分には同一符号を付す。
この加算器６５は少なくともｎ／ｉ個の全加算器３０が
直列接続されている。最上段の全加算器３０のキャリー
出力端／Ｃo には１クロック遅延素子（Ｚ-1）７１の入
力端が接続され、この１クロック遅延素子７１の出力端
はスイッチ７２の一方入力端７２1 に接続されている。
このスイッチ７２の他方入力端７２2 にはハイレベル信
号Ｈが供給され、出力端７２3 は最下段の全加算器３０
のキャリー入力端／Ｃi に接続されている。このスイッ
チ７２は前記デコーダ７０の出力信号によって制御され
る。すなわち、このスイッチ７２はｉ個に分割された入
力信号のうちＬＳＢを含む入力信号を演算する場合の
み、出力端７２3 が他方入力端７２2 に接続され、その
他の入力信号を演算する場合、出力端７２3 が一方入力
端７２1 に接続される。したがって、ＬＳＢを含む入力
信号を演算する場合、最下段の全加算器３０のキャリー
入力端／Ｃi にはハイレベル信号が供給され、その他の
入力信号を演算する場合、１つ前の演算において１クロ
ック遅延素子７１に保持された信号が最下段の全加算器
３０のキャリー入力端／Ｃi に供給される。
【００４３】前記全加算器３０は、図４に示す回路と同
一である。また、前記減算器６３も加算器６５と同一の
構成であり、減算するための入力信号は２の補数に変換
されている。さらに、ｉクロック遅延素子６４、６６は
ｉ個のＤタイプフリップフロップ回路によって構成さ
れ、１クロック遅延素子７１は１個のＤタイプフリップ
フロップ回路によって構成されている。ｉクロック遅延
素子６４、６６は、それぞれ演算ビット数に応じて並列
接続される。
一である。また、前記減算器６３も加算器６５と同一の
構成であり、減算するための入力信号は２の補数に変換
されている。さらに、ｉクロック遅延素子６４、６６は
ｉ個のＤタイプフリップフロップ回路によって構成さ
れ、１クロック遅延素子７１は１個のＤタイプフリップ
フロップ回路によって構成されている。ｉクロック遅延
素子６４、６６は、それぞれ演算ビット数に応じて並列
接続される。
【００４４】図１６は、３６ビットの入力信号を処理す
る従来のΣ−Δ変調器を示すものである。減算器８１は
３６ビット構成、加算器８３は３７ビット構成、減算器
８６は３６ビット構成、１クロック遅延素子８２、８７
は３６ビット構成である。加算器８３、減算器８１、８
６はキャリー信号を保持する１クロック遅延素子を有し
ていない。前記加算器８３と量子化器８５の間にはリミ
ッタ８４が設けられている。１クロック遅延素子８７と
加算器８３の間には、乗算回路８８が接続されている。
この乗算回路８８は１クロック遅延素子８７の出力信号
を１ビットシフトして２倍する。
る従来のΣ−Δ変調器を示すものである。減算器８１は
３６ビット構成、加算器８３は３７ビット構成、減算器
８６は３６ビット構成、１クロック遅延素子８２、８７
は３６ビット構成である。加算器８３、減算器８１、８
６はキャリー信号を保持する１クロック遅延素子を有し
ていない。前記加算器８３と量子化器８５の間にはリミ
ッタ８４が設けられている。１クロック遅延素子８７と
加算器８３の間には、乗算回路８８が接続されている。
この乗算回路８８は１クロック遅延素子８７の出力信号
を１ビットシフトして２倍する。
【００４５】図１７は、図１６に示す回路と全く同一の
機能を有するこの発明の第４の実施例を示すものであ
り、図１４に示す回路を変形したΣ−Δ変調器である。
図１７おいて、図１４と同一部分には同一符号を付す。
この実施例において、３６ビットの入力信号は1/2 に分
割されている。マルチプレクサ６２の入力端６２1 には
上位１６ビットの入力信号が供給され、入力端６２2 に
は下位１６ビットの入力信号が供給される。２つの減算
器６３はそれぞれ２２ビット構成、加算器６５は２３ビ
ット構成、２クロック遅延素子８９、９０はそれぞれ２
２ビット構成である。加算器６５と量子化器６７の間に
はリミッタ９１が設けられ、２クロック遅延素子９０と
加算器６５の間には、乗算回路９２が接続されている。
この乗算回路９２は２クロック遅延素子９０の出力信号
を１ビットシフトして２倍する。この実施例の場合、カ
ウンタ６１にはデコーダ７０は接続されていない。減算
器６３、加算器６５に設けられたスイッチ７２はカウン
タ６１の出力信号によって制御される。前記リミッタ９
１はカウンタ６１の出力信号に応じて、上位ビットを演
算している場合のみ動作される。図１６に示す回路に使
用される回路素子数を前述したように求めた場合、次の
ようになる。 （２４×３６）＋（８×３６）＋（２４×３７）＋（２
４×３６）＋（８×３６）＝３１９２
機能を有するこの発明の第４の実施例を示すものであ
り、図１４に示す回路を変形したΣ−Δ変調器である。
図１７おいて、図１４と同一部分には同一符号を付す。
この実施例において、３６ビットの入力信号は1/2 に分
割されている。マルチプレクサ６２の入力端６２1 には
上位１６ビットの入力信号が供給され、入力端６２2 に
は下位１６ビットの入力信号が供給される。２つの減算
器６３はそれぞれ２２ビット構成、加算器６５は２３ビ
ット構成、２クロック遅延素子８９、９０はそれぞれ２
２ビット構成である。加算器６５と量子化器６７の間に
はリミッタ９１が設けられ、２クロック遅延素子９０と
加算器６５の間には、乗算回路９２が接続されている。
この乗算回路９２は２クロック遅延素子９０の出力信号
を１ビットシフトして２倍する。この実施例の場合、カ
ウンタ６１にはデコーダ７０は接続されていない。減算
器６３、加算器６５に設けられたスイッチ７２はカウン
タ６１の出力信号によって制御される。前記リミッタ９
１はカウンタ６１の出力信号に応じて、上位ビットを演
算している場合のみ動作される。図１６に示す回路に使
用される回路素子数を前述したように求めた場合、次の
ようになる。 （２４×３６）＋（８×３６）＋（２４×３７）＋（２
４×３６）＋（８×３６）＝３１９２
【００４６】これに対して、図１７に示す回路に使用さ
れる回路素子数を上記と同様に求めた場合、次のように
なる。尚、スイッチは１ビット当たり８個のトランジス
タによって構成され、カウンタ６１は１個のＤタイプフ
リップフロップ回路によって構成されるため、８個のト
ランジスタが必要となる。 （２４×２２＋８＋８）＋（８×２２×２）＋（２４×
２３＋８＋８）＋（２４×２２＋８＋８）＋（８×２２
×２）＝２３６０ 図１６と図１７の回路素子数を比較した場合、 ２３６０／３１９２＝０．７３９
れる回路素子数を上記と同様に求めた場合、次のように
なる。尚、スイッチは１ビット当たり８個のトランジス
タによって構成され、カウンタ６１は１個のＤタイプフ
リップフロップ回路によって構成されるため、８個のト
ランジスタが必要となる。 （２４×２２＋８＋８）＋（８×２２×２）＋（２４×
２３＋８＋８）＋（２４×２２＋８＋８）＋（８×２２
×２）＝２３６０ 図１６と図１７の回路素子数を比較した場合、 ２３６０／３１９２＝０．７３９
【００４７】となり、この実施例において使用する回路
素子数は、従来の約７４％で済むことが分かる。この回
路素子数の削減率は入力信号の分割数を大きくするほど
顕著となる。また、この実施例の場合、回路素子数を大
幅に削減できるため、回路素子と回路素子とを接続する
ための配線領域を大幅に削減できる。これを減算回路で
考えた場合、２２ビット／３６ビット＝０．６１とな
り、従来に比べて配線領域を６１％削減できる。
素子数は、従来の約７４％で済むことが分かる。この回
路素子数の削減率は入力信号の分割数を大きくするほど
顕著となる。また、この実施例の場合、回路素子数を大
幅に削減できるため、回路素子と回路素子とを接続する
ための配線領域を大幅に削減できる。これを減算回路で
考えた場合、２２ビット／３６ビット＝０．６１とな
り、従来に比べて配線領域を６１％削減できる。
【００４８】図１８は、この発明の第５の実施例を示す
ものであり、図１４と同一部分には同一符号を付す。こ
の実施例において、ｍチャンネルの入力信号Ｃ１、Ｃ２
〜Ｃｍはそれぞれｎ個の入力信号Ｄ１１、Ｄ１２〜Ｄ１
ｎ、Ｄ２１、Ｄ２２〜Ｄ２ｎ〜Ｄｍ１、Ｄｍ２〜Ｄｍｎ
に分割されている。マルチプレクサ６２の入力端６
２11、６２12〜６２mnには分割された入力信号Ｄ１１、
Ｄ１２〜Ｄｍｎがそれぞれ入力される。マルチプレクサ
６２はカウンタ６１の出力信号に応じて、入力端６
２11、６２12〜６２mnを順次選択する。したがって、各
チャンネルの入力信号はＬＳＢ側からＭＳＢ側に順次入
力される。各減算器６３および各加算器６５は演算に必
要な数の全加算器を有している。ｉクロック遅延素子６
４、６６は、クロック信号に応じて入力された信号をｉ
クロック分遅延する。ここで、ｉ＝ｎ×ｍである。デマ
ルチプレクサ９２は出力端９２1 、９２2 〜９２m を有
している。このデマルチプレクサ９２はデコーダ７０の
出力信号に応じて、出力端９２1 、９２2 〜９２m を順
次選択し、各チャンネルに対応して出力信号Ｏ１、Ｏ２
〜Ｏｍを出力する。この実施例によれば、回路素子およ
び配線領域を削減して、多チャンネル、多ビットの信号
を処理することができる。
ものであり、図１４と同一部分には同一符号を付す。こ
の実施例において、ｍチャンネルの入力信号Ｃ１、Ｃ２
〜Ｃｍはそれぞれｎ個の入力信号Ｄ１１、Ｄ１２〜Ｄ１
ｎ、Ｄ２１、Ｄ２２〜Ｄ２ｎ〜Ｄｍ１、Ｄｍ２〜Ｄｍｎ
に分割されている。マルチプレクサ６２の入力端６
２11、６２12〜６２mnには分割された入力信号Ｄ１１、
Ｄ１２〜Ｄｍｎがそれぞれ入力される。マルチプレクサ
６２はカウンタ６１の出力信号に応じて、入力端６
２11、６２12〜６２mnを順次選択する。したがって、各
チャンネルの入力信号はＬＳＢ側からＭＳＢ側に順次入
力される。各減算器６３および各加算器６５は演算に必
要な数の全加算器を有している。ｉクロック遅延素子６
４、６６は、クロック信号に応じて入力された信号をｉ
クロック分遅延する。ここで、ｉ＝ｎ×ｍである。デマ
ルチプレクサ９２は出力端９２1 、９２2 〜９２m を有
している。このデマルチプレクサ９２はデコーダ７０の
出力信号に応じて、出力端９２1 、９２2 〜９２m を順
次選択し、各チャンネルに対応して出力信号Ｏ１、Ｏ２
〜Ｏｍを出力する。この実施例によれば、回路素子およ
び配線領域を削減して、多チャンネル、多ビットの信号
を処理することができる。
【００４９】尚、この発明は、上記実施例に限定される
ものではなく、例えば遅延素子、加算器、マルチプレク
サ、デマルチプレクサ、スイッチ等は上記構成に限定さ
れるものではなく、同様の機能を有するものであれば他
の回路構成を適用できる。
ものではなく、例えば遅延素子、加算器、マルチプレク
サ、デマルチプレクサ、スイッチ等は上記構成に限定さ
れるものではなく、同様の機能を有するものであれば他
の回路構成を適用できる。
【００５０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、入力信号を分割して取り込むことにより、少ない回
路素子により多チャンネル信号や多ビット信号を処理す
ることができ、チップの占有面積を削減できるとともに
コストを低廉化し得るデジタルΣ−Δ変調器を提供でき
る。
ば、入力信号を分割して取り込むことにより、少ない回
路素子により多チャンネル信号や多ビット信号を処理す
ることができ、チップの占有面積を削減できるとともに
コストを低廉化し得るデジタルΣ−Δ変調器を提供でき
る。
【図１】この発明の一実施例を示すものであり、ｎチャ
ンネル１次Σ−Δ変換器を示す回路図。
ンネル１次Σ−Δ変換器を示す回路図。
【図２】ｎクロック遅延素子の一例を示す回路図。
【図３】加算器の一例を示す回路図。
【図４】図３に示す全加算器の一例を示す回路図。
【図５】図１の動作を示すタイミングチャート。
【図６】この発明の第２の実施例を示すものであり、ｎ
チャンネル・ｍ次Σ−Δ変調器を示す回路図。
チャンネル・ｍ次Σ−Δ変調器を示す回路図。
【図７】この発明を用いた２チャンネル・２次Σ−Δ変
調器の一実施例を示す回路図。
調器の一実施例を示す回路図。
【図８】図６に示す回路から図７に示す回路を得るため
の変形過程を示す回路図。
の変形過程を示す回路図。
【図９】図８に続く変形過程を示す回路図。
【図１０】図９に続く変形過程を示す回路図。
【図１１】図１０に続く変形過程を示す回路図。
【図１２】図１１に続く変形過程を示す回路図。
【図１３】図１３（ａ）はクロックド・インバータを使
った１クロック遅延素子の一例を示す回路図、図１３
（ｂ）はクロックド・インバータを示す回路図。
った１クロック遅延素子の一例を示す回路図、図１３
（ｂ）はクロックド・インバータを示す回路図。
【図１４】この発明の第３の実施例を示す回路図。
【図１５】図１４に示す加算器の構成を示す回路図。
【図１６】従来のΣ−Δ変調器を示す回路図。
【図１７】この発明の第４の実施例を示す回路図。
【図１８】この発明の第５の実施例を示す回路図。
【図１９】従来の１チャンネル・１次Σ−Δ変調器の一
例を示す回路図。
例を示す回路図。
【図２０】従来の１チャンネル・ｍ次Σ−Δ変調器の一
例を示す回路図。
例を示す回路図。
２１、６１…カウンタ、２２、６２…マルチプレクサ、
２３、６３…減算器、２４、２６、６４、６６…クロッ
ク遅延素子、２７、６７…量子化器、２８、９２…デマ
ルチプレクサ、２９、６９…積分器。
２３、６３…減算器、２４、２６、６４、６６…クロッ
ク遅延素子、２７、６７…量子化器、２８、９２…デマ
ルチプレクサ、２９、６９…積分器。
Claims (4)
- 【請求項１】 それぞれｋビット（ｋは３以上の整数）
からなるｎチャンネル（ｎは２以上の整数）のデジタル
信号から１チャンネル分のデジタル信号をクロック信号
に応じて順番に入力する入力手段と、 この入力手段から入力された１チャンネル分のデジタル
信号から帰還信号を減算する減算手段と、 この減算手段に接続され、減算手段から出力される信号
を複数回積分する積分手段と、 この積分手段から出力される信号を量子化値ｊ（ｊは１
＜ｊ＜２K を満たす整数）に量子化して出力信号を生成
する量子化手段と、 この量子化手段から出力される前記出力信号をｎクロッ
ク分遅延し、前記帰還信号を生成する遅延手段と、 前記量子化手段から出力される信号を前記入力手段によ
って入力された順番にｎチャンネルに振り分けて出力す
る出力手段とを具備することを特徴とするΣ−Δ変調
器。 - 【請求項２】 ２チャンネルのデジタル信号を１チャン
ネル分ずつ順番に入力する入力手段と、 この入力手段に接続され、入力手段から入力された１チ
ャンネル分のデジタル信号から帰還信号を減算する第１
の減算手段と、 この第１の減算手段に接続され、第１の減算手段から出
力される信号を遅延する第１の遅延手段と、 この第１の遅延手段に接続され、第１の遅延手段から出
力される信号に前記帰還信号を加算する加算手段と、 この加算手段に接続され、加算手段から出力される信号
を量子化する量子化手段と、 この加算手段と量子化手段に接続され、加算手段より出
力される信号から前記量子化手段より出力される信号を
減算する第２の減算手段と、 この第２の減算手段に接続され、第２の減算手段から出
力される信号を遅延し前記帰還信号を出力する第２の遅
延手段と、 前記量子化手段に接続され、量子化手段から出力される
信号を前記入力手段によって入力された順に２チャンネ
ルに振り分けて出力する出力手段とを具備することを特
徴とするΣ−Δ変調器。 - 【請求項３】 ｎビット（ｎは２以上の整数）のデジタ
ル信号をｉ個（ｉは２以上の整数で、ｉ＜ｎ）に分割
し、この分割されたデジタル信号をＬＳＢ側から順番に
入力する入力手段と、 この入力手段に接続され、入力手段から入力されたデジ
タル信号から帰還信号を減算するとともに、キャリー信
号を次の演算まで保持する保持手段を有した減算手段
と、 この減算手段に接続され、減算手段から出力される信号
をｉ回積分する積分手段と、 この積分手段に接続され、積分手段から出力される信号
を量子化し出力信号を生成する量子化手段と、 この量子化手段に接続され、量子化手段から出力される
前記出力信号をｉクロック分遅延し、前記帰還信号を生
成する遅延手段と、 前記量子化手段に接続され、量子化手段から出力される
前記出力信号を出力する出力手段と、 を具備することを特徴とするΣ−Δ変調器。 - 【請求項４】 前記入力手段は、複数に分割された複数
チャネルのデジタル信号が入力される複数の入力端を有
し、前記出力手段は前記量子化手段から出力される前記
出力信号を前記入力手段によって入力された順番に複数
チャンネルに振り分けて出力する複数の出力端を具備す
ることを特徴とする請求項３記載のΣ−Δ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130693A JPH0613906A (ja) | 1992-03-30 | 1993-03-30 | Σ−δ変調器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7387492 | 1992-03-30 | ||
| JP4-73874 | 1992-03-30 | ||
| JP7130693A JPH0613906A (ja) | 1992-03-30 | 1993-03-30 | Σ−δ変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613906A true JPH0613906A (ja) | 1994-01-21 |
Family
ID=26412420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7130693A Pending JPH0613906A (ja) | 1992-03-30 | 1993-03-30 | Σ−δ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613906A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949360A (en) * | 1995-09-06 | 1999-09-07 | Yamaha Corporation | Analog/digital converter utilizing time-shared integrating circuitry |
| US6816098B2 (en) | 2002-10-24 | 2004-11-09 | Fujitsu Limited | High-speed oversampling modulator device |
| JP2008028855A (ja) * | 2006-07-24 | 2008-02-07 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2013016974A (ja) * | 2011-07-01 | 2013-01-24 | Fujitsu Semiconductor Ltd | 量子化装置 |
| WO2014133061A1 (ja) * | 2013-02-27 | 2014-09-04 | 住友電気工業株式会社 | Δς変調器及び通信装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262124A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| JPH0295024A (ja) * | 1988-09-30 | 1990-04-05 | Yokogawa Electric Corp | マルチプレクサ付σ△変調形ａ／ｄ変換器 |
| JPH0338926A (ja) * | 1989-07-05 | 1991-02-20 | Yokogawa Electric Corp | 多点測定装置 |
| JPH0360527A (ja) * | 1989-07-28 | 1991-03-15 | Yokogawa Electric Corp | 多チャンネル入力方式のδσａ／ｄ変換器 |
| JPH04264834A (ja) * | 1991-02-19 | 1992-09-21 | Nippon Hoso Kyokai <Nhk> | 差動符号化方式 |
-
1993
- 1993-03-30 JP JP7130693A patent/JPH0613906A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5949360A (en) * | 1995-09-06 | 1999-09-07 | Yamaha Corporation | Analog/digital converter utilizing time-shared integrating circuitry |
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| JP2014165846A (ja) * | 2013-02-27 | 2014-09-08 | Sumitomo Electric Ind Ltd | Δς変調器及び通信装置 |
| US9344110B2 (en) | 2013-02-27 | 2016-05-17 | Sumitomo Electric Industries, Ltd. | Delta-sigma modulator and communication device |
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