JP4315783B2 - シングルビットδς変調演算回路 - Google Patents

Description

本発明は、ΔΣ変調器を用いてアナログ信号からデジタル信号にＡ／Ｄ変換された信号を演算処理するΔΣ変調演算回路に関する。

従来、この種のΔΣ変調演算回路は、ΔΣ変調器でＡ／Ｄ変換された信号をデジタル回路によって処理し、処理されたデジタル信号を必要に応じてアナログ信号に変換するシステムに用いられている。例えば、特許文献１には、ΔΣ変調された１ビット信号について、多ビット信号に変換することなく加算や乗算を行うΔΣ変調演算回路が開示されている。

この加算は、２個のΔΣ変調された１ビット信号ｘ（ｎ）及びｙ（ｎ）が多ビット信号に変換されることなく、シングルビット加算器によって直接行われ、その結果が１ビット信号ｚ（ｎ）として出力される。なお、括弧内のｎはタイム・インデックス（time index)を示す。各１ビット信号ｘ（ｎ），ｙ（ｎ）は２値“＋１”または“−１”をとり、“＋１”が論理のハイ（Ｈ）レベル，“−１”が論理のロー（Ｌ）レベルに対応している。出力信号ｚ（ｎ）は、ｘ（ｎ）＋ｙ（ｎ）≠０の場合、
ｚ（ｎ＋１）＝（＋１）＋（＋１）＝＋２／２＝＋１、または、
ｚ（ｎ＋１）＝（−１）＋（−１）＝−２／２＝−１
として表現される。また、ｘ（ｎ）＋ｙ（ｎ）＝０の場合、
ｚ（ｎ＋１）＝（＋１）＋（−１）＝０、または、
ｚ（ｎ＋１）＝（−１）＋（＋１）＝０
になるが、データは２値でしか表せないため、この０は“＋１”と“−１”を交互に繰り返し出力することで表現される。

また、乗算も、２個のΔΣ変調された１ビット信号ｘ（ｎ）及びｙ（ｎ）が多ビット信号に変換されることなく、シングルビット乗算器によって直接行われ、その結果が１ビット信号ｚ（ｎ）として出力される。出力信号ｚ（ｎ）は、Ｎ，Ｍを任意の自然数、ｉ＝ｎ，ｎ＋１，…，ｎ＋Ｎ−１、ｊ＝ｎ，ｎ＋１，…，ｎ＋Ｍ−１として、
Σ｛ｘ（ｉ）／Ｎ｝｛ｙ（ｊ）／Ｍ｝ （ｉ，ｊ≧１）
として表現される。また、この式は以下のように展開される。
｛１／（Ｎ×Ｍ）｝Σｘ（ｉ）ｙ（ｊ）

ここで、ｘ（ｉ）ｙ（ｊ）を排他的論理和回路（×）により計算し、総和（Σ）を上述のシングルビット加算器により計算することで、２個のΔΣ変調された１ビット信号ｘ（ｎ）及びｙ（ｎ）は、多ビット信号に変換されることなく直接乗算され、出力信号ｚ（ｎ）が１ビット乗算結果として出力される。
特開２００１−９４４３０号公報（段落[００１６]〜[００３３]）

上記従来のシングルビットΔΣ変調演算回路は、出力信号ｚ（ｎ）として“＋１”または“−１”の２値しか出力しないため、上述の加算処理において、ｘ（ｎ）＋ｙ（ｎ）≠０の場合には、“＋１”を最大値、“−１”を最小値として扱い、誤差無く表現される。しかしながら、ｘ（ｎ）＋ｙ（ｎ）＝０の場合、０は、“＋１”及び“−１”の２値を交互に出力して表現しなければならないため、瞬時に真値を得ることが出来ず、真値を得るのには、交互出力を確認する時間が必要であった。このため、出力信号ｚ（ｎ）の瞬間値の表現を要する場合は誤差を持つため、この瞬間値を表現するのに十分時間を要せる場合以外は、従来技術では対応出来なかった。

また、２個の１ビット信号の加算処理で得られる結果は±２／２，０の３通りであり、瞬間的に誤差が生じるのは加算結果が０の場合だけであるため、“＋１”，“−１”の２種類のサンプルで、加算結果±２／２及び０の全てを表現することが出来る。しかし、４個の１ビット信号の加算処理では得られる結果は±４／４，±２／４，０の５通りあるため、これらを区別して全ての結果を表現するためには最低４種類のサンプルが必要となる。さらに、８個の１ビット信号の加算処理の場合には、同様に最低８種類のサンプルが必要となる。このように、４個や８個の１ビット信号の加算処理においては、出力信号ｚ（ｎ）を表現するのにより多くのサンプルが必要になるため、真値を表現するのにさらに時間がかかった。つまり、加算処理における加算個数が増えるに従って誤差が大きくなり、真値を表現する時間が長くなっていた。

また、ｘ（ｉ）とｙ（ｊ）との乗算処理においても、出力信号ｚ（ｎ）は“＋１”または“−１”の２通りのサンプル値しか持たないため、ｉ，ｊの値が大きくなるに従い乗算結果の種類も多くなる。従って、加算処理の場合と同様に、瞬間的に真値を判別することが出来ず、誤差無く結果を得るためにはＮ×Ｍサンプル時間を要して、真値を表現するのに時間がかかっていた。

本発明はこのような課題を解決するためになされたもので、ΔΣ変調器によって所定のサンプリングクロックのタイミングでアナログ信号からデジタル信号にΔΣ変調されたＮ個の１ビット信号の演算処理を多ビット信号に変換することなく行うと共に、この演算処理の結果を１ビット信号の形態で出力するシングルビットΔΣ変調演算回路において、この演算処理は、所定のサンプリングクロックのＮ倍以上の動作クロックで行われ、所定の１サンプリングクロックの間にＮ個以上の演算処理の結果が出力されることを特徴とする。

本構成によれば、所定のサンプリングクロックのタイミングでΔΣ変調されたＮ個の１ビットデジタル信号について、サンプリングクロックのＮ倍以上の動作クロックで１ビット信号のままで演算処理が行われて、１ビット信号として出力される。

このような本発明によるシングルビットΔΣ変調演算回路によれば、従来と同様に、１ビットで表現される信号を多ビット信号に変換すること無く演算処理を行うことが出来るので、演算回路の回路素子を少なく出来、回路基板上の配線面積を小さくすることが出来ると共に、Ｎ倍以上の動作クロックで演算処理が行われるので、演算回路出力の真値を表現するのに時間がかからなくなる。従って、演算回路出力の判別において、瞬時にその真値を判別できるようになり、演算回路は、多ビット信号による演算処理と同等の時間内で処理が終了して同等の分解能を有するようになる。

次に、本発明によるシングルビットΔΣ変調演算回路を加算回路とした第１の実施形態について説明する。

図１は、本発明の第１の実施形態によるシングルビットΔΣ変調演算回路１のブロック構成を示している。同図に示すように、シングルビットΔΣ変調演算回路１は、アナログローパスフィルタ（ＬＰＦ）２、アナログΔΣ変調器４、シングルビットＤＳＰ５、デジタルΔΣ変調器６、及びアナログＬＰＦ７から構成されている。また、本実施形態のシングルビットＤＳＰ５はアナログＬＰＦ２およびアナログΔΣ変調器４からなる２つの入力系統を備えており、各入力系統においてシングルビットΔΣ変調演算回路１に入力されるアナログ信号は、それぞれ折り返し雑音除去のためのアナログＬＰＦ２を介してアナログΔΣ変調器４に入力される。

各アナログΔΣ変調器４はΔΣ変調を基にしたＡ／Ｄ変換回路であり、図２（ａ）に示すように、積分器４ａ，量子化器４ｂおよび増幅器４ｃから構成されている。各アナログΔΣ変調器４に入力されたアナログ信号ａ_１（ｎ），ａ_２（ｎ）は、サンプリングクロック（標本化周波数）Ｆｓのタイミングでそれぞれ１ビットのデジタル信号ｘ_１（ｎ），ｘ_２（ｎ）に変換される。

シングルビットＤＳＰ５は、アナログΔΣ変調器４によってΔΣ変調されて同時刻に入力された２個の１ビットデジタル信号ｘ_１（ｎ），ｘ_２（ｎ）に対して１ビット信号のままで加算処理を行う。デジタルΔΣ変調器６は、シングルビットＤＳＰ５からの出力信号ｚ（ｎ）をデジタル的にΔΣ変調してアナログ信号ｂ（ｎ）に戻す。このデジタルΔΣ変調器６は、例えば、図２（ｂ）に示すように、積分器６ａ，量子化器５ｂ及び増幅器６ｃから構成される。アナログＬＰＦ７は、デジタルΔΣ変調器６から出力されるアナログ信号ｂ（ｎ）に含まれるΔΣ変調雑音を除去する。

図３は、シングルビットＤＳＰ５に構成されたシングルビット加算器１０の回路モジュールである。シングルビット加算器１０は、２つのＤフリップフロップ（Ｄ−ＦＦ）回路１１，１２、１つの排他的論理和（ＥＸＯＲ）回路１３、２つの論理和（ＯＲ）回路１４，１５、３つの否定（ＮＯＴ）回路１６〜１８、及び５つの論理積（ＡＮＤ）回路１９〜２３から構成されている。また、Ｄ−ＦＦ回路１１のＣＫ入力にはクロックジェネレータで生成されるクロックパルスＣＬＫが入力されると共に、Ｄ−ＦＦ回路１２のＣＫ入力にはＮＯＴ回路１８によって反転されたクロックパルスが入力される。本実施形態では、クロックパルスＣＬＫの周波数はサンプリングクロックＦｓの２倍に設定されている（ＣＬＫ＝２×Ｆｓ）。

上記の構成において、アナログΔΣ変調器４によってΔΣ変調された２個の１ビット信号ｘ_１（ｎ），ｘ_２（ｎ）及びこのｘ_１（ｎ）とｘ_２（ｎ）との加算結果であるｚ（ｎ）は、それぞれ２種類のサンプル値“＋１”または“−１”をとるものとし、“＋１”が論理のハイ（Ｈ）レベル，“−１”が論理のロー（Ｌ）レベルに対応しているものとする。また、シングルビット加算器１０内部のＤ−ＦＦ回路１２のＱ出力の値をｑ（ｎ）とし、このｑ（ｎ）も２種類のサンプル値“＋１”または“−１”をとるものとする。Ｄ−ＦＦ回路１１のＤ入力端子にはｘ_１（ｎ）とｘ_２（ｎ）との加算結果が入力されるが、Ｄ−ＦＦ回路１１のＣＫ入力端子にクロックパルスＣＬＫが入力される毎に、その時点におけるＤ入力端子の値が信号ｚ（ｎ）としてＱ出力端子から出力される。同様に、Ｄ−ＦＦ回路１２のＣＫ入力端子にクロックパルスＣＬＫが反転入力される毎に、その時点におけるＤ−ＦＦ回路１２のＤ入力端子の値が信号ｑ（ｎ）としてＱ出力端子から出力される。

この場合、出力信号ｚ（ｎ）とＱ出力ｑ（ｎ）とは、次の（１）式または（２）式によって表現される。
ｚ（ｎ＋１）＝（ｘ_１（ｎ）＋ｘ_２（ｎ））／２
ｑ（ｎ＋１）＝ｑ（ｎ） …（１）

ただし、この（１）式はｘ_１（ｎ）＋ｘ_２（ｎ）≠０の場合に用いられる。
ｚ（ｎ＋１）＝ｑ（ｎ）
ｑ（ｎ＋１）＝−ｑ（ｎ） …（２）

ただし、この（２）式はｘ_１（ｎ）＋ｘ_２（ｎ）＝０の場合に用いられる。

出力信号ｚ（ｎ）は、従来のシングルビット加算器と同様に、加算値が＋２つまりｘ_１（ｎ）＝ｘ_２（ｎ）＝＋１であるときはサンプル“＋１”で表現され、加算値が−２つまりｘ_１（ｎ）＝ｘ_２（ｎ）＝−１であるときはサンプル“−１”で表現される。また、出力信号ｚ（ｎ）は、“＋１”または“−１”のサンプル値しかとりえないので、加算値が０のとき、つまり、ｘ_１（ｎ）＝−１、ｘ_２（ｎ）＝＋１のとき、またはｘ_１（ｎ）＝＋１、ｘ_２（ｎ）＝−１のときは、サンプル“＋１”と“−１”とを交互に繰り返し出力することで加算値が表現される。

このため、出力信号ｚ（ｎ）は、２ビットの系列を１つのサンプルとしてその真値が判別される。例えば、加算値が＋２／２のときは“＋１”，“＋１”、加算値が−２／２のときは“−１”，“−１”、加算値が０のときは“＋１”，“−１”という２ビットの系列が確認されて真値が把握される。従って、サンプル“＋１”または“−１”が１個だけ出力された時点では、まだｘ_１（ｎ）とｘ_２（ｎ）との加算値が＋２／２，−２／２または０のいずれであるかを判別することはできない。すなわち、ｚ（ｎ＋１）の値に続いてｚ（ｎ＋２）の値が出力されて始めて、ｚ（ｎ＋１）の値が判明する。

本実施形態のシングルビット加算器１０における上記の加算処理は、ＣＫ入力端子に入力されるクロックパルスＣＬＫのタイミングに基づいて行われるが、このタイミングすなわちシングルビット加算器１０の動作クロックは、前述したように、サンプリングクロックＦｓの２倍（＝２Ｆｓ）に設定されている。動作クロックが２Ｆｓのときには、動作クロックがＦｓのときに出力信号Ｚ（ｎ）の１サンプルを出力するのに要する時間で、シングルビットＤＳＰ５は２サンプルを出力することが出来る。このため、瞬間的に誤差が生じる加算結果０は、従来の１／２の時間で表現することが可能になる。

このような本発明の第１の実施形態によるシングルビットΔΣ変調演算回路１によれば、上述したように、サンプリングクロックＦｓのタイミングでアナログΔΣ変調器４によってΔΣ変調された２個の１ビットのデジタル信号ｘ_１（ｎ）及びｘ_２（ｎ）がシングルビット加算器１０に入力され、サンプリングクロックＦｓの２倍の動作クロック２Ｆｓで加算処理が行われる。また、この加算処理の結果が、動作クロック２Ｆｓのタイミングで１ビットデジタル信号ｚ（ｎ）としてＤ−ＦＦ回路１１のＱ出力端子から出力される。

このため、従来と同様に、１ビットで表現される信号を多ビット信号に変換することなく加算処理を行うことが出来るので、シングルビットΔΣ変調演算回路１の回路素子を少なく出来、回路基板上の配線面積を小さくすることが出来ると共に、２倍に高速化された動作クロックで加算処理が行われるので、出力信号ｚ（ｎ）の真値を表現するのに時間がかからなくなる。従って、出力信号ｚ（ｎ）の判別において、瞬時にその真値を判別できるようになり、シングルビットΔΣ変調演算回路１は、多ビット信号による加算処理と同等の時間内で処理が終了して同等の分解能を有するようになる。

上記の実施形態では、シングルビット加算器１０において、サンプリングクロックＦｓのタイミングでΔΣ変調された２個の１ビット信号ｘ_１（ｎ），ｘ_２（ｎ）の加算処理を行う場合を説明したが、サンプリングクロックＦｓのタイミングでΔΣ変調された４個または８個の１ビット信号の加算処理は、以下のように行われる。

４個の１ビット信号ｘ_１（ｎ），ｘ_２（ｎ），ｘ_３（ｎ），ｘ_４（ｎ）の加算処理は、図４に示す加算回路３０によって行われる。加算回路３０は３個のシングルビット加算器１０ａ，１０ｂ，１０ｃから構成されている。これらの加算器１０ａ，１０ｂ，１０ｃは、図３に示す加算器１０とその回路構成は同一である。各加算器１０には、同図において点線で示す、クロックパルスＣＬＫを送出する信号線が接続されている。このクロックパルスＣＬＫの周波数はサンプリングクロックＦｓの４倍に設定されている（ＣＬＫ＝４×Ｆｓ）。

この構成においては、ｘ_１（ｎ）とｘ_２（ｎ）との加算処理は加算器１０ａで行われ、ｘ_３（ｎ）とｘ_４（ｎ）との加算処理は加算器１０ｂで行われる。次に、加算器１０ａ及び１０ｂでの加算結果どうしの加算処理が加算器１０ｃで行われ、加算結果ｚ（ｎ）が得られる。

この４個の１ビット信号ｘ_１（ｎ）〜ｘ_４（ｎ）の加算処理では、その加算結果ｚ（ｎ）が±４／４，±２／４及び０の５種類あるので、これらの全ての値を区別して表現するためには少なくとも４個のサンプル値が必要になる。従って、出力信号ｚ（ｎ）は、４ビットの系列を１つのサンプルとしてその真値が判別される。このため、加算個数が２個の場合に比べて、真値の判別に２倍の時間がかかる。しかし、本構成では、加算回路３０の動作クロックがサンプリングクロックＦｓの４倍（＝４×Ｆｓ）に設定されているため、１サンプリングクロックＦｓの時間内で、１つの出力信号ｚ（ｎ）を表現することが出来、前述の２個の１ビット信号の加算処理のときと同様の作用効果が奏される。

また、８個の１ビット信号ｘ_１（ｎ），ｘ_２（ｎ），ｘ_３（ｎ），ｘ_４（ｎ），ｘ_５（ｎ），ｘ_６（ｎ），ｘ_７（ｎ），ｘ_８（ｎ）の加算処理は、図５に示す加算回路３１によって行われる。加算回路３１は７個のシングルビット加算器１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ，１０ｉ，１０ｊから構成されている。これらの加算器１０ｄ〜１０ｊも、図３に示す加算器１０とその回路構成は同一である。各加算器１０ｄ〜１０ｊには、同図において点線で示す、クロックパルスＣＬＫを送出する信号線が接続されている。このクロックパルスＣＬＫの周波数はサンプリングクロックＦｓの８倍に設定されている（ＣＬＫ＝８×Ｆｓ）。

この構成においては、４個の１ビット信号の加算処理と同様に、加算器１０ｄ〜１０ｊにおいて加算処理が行われ、加算器１０ｊで、８個の１ビット信号ｘ_１（ｎ）〜ｘ_８（ｎ）の加算結果ｚ（ｎ）が得られる。

この８個の１ビット信号ｘ_１（ｎ）〜ｘ_８（ｎ）の加算処理では、その加算結果ｚ（ｎ）が±８／８，±６／８，±４／８，±２／８及び０の９種類あるので、これらの全ての値を表現するためには少なくとも８個のサンプル値が必要になる。従って、出力信号ｚ（ｎ）は、８ビットの系列を１つのサンプルとしてその真値が判別される。このため、加算個数が４個の場合に比べて、真値の判別に２倍の時間がかかる。しかし、本構成では、加算回路３１の動作クロックがサンプリングクロックＦｓの８倍（＝８×Ｆｓ）に設定されているため、１サンプリングクロックＦｓの時間内で、１つの出力信号ｚ（ｎ）を表現することが出来、前述の２個の１ビット信号の加算処理のときと同様の作用効果が奏される。

次に、本発明によるシングルビットΔΣ変調信号演算回路を乗算回路とした第２の実施形態について説明する。本実施形態によるシングルビットΔΣ変調演算回路１のブロック構成も図１に示されるが、シングルビットＤＳＰ５の内部に乗算回路を備える点が前記第１の実施形態と相違している。

図６は、シングルビットＤＳＰ５に備えられたシングルビット乗算器４０の回路モジュールである。シングルビット乗算器４０は、アナログΔΣ変調器４によってサンプリングクロックＦｓのタイミングでそれぞれΔΣ変調された４個（＝Ｎ個）の１ビット信号ｘ_１（ｉ）及び４個（＝Ｍ個）の１ビット信号ｘ_２（ｊ）の乗算処理ｘ_１（ｉ）×ｘ_２（ｊ）を、多ビット信号に変換することなく１ビット信号のままで行う。このシングルビット乗算器４０は、１５個のシングルビット加算器（＋）４１〜５５、１６個の排他的論理和回路（Ｘ）５６〜７１、及び６個の単位遅延回路（Ｄ）７２〜７７から構成されている。各シングルビット加算器（＋）４１〜５５は、第１の実施形態における図３に示すシングルビット加算器１０と同一の回路モジュールで構成されている。各加算器４１〜５５には、同図において点線で示す、クロックパルスＣＬＫを送出する信号線が接続されている。本実施形態では、このクロックパルスＣＬＫの周波数はサンプリングクロックＦｓの４×４（Ｎ×Ｍ）倍に設定されている（ＣＬＫ＝４×４×Ｆｓ）。

上記の構成においても、アナログΔΣ変調器４によってΔΣ変調された各１ビット信号ｘ_１（ｉ），ｘ_２（ｊ）及びこれらの乗算結果であるｚ（ｎ）は、それぞれ２種類のサンプル値“＋１”または“−１”をとるものとし、“＋１”が論理のハイ（Ｈ）レベル，“−１”が論理のロー（Ｌ）レベルに対応しているものとする。

この場合、前述したように、出力信号ｚ（ｎ）はＮ，Ｍを任意の自然数、ｉ＝ｎ，ｎ＋１，…，ｎ＋Ｎ−１、ｊ＝ｎ，ｎ＋１，…，ｎ＋Ｍ−１として、
Σ｛ｘ_１（ｉ）／Ｎ｝｛ｘ_２（ｊ）／Ｍ｝ （ｉ，ｊ≧１）…（３）
で表現される。また、この（３）式は以下のように展開される。
｛１／（Ｎ×Ｍ）｝Σｘ_１（ｉ）ｘ_２（ｊ） …（４）

本実施形態におけるシングルビット乗算回路４０はＮ＝Ｍ＝４となっており、排他的論理和回路５６〜７１には、それぞれ単位遅延回路７２〜７７によって生成されるｘ_１（ｎ），ｘ_１（ｎ＋１），ｘ_１（ｎ＋２），ｘ_１（ｎ＋３）、及びｘ_２（ｎ），ｘ_２（ｎ＋１），ｘ_２（ｎ＋２），ｘ_２（ｎ＋３）が入力される。これらの積ｘ_１（ｉ）ｘ_２（ｊ）が排他的論理和回路５６〜７１により計算され、各積ｘ_１（ｉ）ｘ_２（ｊ）の総和がシングルビット加算器４１〜５５により計算される。

このようなシングルビット乗算器４０では、ｘ_１（ｉ）とｘ_２（ｊ）との乗算結果である出力信号ｚ（ｎ）は、１６（＝４×４）ビットの系列を１つのサンプルとしてその真値が判別される。このため、真値の判別に時間がかかるが、本実施形態では、上記のシングルビット乗算器４０における乗算処理は、サンプリングクロックＦｓの１６倍（＝１６×Ｆｓ）で行われるので、１サンプリングクロックＦｓの時間内で、１つの出力信号ｚ（ｎ）を表現することが出来る。

このような本発明の第２の実施形態によるシングルビットΔΣ変調演算回路１によっても、第１の実施形態と同様に、１ビットで表現される信号を多ビット信号に変換することなく乗算処理を行うことが出来るので、シングルビットΔΣ変調演算回路１の回路素子を少なく出来、回路基板上の配線面積を小さくすることが出来ると共に、１６倍に高速化された動作クロックで乗算処理が行われるので、出力信号ｚ（ｎ）の真値を表現するのに時間がかからなくなる。従って、出力信号ｚ（ｎ）の判別において、瞬時にその真値を判別できるようになり、シングルビットΔΣ変調演算回路１は、多ビット信号による乗算処理と同等の時間内で処理が終了して同等の分解能を有するようになる。

なお、上記の各実施形態において、シングルビットＤＳＰ５は２つの入力系統を備えていたが、本発明はこの構成に限られるものではない。例えば、図７に示すように、シングルビットＤＳＰ５の入力系統を１つにすることもできる。なお、同図において図１と同一部分には同一符号を付してその説明は省略する。この構成では、時刻ｎにおいてシングルビットＤＳＰ５に入力される１ビットデジタル信号ｘ（ｎ）と、この時刻よりも１つ前の時刻ｎ−１においてシングルビットＤＳＰ５に入力される１ビットデジタル信号ｘ（ｎ−１）とが、加算または乗算される。このように異なる時刻における１ビットデジタル信号どうしの加算処理または乗算処理においても、上記の各実施形態と同様の作用効果が奏される。

上記実施形態においては、本発明によるシングルビットΔΣ変調演算回路１を加算回路及び乗算回路に適用した場合について説明したが、本発明はこれに限定されるものではない。加算回路や乗算回路以外の演算回路や、これらの各種演算回路を複数備えてデジタル信号処理を行うＤＳＰデバイスに本発明を適用した場合においても、上記実施形態と同様な作用効果が奏される。

本発明の第１及び第２の実施形態によるシングルビットΔΣ変調演算回路の構成を示すブロック図である。 本発明の第１及び第２の実施形態によるアナログΔΣ変調器及びデジタルΔΣ変調器の構成を示すブロック図である。 本発明の第１の実施形態によるシングルビット加算器の構成を示す回路図である。 本発明の第１の実施形態による加算回路の第１の変形例を示す回路図である。 本発明の第１の実施形態による加算回路の第２の変形例を示す回路図である。 本発明の第２の実施形態によるシングルビット乗算器の構成を示す回路図である。 本発明のシングルビットΔΣ変調演算回路の変形例を示すブロック図である。

符号の説明

１…シングルビットΔΣ変調演算回路
２，７…アナログＬＰＦ
４…アナログΔΣ変調器
５…シングルビットＤＳＰ
６…デジタルΔΣ変調器
１０，１０ａ〜１０ｊ，４１〜５５…シングルビット加算器
１１，１２…Ｄフリップフロップ（Ｄ−ＦＦ）回路
１３，５６〜７１…排他的論理和（ＥＸＯＲ）回路
１４，１５…論理和（ＯＲ）回路
１６〜１８…否定（ＮＯＴ）回路
１９〜２３…論理積（ＡＮＤ）回路
３０，３１…加算回路
４０…乗算回路
７２〜７７…単位遅延回路

Claims (4)

1. ΔΣ変調器によって所定のサンプリングクロックのタイミングでアナログ信号からデジタル信号にΔΣ変調されたＮ個の１ビット信号の演算処理を多ビット信号に変換することなく行うと共に、この演算処理の結果を１ビット信号の形態で出力するシングルビットΔΣ変調演算回路において、
   前記演算処理は、前記所定のサンプリングクロックのＮ倍以上の動作クロックで行われ、前記所定の１サンプリングクロックの間にＮ個以上の演算処理の結果が出力されることを特徴とするシングルビットΔΣ変調演算回路。
2. 前記演算処理は、ΔΣ変調された２個の１ビット信号ｘ_１（ｎ）及びｘ_２（ｎ）の加算器による加算結果を１ビット信号ｚ（ｎ）とし、前記加算器内部の変数をｑ（ｎ）とした場合、前記ｚ（ｎ）が、ｘ_１（ｎ）＋ｘ_２（ｎ）≠０のときには、ｚ（ｎ＋１）＝（ｘ_１（ｎ）＋ｘ_２（ｎ））／２，ｑ（ｎ＋１）＝ｑ（ｎ）の２式により表現され、ｘ_１（ｎ）＋ｘ_２（ｎ）＝０のときには、ｚ（ｎ＋１）＝ｑ（ｎ），ｑ（ｎ＋１）＝−ｑ（ｎ）の２式により表現されると共に、前記所定のサンプリングクロックの２倍の動作クロックで行われ、前記所定の１サンプリングクロックの間に２個の演算処理の結果が出力されることを特徴とする請求項１に記載のシングルビットΔΣ変調演算回路。
3. 前記演算処理は、ΔΣ変調されたＮ個の１ビット信号のうちの２個の１ビット信号ｘ_１（ｎ）及びｘ_２（ｎ）の加算器による加算結果を１ビット信号ｚ（ｎ）とし、前記加算器内部の変数をｑ（ｎ）とした場合、前記ｚ（ｎ）が、ｘ_１（ｎ）＋ｘ_２（ｎ）≠０のときには、ｚ（ｎ＋１）＝（ｘ_１（ｎ）＋ｘ_２（ｎ））／２，ｑ（ｎ＋１）＝ｑ（ｎ）の２式により表現され、ｘ_１（ｎ）＋ｘ_２（ｎ）＝０のときには、ｚ（ｎ＋１）＝ｑ（ｎ），ｑ（ｎ＋１）＝−ｑ（ｎ）の２式により表現されると共に、前記所定のサンプリングクロックのＮ倍の動作クロックで行われ、前記所定の１サンプリングクロックの間にＮ個の演算処理の結果が出力されることを特徴とする請求項１に記載のシングルビットΔΣ変調演算回路。
4. 前記演算処理は、ΔΣ変調された２個の１ビット信号ｘ_１（ｉ）及びｘ_２（ｊ）の乗算器による乗算結果を１ビット信号ｚ（ｎ）とし、ｉ＝ｎ，ｎ＋１，…，ｎ＋Ｎ−１、ｊ＝ｎ，ｎ＋１，…，ｎ＋Ｍ−１とした場合、前記ｚ（ｎ）が｛１／（Ｎ×Ｍ）｝Σｘ_１（ｉ）ｘ_２（ｊ）の式により表現されると共に、前記所定のサンプリングクロックのＮ×Ｍ倍の動作クロックで行われ、前記所定の１サンプリングクロックの間にＮ×Ｍ個の演算処理の結果が出力されることを特徴とする請求項１に記載のシングルビットΔΣ変調演算回路。

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