JP3131429U - シグマデルタ回路 - Google Patents

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Abstract

【課題】 本考案は、タイムシェアリングアーキテクチャを有するシグマデルタ回路を提供する。
【解決手段】 タイムシェアリングアーキテクチャを有するシグマデルタ回路は、係数生成要素、シグマデルタ処理要素、及び記憶要素を有する。係数生成要素は、シグマデルタ演算の係数を生成するために用いられる。シグマデルタ処理要素は、係数生成要素により生成された係数に従い、シグマデルタ演算を実行するために用いられる。記憶要素は、シグマデルタ処理要素により実行されたシグマデルタ演算の結果を記憶するために用いられる。シグマデルタ回路は、係数生成要素、シグマデルタ処理要素及び記憶要素を通じ、複数段のシグマデルタ演算を実行するために用いられる。
【選択図】 図4

Description

本考案は、シグマデルタ回路に関し、及びより詳細には、タイムシェアリングアーキテクチャを有するシグマデルタ回路に関する。
近年、音声処理は、中央演算処理装置(CPU)又はデジタルシグナルプロセッサー(DSP)のような汎用マイクロプロセッサーにより実施されている。音声処理の別の方法は、フィールド・プログラマブル・ゲート・アレイ(FPGA)で実施される。これは、シグマデルタ変調器の動作周波数が十分低く、FPGA内に簡単に実施されるからである。シグマデルタ変調器は、ノイズシェーピング機能を有し、量子化雑音を信号帯域幅内に抑え、及び信号対雑音比を更に引き上げるので、シグマデルタ変調器は、アナログ−デジタル・コンバーター(ADC)及びデジタル−アナログ・コンバーター(DAC)に既に広く適用されている。従って、シグマデルタ変調器は、高分解能及び中(又は低)速度を有する応用回路で一般的である。
図1を参照する。図1は、従来技術の1次シグマデルタ変調器10の図である。1次シグマデルタ変調器10は、加算器12、積分器13、量子化器14、デジタル−アナログ・コンバーター16、及びフィルター18を有する。シグマデルタ変調器10の動作原理は、先ず信号を大雑把に評価し誤差を計算し、そして次に積分した後、誤差が更に補償される。図1に示されるように、デジタル−アナログ・コンバーター16の入力信号In1及びフィードバック信号SFBは、加算器12へ入力され、そして減算され誤差信号Seを生成する。誤差信号Seは、積分器13により積分され、そして次に量子化器14により量子化される。量子化誤差は量子化された雑音を生じるので、雑音は、フィルター18により濾波され、最終的に出力信号Out1を出力する。
図2を参照する。図2は、従来技術の2次シグマデルタ変調器20の図である。2次シグマデルタ変調器20は、加算器12、積分器13、第2の加算器22、第2の積分器23、量子化器14、デジタル−アナログ・コンバーター16、及びフィルター18を有する。シグマデルタ変調器20の段数は、フィードバックループの量に依存する。図2に示されるように、デジタル−アナログ・コンバーター16の入力信号In1及びフィードバック信号SFBは、加算器12へ入力され、そして減算され誤差信号Seを生成する。誤差信号Seは、積分器13により積分され、積分信号Siを生成する。デジタル−アナログ・コンバーター16の積分信号Si及びフィードバック信号SFBは、第2の加算器22へ入力され、そして減算され、そして次に第2の積分器23により積分され、そして量子化器14により量子化される。量子化誤差は量子化された雑音を生じるので、雑音は、フィルター18により濾波され、最終的に出力信号Out1を出力する。従って、2次シグマデルタ変調器20は、全体としてシグマデルタ演算を2回処理する。
この理由により、シグマデルタ演算の次数が増加するほど、シグマデルタ変調器の回路は、より複雑になる。図3を参照する。図3は、従来技術の5次シグマデルタ変調器30の図である。図3に示されるように、5次シグマデルタ演算は、第1のシグマデルタ処理要素PE1、第2のシグマデルタ処理要素PE2、第3のシグマデルタ処理要素PE3、第4のシグマデルタ処理要素PE4、及び第5のシグマデルタ処理要素PE5により実行される。各シグマデルタ処理要素(PE1〜PE5)は、少なくとも乗算器、加算器、及び積分器を有する。例えば、第2のシグマデルタ処理要素PE2は、乗算器a(2)、b(2)、g(1)及びc(2)、積分器332、並びに加算器321及び322を有する。図3に示されるように、1次シグマデルタ演算は、入力信号In1に対し、第1のシグマデルタ処理要素PE1により処理される。そして次に2次、3次、4次、及び5次シグマデルタ演算は、入力信号In1に対し連続して処理される。5段のシグマデルタ演算を終えた後、結果は、量子化器34により量子化され、そして次に遅延ユニット37により1クロック周期分だけ遅延され、最終的に出力信号Out1を出力する。入力信号In1に対する5段のシグマデルタ演算は、5次シグマデルタ変調器30を通じて得られる。しかしながら、5次シグマデルタ変調器30は、少なくとも8個の加算器、18個の乗算器、及び5個の積分器を必要とし、これらはハードウェア面積を消費する。
音声処理の直接的な実施は、音声処理がkHzの周波数のみを有するので、非常に多くのハードウェア面積及びコストを消費する。従って、多くの設計は、近年、中央演算処理装置(CPU)又はデジタルシグナルプロセッサー(DSP)のような汎用マイクロプロセッサーにより実施される。しかしそれらのハードウェアのコストは非常に高く、結果として動作周波数を上昇させ、FPGA内で実施することが困難である。従来技術では、複数段を有するシグマデルタ回路は、複数の加算器、乗算器、及び積分器を必要とする。より多くの段数のシグマデルタ回路が用いられるほど、より多くの加算器、乗算器、及び積分器が必要とされる。これらの要素は、製造コストだけでなくハードウェア面積も増大させる。
本考案は、タイムシェアリングアーキテクチャを有するシグマデルタ回路を提供する。
シグマデルタ回路は、係数生成要素、シグマデルタ処理要素、及び記憶要素を有する。係数生成要素は、シグマデルタ演算の係数を生成するために用いられる。シグマデルタ処理要素は、係数生成要素により生成された係数に従い、シグマデルタ演算を実行するために用いられる。記憶要素は、シグマデルタ処理要素により実行されたシグマデルタ演算の結果を記憶するために用いられる。シグマデルタ回路は、係数生成要素、シグマデルタ処理要素及び記憶要素を通じ、複数段のシグマデルタ演算を実行するために用いられる。
本考案のこれら及び他の目的は、以下の種々の図及びグラフに説明された好適な実施例の詳細な説明を読むことにより、当業者に明らかである。
図4を参照する。図4は、本考案の実施例によるタイムシェアリングアーキテクチャを有するシグマデルタ回路40の図である。シグマデルタ回路40は、係数生成要素41、シグマデルタ処理要素44、及び記憶要素47を有する。係数生成要素41は、シグマデルタ演算の係数a、c、及びgを生成するために用いられ、また第1のマルチプレクサMUX1、第2のマルチプレクサMUX2、及び第3のマルチプレクサMUX3を有する。第1のマルチプレクサMUX1は、n個の入力端子、制御端子411、及び出力端子412を有する。n個の入力端子は、係数a[1]〜a[n]を受信するために用いられる。制御端子411は、状態信号ST1を受信するために用いられる。そして出力端子412は、n個の係数a[1]〜a[n]から1つの係数を選択し出力するために用いられる。第2のマルチプレクサMUX2は、n個の入力端子、制御端子413、及び出力端子414を有する。n個の入力端子は、係数c[1]〜c[n]を受信するために用いられる。制御端子413は、状態信号ST1を受信するために用いられる。そして出力端子414は、n個の係数c[1]〜c[n]から1つの係数を選択し出力するために用いられる。第3のマルチプレクサMUX3は、n個の入力端子、制御端子415、及び出力端子416を有する。n個の入力端子は、係数g[1]〜g[n]を受信するために用いられる。制御端子415は、状態信号ST1を受信するために用いられる。そして出力端子416は、n個の係数g[1]〜g[n]から1つの係数を選択し出力するために用いられる。シグマデルタ処理要素44は、係数生成要素41により生成された係数a、c、及びgに従い、シグマデルタ演算を実行するために用いられる。シグマデルタ処理要素44は、共通シグマデルタ処理要素であり、少なくとも乗算器、加算器、及び積分器を有する。図4に示されるように、シグマデルタ処理要素44は、4個の乗算器431、432、433、及び434、2個の加算器45及び46、並びに積分器42を有する。4個の乗算器431、432、433、及び434の係数は、それぞれ、係数生成要素41により生成された係数a、a、g、cである。出力信号Out1は、次の式で表され得る。
Figure 0003131429
5段のシグマデルタ演算が実行される必要がある場合、n=5とする。従って、異なる係数a、c、及びgは、各段のシグマデルタ演算で利用され、5段のシグマデルタ演算を完成する。記憶要素47は、シグマデルタ処理要素44により実行されたシグマデルタ演算の結果を記憶するために用いられる。シグマデルタ回路40は、係数生成要素41、シグマデルタ処理要素44及び記憶要素47を通じ、複数段のシグマデルタ演算を実行するために用いられる。記憶要素47は、ランダムアクセスメモリー(RAM)である。
図5を参照する。図5は、図4の積分器42の実施例を説明する図である。積分器42は、フィードバックループを形成する、加算器52及び遅延ユニット54を有する。加算器52は、2つの入力端子522及び524を有する。2つの入力端子522及び524は、それぞれ、入力信号In1及び前の出力信号の値を受信するために用いられる。入力信号In1を前の出力信号の値に加算した後、第2の演算信号S2が生成される。次に、第2の演算信号S2は、1クロック周期だけ遅延ユニット54により遅延され、最終的な出力信号Out1を生成する。
図6を参照する。図6は、図4の積分器42の別の実施例を説明する図である。積分器42は、フィードバックループを形成する、加算器62及び遅延ユニット64を有する。加算器62は、入力信号In1を受信する第1の入力端子622、及び遅延ユニット64の出力端子と結合され、1クロック周期の遅延の後、前の出力信号の値を受信する第2の入力端子624、を有する。入力信号In1を1クロック周期の遅延の後に前の出力信号の値に加算した後、最終的な出力信号Out1が生成される。
従って、図5及び図6から分かることは、積分器のアーキテクチャは、加算器に加え遅延ユニットとして見なされ得るということである。従って、図4のシグマデルタ処理要素44は、加算器に加え乗算器に簡単化され得る。また複数のマルチプレクサ及び複数の遅延ユニットが、配置され、異なる段数の演算を実行する。結果として、より多くの加算器及びより多くの乗算器が削減され、より多くのハードウェア面積を更に節約し得る。
図7を参照する。図7は、本考案の別の実施例によるタイムシェアリングアーキテクチャを有するシグマデルタ回路70の図である。シグマデルタ回路70は、係数生成要素71、シグマデルタ処理要素74、及び記憶要素77を有する。係数生成要素71は、シグマデルタ演算の係数a、c、及びgを生成するために用いられ、また第1のマルチプレクサMUX1、第2のマルチプレクサMUX2、及び第3のマルチプレクサMUX3を有する。第1のマルチプレクサMUX1、第2のマルチプレクサMUX2、及び第3のマルチプレクサMUX3の動作原理は、図4の実施例と同様であり、更に説明されない。シグマデルタ処理要素74は、係数生成要素71により生成された係数a、c、及びgに従い、シグマデルタ演算を実行するために用いられる。シグマデルタ処理要素74は、簡略化後のシグマデルタ処理ユニットであり、乗算器73、加算器75、4個の遅延ユニット76、6個のマルチプレクサMUX11〜MUX66、及び量子化器84を有する。記憶ユニット77は、シグマデルタ処理要素74のシグマデルタ演算の結果を記憶するために用いられる。この実施例では、複数のパラメーターaddsub_res、wne、wptr、rptr、dfram、及びd2ramが記憶され得る。破線AA’の左側では、シグマデルタ処理要素74は、マルチプレクサMUX11〜MUX44を通じ追加の動作を処理するパラメーターを選択するために用いられる。また破線AA’の右側では、係数生成要素71により生成された係数a、c、及びgの1つは、マルチプレクサMUX66により選択され、そして1つのパラメーターがマルチプレクサMUX55により選択され、乗算演算を処理するために乗算器73に入力される。図7の遅延ユニット76は、1クロック周期分、遅延するために用いられる。量子化器84は、シグマデルタ演算の結果を量子化するために用いられる。シグマデルタ処理要素74は、複数のマルチプレクサMUX11〜MUX66の選択を通じて、乗算器73及び加算器75の量を節約し得る。シグマデルタ回路70は、係数生成要素71、シグマデルタ処理要素74及び記憶要素77を通じ、複数段のシグマデルタ演算を実行するために用いられる。遅延ユニット76は、D型フリップフロップである。また記憶要素77は、ランダムアクセスメモリー(RAM)である。
図8は、タイムシェアリングアーキテクチャを有するシグマデルタ回路の動作を説明する図である。時間軸は、5個の段階1、2、3、4、及び5に分割される。5個の段階は、5個のシグマデルタ処理要素PE1〜PE5によりシグマデルタ演算を実行するために用いられる。現在の状態の段階は、状態信号ST1により選択され得る。また各段階の間の(加算演算又は乗算演算のような)所望の動作は、カウント信号CNT1により選択され得る。異なる状態における異なる係数は、係数生成要素41を通じて生成される。例えば、第1の状態では、係数a(1)、c(1)、及びg(1)が生成される。同様に考えると、第5の状態では、係数a(5)、c(5)、及びg(5)が生成される。従って、1つのシグマデルタ処理ユニット74のみが、異なる段数(異なる状態)を有するシグマデルタ演算を、タイムシェアリングアーキテクチャを利用し実行するために必要とされる。複数のマルチプレクサMUX11〜MUX66及びカウント信号CNT1は、回路内のマルチプレクサ及び加算器の量を更に節約するために用いられる。1つのマルチプレクサ及び1つの加算器のみが、異なる加算演算又は乗算演算を実行しシグマデルタ演算を完成するために用いられる。
図9を参照する。図9は、音声処理アーキテクチャ90の図である。音声処理アーキテクチャ90は、アナログ−デジタル・コンバーターADC1、サンプリング・レート・コンバーター92、音声処理ユニット94、シグマデルタ変調器95、増幅器96、低域通過フィルター97、及び拡声器98を有する。アナログ−デジタル・コンバーターADC1は、信号をIS(inter−IC sound)のようなデジタル形式に変換するために用いられる。Inter IC Soundデジタル形式ISは、サンプリングレート変換を処理されるか、又は先ずサンプリング・レート・コンバーター92により再サンプリングされ、音声処理ユニット94により処理され、そして次にシグマデルタ演算をシグマデルタ変調器95により処理される。シグマデルタ変調器95は、図4のシグマデルタ回路40、又は図7のシグマデルタ回路70であり得る。シグマデルタ変調器95は、タイムシェアリングアーキテクチャを利用し、加算器及び乗算器の量を削減する。シグマデルタ変調器95により出力された信号は、増幅器96へ提供される。増幅器96は、Dクラスの増幅器か、ABクラスの増幅器であり得る。最後に、信号は、拡声器98へ送信され、再生される。拡声器98はホーンである。また低域通過フィルター97は、増幅器96及び拡声器98の間に結合され、雑音を濾波する。
上述の実施例は、単に本考案を説明するために提示された。上述の実施例は、本考案の範囲を限定すると見なされるべきではない。遅延ユニット76は、D型フリップフロップだけに限定されず、別の種類の遅延ユニットであり得る。記憶要素47は、ランダムアクセスメモリーだけに限定されず、他の記憶装置であり得る。係数生成要素41内に含まれるマルチプレクサの量は、シグマデルタ演算のための係数の量に対応し、また3個のマルチプレクサのみに限定されない。シグマデルタ回路40及びシグマデルタ回路70は、両方ともタイムシェアリングアーキテクチャを利用する。これら回路の違いは、シグマデルタ処理要素70が、複数のマルチプレクサMUX11〜MUX66の使用を通じて、より多くの加算器及び乗算器を節約し得ることである。しかし、上述の実施例は、単に本考案の例を説明するために用いられた。また上述の実施例の1つに限定されるものではない。
以上の記載から、本考案は、タイムシェアリングアーキテクチャを有するシグマデルタ回路を提供する。シグマデルタ回路40及びシグマデルタ回路70のうち、異なる状態のための及び異なる所望の演算のための異なる係数は、係数生成要素41により生成される。また、複数のシグマデルタ演算は、状態信号ST1及びカウント信号CNT1の制御を通じて順次実行され得る。より多くの加算器及び乗算器は、複数のマルチプレクサMUX11〜MUX66の使用を通じて節約され得る。結果として、より多くのシグマデルタ処理要素が、除去され得る。また加算器及び乗算器のようなより多くの要素が節約され得る。これはハードウェア面積及びコストの浪費を防ぎ得る。更に、動作周波数は、適当な範囲に制御され得る。例えば、一般的な音声サンプリングレートは44.1kHzである。5段のシグマデルタ演算が必要とされ且つシグマデルタ演算の各段が5個の所望の段階を有する場合、動作周波数は(44.1k×5×5)Hzであり、これは依然としてFPGAに実施され得る。
当業者は、本考案の教示を守りつつ、装置及び方法の多くの変形及び代替がなされ得ることを直ちに理解するだろう。従って、以上の開示は、特許請求の範囲の境界及び範囲によってのみ限定されると見なされるべきである。
従来技術の1次シグマデルタ変調器の図である。 従来技術の2次シグマデルタ変調器の図である。 従来技術の5次シグマデルタ変調器の図である。 本考案の実施例によるタイムシェアリングアーキテクチャを有するシグマデルタ回路の図である。 図4の積分器の実施例を説明する図である。 図4の積分器の別の実施例を説明する図である。 本考案の別の実施例によるタイムシェアリングアーキテクチャを有するシグマデルタ回路の図である。 タイムシェアリングアーキテクチャを有するシグマデルタ回路の動作を説明する図である。 音声処理アーキテクチャの図である。
符号の説明
40、70 シグマデルタ回路
41、71 係数生成要素
42 積分器
44 シグマデルタ処理要素
45、46、52、62、75 加算器
47 記憶要素
54、64、76 遅延ユニット
411、413、415 制御端子
412、414、416 出力端子
522、524、622、624 入力端子
73 乗算器
74 シグマデルタ処理要素
77 記憶要素
84 量子化器
90 音声処理アーキテクチャ
92 サンプリング・レート・コンバーター
94 音声処理ユニット
95 シグマデルタ変調器
96 増幅器
97 低域通過フィルター
98 拡声器
a、c、g 係数
ADC1 アナログ−デジタル・コンバーター
CNT1 カウント信号
In1 入力信号
MUX1〜3、MUX11〜66 マルチプレクサ
Out1 出力信号
S2 演算信号
ST1 状態信号

Claims (11)

  1. タイムシェアリングアーキテクチャを有するシグマデルタ回路であって:
    シグマデルタ演算の係数を生成するために用いられる係数生成要素;
    前記係数生成要素により生成された係数に従い、シグマデルタ演算を実行するために用いられるシグマデルタ処理要素;及び
    前記シグマデルタ処理要素により実行されたシグマデルタ演算の結果を記憶するために用いられる記憶要素、
    を有し、
    前記シグマデルタ回路は、前記係数生成要素、前記シグマデルタ処理要素及び前記記憶要素を通じ複数段のシグマデルタ演算を実行するために用いられる、シグマデルタ回路。
  2. 前記係数生成要素は、複数のマルチプレクサを更に有し、各マルチプレクサは:
    複数の係数を受信するために用いられる複数の入力端子;
    状態信号を受信するために用いられる制御端子;
    複数の係数の1つを選択し、前記状態信号に従い出力するために用いられる出力端子、
    を有する、請求項1記載のシグマデルタ回路。
  3. 前記シグマデルタ処理要素は:
    入力信号を受信するために用いられる第1の入力端子、出力信号を受信するために用いられる第2の入力端子、及び出力端子を有し、及び前記入力信号及び前記出力信号に対し加算演算を処理し演算信号を生成するために用いられる加算器;及び
    前記加算器の出力端子と結合され前記演算信号を受信する入力端子、及び前記加算器の第2の入力端子と結合された出力端子を有し、前記演算信号に対し積分演算を処理し前記出力信号を生成するために用いられる積分器、
    を有する、請求項1記載のシグマデルタ回路。
  4. 前記積分器は:
    前記演算信号を受信するために用いられる第1の入力端子、前記出力信号を受信するために用いられる第2の入力端子、及び出力端子を有し、及び前記演算信号及び前記出力信号に対し加算演算を処理し第2の演算信号を生成するために用いられる加算器;及び
    前記加算器の出力端子と結合され前記第2の演算信号を受信する入力端子、及び前記加算器の第2の入力端子と結合された出力端子を有し、前記第2の演算信号を1クロック周期分遅延させ前記出力信号を生成するために用いられる遅延器、
    を有する、請求項3記載のシグマデルタ回路。
  5. 前記遅延器は、前記第2の演算信号をラッチし及び前記出力信号を次のクロックで出力するために用いられるD型フリップフロップである、請求項4記載のシグマデルタ回路。
  6. 前記シグマデルタ処理要素は、前記積分器の出力と結合された量子化器を更に有し、前記量子化器は前記出力信号を量子化するために用いられる、請求項3記載のシグマデルタ回路。
  7. 前記シグマデルタ処理要素は、第2のマルチプレクサを更に有し、前記第2のマルチプレクサは:
    前記加算器の出力端子と結合され前記加算器の演算結果を受信する第1の入力端子;
    前記記憶要素と結合され前記シグマデルタ処理要素の前のシグマデルタ演算結果を受信する第2の入力端子;
    前記状態信号及びカウント信号をそれぞれ受信するために用いられる2つの制御端子;及び
    前記加算器の演算結果又は前記シグマデルタ処理要素の前記前のシグマデルタ演算結果を、前記2つの制御端子で受信した前記状態信号及び前記カウント信号に従い選択し出力するために用いられる出力端子、
    を有する、請求項3記載のシグマデルタ回路。
  8. 前記シグマデルタ処理要素は、前記係数生成要素の出力端子と結合された第3のマルチプレクサを更に有し、前記第3のマルチプレクサは前記複数の係数の1つを選択し前記状態信号及び前記カウント信号に従い出力するために用いられる、請求項7記載のシグマデルタ回路。
  9. 前記シグマデルタ処理要素は、乗算器を更に有し、前記乗算器は:
    前記第3のマルチプレクサの出力端子と結合され前記第3のマルチプレクサにより出力された前記係数を受信する第1の入力端子;
    前記第2のマルチプレクサと結合され前記加算器の演算結果又は前記シグマデルタ処理要素の前のシグマデルタ演算結果を受信する第2の入力端子;及び
    出力端子、
    を有し、
    前記乗算器は、前記第3のマルチプレクサにより出力された前記係数に対し、前記加算器の演算結果又は前記シグマデルタ処理要素の前のシグマデルタ演算結果により乗算演算を処理し、前記シグマデルタ演算結果を生成するために用いられる、請求項8記載のシグマデルタ回路。
  10. 前記記憶要素はメモリーである、請求項1記載のシグマデルタ回路。
  11. 前記記憶要素はランダムアクセスメモリー(RAM)である、請求項1記載のシグマデルタ回路。
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