JP2002064384A - デルタシグマ変調器、デジタル信号処理装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 切り替えノイズを全く発生することなく、Δ
Σ変調器の次数を問わず、０データ入力時のΔΣ変調器
の出力パルス列自体が常に決まった形と位相のミュート
パターンへと変化するデジタル信号処理装置を提供す
る。 【解決手段】 インターフェース（Ｉ／Ｆ）部３は、端
子２を介して入力された入力データをデジタル信号処理
装置１内で扱えるデータにする。デジタル補間フィルタ
４は、Ｉ／Ｆ部３を介した上記入力データ間の補間を行
う。ΔΣ変調器６は、デジタル補間フィルタ４からのフ
ィルタリング出力にΔΣ変調処理を施す。波形整形器７
は、ΔΣ変調器６の変調出力の波形を整形する。ＬＰＦ
８は、波形整形器７からの波形整形出力を適度に減衰し
滑らかなアナログオーディオ信号を端子９に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１ビット音楽信用
のデジタル信号処理装置及び、１６ビット、２０ビット
又は２４ビット等のマルチビットのオーディオデジタル
データにデルタシグマ（ΔΣ）変調を施して、１ビット
又は数ビットのデータを出力するデジタル信号処理装置
及び方法に関する。

【０００２】

【従来の技術】１ビットのΔΣ変調器は、入力デジタル
データに応じた１と０のパルス列を出力する。このため
入力データがプラスの大きな値のときは１のパルスが多
く出力され、マイナスの大きな値のときは０が多く出力
される。同様に入力データが０のときは１と０のパルス
の数がトータルでは丁度半々になる。なお、ここで用い
られる“０”はデジタル信号上の表現であり、実際には
“−１”の意味である。

【０００３】このパルス列で完全な無音を作るには、当
該パルス列が、例えば「１０１０１０・・」又は図９に
示すように「１１００１１００・・という」デューティ
比５０％の固定パターンか、又はある単位数あたりで１
と０の数が等しく、同じパターンの繰り返しである必要
がある。

【０００４】この単位数あたりで「１」と「０」の符号
発生頻度が等しく、かつ同じパターンが繰り返すような
パルス列からなる信号は、図１０に示す様に、例えば数
百ｋＨｚ以上の帯域に１〜２本のスペクトラムが立つだ
けで、これよりも低い帯域においてはレベルが理論的に
−∞ｄＢとなる。このような信号をミュートパターンと
呼ぶことにする。

【０００５】通常のΔΣ変調器は、入力信号が０になれ
ばトータルとしてのパルス出力は１と０が半々である
が、ΔΣ変調の性質により個々の出力は固定パターンに
ならず図１１に示す様なランダムに近いパルス列にな
る。この図１１に示すようなランダムに近いパルス列の
信号は、高い周波数帯域にノイズを多く持ち、図１２に
示す様なスペクトラムを持つものとなる。このため、入
力データが例えば無音のオーディオデータ（「０」が連
続するオーディオデータ、以下、無音データとよぶ。）
であっても、１ビットＤ／Ａコンバータの出力パルス列
から生成されるオーディオ信号は、可聴帯域のノイズレ
ベルが理論的に皆無にならない。すなわち、当該オーデ
ィオ信号は、その理論的なノイズと高周波ノイズやジッ
タとの相互作用などによって、Ｓ／Ｎが低下したものと
なってしまう。

【０００６】よってこの理論的なノイズによってＳ／Ｎ
が低下することを防ぐため、出力信号を強制的にミュー
トパターンに切り替える方法が存在するが、もともと無
音データ入力であっても連続している出力パルス列を、
図１３の（ａ）に示すように、いきなり無関係なミュー
トパターンに切り替えるようになってしまうため、その
切り替え部で不連続点が発生してしまう。このため、当
該図１３の（ａ）に示すような出力パルス列を波形整形
し、さらにローパスフィルタを介して生成したアナログ
音声信号には、上記不連続点に起因する図１３の（ｂ）
に示すような「プチ」というノイズを発生してしまって
いた。

【０００７】また、この不連続点に起因する切り替えノ
イズを低減する技術として、例えば特開平８−１８６４
９７号公報には、出力パルスの積分値を監視してタイミ
ングを合わせ込み、影響の少ないところで切り替えるよ
うな技術が開示されている。ただし、この場合も切り替
えノイズを皆無にするのは困難であり、また、操作も複
雑で規模も大きくなった。

【０００８】また、本件出願人が特開平９−３０７４５
２号公報により開示したように、ΔΣ変調器にミュート
パターンを入力し、積分器の残りの値を制御してΔΣ変
調器の出力そのものをミュートパターンに近いものに
し、ΔΣ変調器出力がミュートパターンと一致した時点
で切り替えるという手法も存在するが、切り替えノイズ
はほんの僅かに発生して完全に無いわけではない。

【０００９】また、本件出願人が特願平１１−０３１５
４９号にて出願したように、ΔΣ変調器の出力そのもの
が固定パターンへと変化する手法も存在するが、ΔΣ変
調器の次数が偶数に限られることや、ミュートパターン
の形や位相がその都度異なってしまうという欠点があっ
た。

【００１０】また、以上に説明した１ビットのΔΣ変調
器とは別に、量子化器を複数ビットのものと置き換える
ことでΔΣ方式のＤ／Ａ変換処理には、入力デジタルデ
ータをオーバーサンプリングしてからΔΣ変調を用いて
少数ビットのデータに変換するタイプのΔΣ変調器もあ
る。上記１ビットのΔΣ変調器により出力された信号
（１ビット）は波形整形すればアナログ出力信号となる
が、複数ビットの場合はさらに少数ビットＤ／Ａ変換を
行うことでアナログ出力信号となる。なお、実際には高
周波ノイズを適度に除去するローパスフィルタが挿入さ
れる。

【００１１】図１４には、入力データを少数ビットのデ
ータに変換するタイプのΔΣ変調器を用いて、マルチビ
ットオーディオデータをＤ／Ａ変換処理するデジタル信
号処理装置７０の従来の具体例を示す。このデジタル信
号処理装置７０において、入力データ７１は、入力デー
タインターフェース（Ｉ／Ｆ）７２に供給され、当該Ｄ
／Ａ変換処理装置内で扱えるデータにされてから信号処
理部７３に供給される。信号処理部７３はアッテネーシ
ョン、バスブースト、イコライズ等の信号処理を上記デ
ータに施して得た信号処理データ７４をデジタル補間フ
ィルタ７５に供給する。デジタル補間フィルタ７５は信
号処理データ７４をオーバーサンプリングし、その出力
７６をΔΣ変調器７７に供給する。ΔΣ変調器７７は上
記オーバーサンプリング出力７６を少数ビットのデータ
７８に変換し、少数ビットＤ／Ａ変換器７９に供給す
る。少数ビットＤ／Ａ変換器７９は、数ビットになった
データをアナログ信号８０に変換し、ローパスフィルタ
（ＬＰＦ）８１に供給する。ＬＰＦ８１は上記アナログ
信号の高域ノイズを適度に減衰し滑らかなアナログ信号
８２を出力する。

【００１２】このＤ／Ａ変換器７９による少数ビットの
Ｄ／Ａ変換では、抵抗やスイッチドキャパシタをローテ
ーションさせて重み付けするダイナミックエレメントマ
ッチング方式やＰＷＭ変換方式などが用いられる。ＰＷ
Ｍ変換の場合、例えばΔΣ変調の出力が３ビット（±
１．５，±１．０，±０．５，０）とすると、図１５に
示す様にパルスの長さを変えてこれを表現する。単純に
パルス幅を変えるタイプや、補助関係にある二つのＰＷ
Ｍ信号の差動をとるタイプなど様々な方法があるが、ど
れもΔΣ変調器出力が０の場合、パルスのＨとＬの長さ
はほぼ同じになる。

【００１３】このため、上記デジタル信号処理装置への
入力が０になると、この装置からの出力であるアナログ
出力信号も同じ電圧が一定か、もしくはデューティー比
５０％のパルスが続くものと考えられるが、実際には通
常のΔΣ変調器は積分器とフィードバックを持つため入
力信号が０になっても出力信号は０固定にはならず、０
の他に＋０．５や−１．０といった値がランダムに出力
されて高い周波数にノイズを多く持つ図１６に示すよう
なスペクトラムの信号となる。これにより入力が０であ
っても可聴帯域の理論的なノイズレベルは皆無にはなら
ない。

【００１４】この無音時のノイズレベルをより下げるた
めに、デジタルデータが一定時間０であることを検出し
て（以下０検出という）ΔΣ変調器出力を強制的に０に
切り替えるタイプのＤ／Ａ変換処理装置が存在するが、
もともと無音データ入力であっても連続している出力パ
ルス列を、いきなり無関係な０固定に切り替えるために
不連続が生じ、図１７に示すように無音へ切り替わる瞬
間に「プチ」というノイズを発生してしまっていた。

【００１５】また通常のΔΣ変調器は、入力信号が０に
なるとその時点で積分器に残っていた端数データ（ΔΣ
変調器のフィードバック信号のＬＳＢよりも小さい桁の
データ）が次段で積分されてフィードバックがかかるこ
とによってある周期で同じ計算が延々と繰り返され、周
期的な動作ノイズを発生する。この動作ノイズは電源グ
ランドやＩＣのサブ基板等を介して信号ラインに混入し
てしまい、絶対的なレベルは小さいものの「ピー」と人
工的なノイズとして聞こえるため耳につきやすい。以
下、この周期的なノイズをアイドリングノイズと呼ぶ。
図１８にはアイドリングノイズの具体例を示す。

【００１６】アイドリングノイズはΔΣ変調器の入力に
ＤＣデータを足し込むことで、動作ノイズが多少分散し
たり周波数が可聴帯域外に出たりと、ある程度軽減する
ことができる。しかしＤＣデータによってアナログ出力
にオフセットがつくことに不都合がある場合もあり、ま
たアイドリングノイズが可聴帯域から完全に無くならな
い場合もある。

【００１７】しかも少数ビットＤ／Ａ変換の前に、信号
処理部において音楽の低域や高域のレベルをコントロー
ルするイコライズ等の信号処理を行うと、フィードバッ
ク及び語長の有限性などから入力信号が０であっても信
号処理経路に何かしらの端数が残ってしまう場合があ
り、これがＤＣデータとなってアイドリングノイズが発
生したり変化する場合がある。

【００１８】また、０検出時にΔΣ変調器出力を変更す
ることなく、外部のライン出力をトランジスタ等でグラ
ンドとショートさせてＳ／Ｎ比を向上させる方法が一般
的であるが、部品点数が増える上、アイドリングノイズ
は出力信号だけでなく電源やグランド等を通して各部に
回り込むためこれを完全に無くすことは難しい。

【００１９】

【発明が解決しようとする課題】そこで、本発明は、０
データ入力時には切り替えノイズを発生することなく、
ミュートパターンを出力することのできるデルタシグマ
変調器の提供を目的とする。

【００２０】本発明は、切り替えノイズを全く発生する
ことなく、ΔΣ変調器の次数を問わず、０データ入力時
のΔΣ変調器の出力パルス列自体が常に決まった形と位
相のミュートパターンへと変化するデジタル信号処理装
置及び方法の提供を目的とする。

【００２１】また、本発明は、切り替えノイズを全く発
生することなく、イコライザ等の信号処理如何に影響さ
れず、０データ入力時に、ミュートパターンを出力する
ことのできるデルタシグマ変調器の提供を目的とする。

【００２２】また、本発明は、簡単な構造で、切り替え
ノイズを全く発生することなく、イコライザ等の信号処
理如何に影響されず、０データ入力時のΔΣ変調器の出
力データ及び演算を固定し、Ｓ／Ｎを向上させるととも
にアイドリングノイズの発生も防ぐことのできるデジタ
ル信号処理装置及び方法の提供を目的とする。

【００２３】

【課題を解決するための手段】本発明に係るデルタシグ
マ変調器は、上記課題を解決するために、複数個の積分
器を備えたデルタシグマ変調器において、所定の周期で
繰り返す信号が入力されたときには、上記複数個の積分
器の内の所定数の積分器に所定のデータを足し込むこと
で出力ビット列を所定の周期で繰り返す信号にする。

【００２４】本発明に係るデジタル信号処理装置は、上
記課題を解決するために、多ビットの入力データにオー
バーサンプリングとデルタシグマ変調を施して高速１ビ
ットデータを得るデジタル信号処理装置において、複数
個の積分器を備え、その内の所定数の積分器の内の少な
くとも一つの積分器には、端数を除去する端数除去手段
を設け、この端数除去手段により上記少なくとも一つの
積分器出力に第１の所定のデータを足し込むと共に、上
記所定数の積分器の内の別の積分器に第２の所定のデー
タを足し込むデルタシグマ変調手段と、入力データが一
定期間ゼロデータが続くデータであることを検出するゼ
ロ検出手段とを備え、上記ゼロ検出手段にて上記入力デ
ータが一定期間ゼロデータの続くデータであることを検
出したとき、上記デルタシグマ変調手段は、所定の周期
で繰り返す信号に対して、上記端数除去手段を使って上
記第１の所定のデータを足し込んで下位ビットを０と
し、上記所定数の積分器の内の別の積分器に上記第２の
所定のデータを足し込んで所定のタイミングにおいて積
分器の値を０とする。

【００２５】本発明に係るデジタル信号処理方法は、上
記課題を解決するために、多ビットの入力データにオー
バーサンプリングとデルタシグマ変調を施して高速１ビ
ットデータを得るデジタル信号処理方法において、複数
個の積分器の内の所定数の積分器の少なくとも一つの積
分器に発生する、端数を除去する端数除去工程を設け、
この端数除去工程により上記少なくとも一つの積分器出
力に第１の所定のデータを足し込むと共に、上記所定数
の積分器の内の別の積分器に第２の所定のデータを足し
込むデルタシグマ変調工程と、入力データが一定期間ゼ
ロデータが続くデータであることを検出するゼロ検出工
程とを備え、上記ゼロ検出工程にて上記入力データが一
定期間ゼロデータが続くデータであることを検出したと
き、上記デルタシグマ変調工程は、所定の周期で繰り返
す信号に対して、上記端数除去工程を使って上記第１の
所定のデータを足し込んで下位ビットを０とし、上記所
定数の積分器の内の別の積分器に上記第２の所定のデー
タを足し込んで所定のタイミングにおいて積分器の値を
０とする。

【００２６】本発明に係るデルタシグマ変調器は、上記
課題を解決するために、複数個の積分器を備えたデルタ
シグマ変調器において、複数ビットの量子化手段と、上
記複数個の積分器の内の所定数の積分器に所定のデータ
を足し込むことで上記量子化手段の出力ビット列を適当
な値に固定する。

【００２７】本発明に係るデジタル信号処理装置は、上
記課題を解決するために、多ビットの入力データにオー
バーサンプリングとデルタシグマ変調を施して少数ビッ
トデータを得るデジタル信号処理装置において、複数個
の積分器と複数ビットの量子化手段を備え、上記複数個
の積分器の内の所定数の積分器の内の少なくとも一つの
積分器には、端数を除去する端数除去手段を設けてなる
デルタシグマ変調手段と、入力データが一定期間ゼロデ
ータが続くデータであることを検出するゼロ検出手段と
を備え、上記ゼロ検出手段にて上記入力データが一定期
間ゼロデータが続くデータであることを検出したときに
は、上記デルタシグマ変調手段の上記端数除去手段によ
り積分器出力に所定のデータを足し込んで下位ビットを
０とし、上記量子化手段の出力ビット列を適当な値に固
定する。

【００２８】本発明に係るデジタル信号処理方法は、上
記課題を解決するために、多ビットの入力データにオー
バーサンプリングとデルタシグマ変調を施して少数ビッ
トデータを得るデジタル信号処理方法において、複数個
の積分器と複数ビットの量子化工程を備え、所定の積分
器の内の少なくとも一つの積分器には、端数を除去する
端数除去工程を設けてなるデルタシグマ変調工程と、入
力データが一定期間ゼロデータが続くデータであること
を検出するゼロ検出工程とを備え、上記ゼロ検出工程に
て上記入力データが一定期間ゼロデータが続くデータで
あることを検出したときには、上記デルタシグマ変調工
程の上記端数除去工程により積分器出力に所定のデータ
を足し込んで下位ビットを０とし、上記量子化工程の出
力ビット列を適当な値に固定する。

【００２９】

【発明の実施の形態】以下、本発明のいくつかの実施の
形態について図面を参照しながら説明する。先ず、第１
の実施の形態について図１〜図４を参照しながら説明す
る。この第１の実施の形態は、１６ビット、２０ビット
又は２４ビット等のマルチビットのオーディオデジタル
データ（入力データ）にデルタシグマ（ΔΣ）変調を施
して１ビットデータを出力するデジタル信号処理装置１
である。

【００３０】このデジタル信号処理装置１は、図１に示
すように、端子２を介して入力された上記入力データを
当該デジタル信号処理装置１内で扱えるデータにするイ
ンターフェース（Ｉ／Ｆ）部３と、このＩ／Ｆ部３を介
した上記入力データ間の補間を行うデジタル補間フィル
タ４と、このデジタル補間フィルタ４からのフィルタリ
ング出力にΔΣ変調処理を施すΔΣ変調器５と、このΔ
Σ変調器５の変調出力の波形を整形する波形整形器７
と、この波形整形器７からの波形整形出力を適度に減衰
し滑らかなアナログオーディオ信号を端子９に出力する
ＬＰＦ８とを備える。

【００３１】また、このデジタル信号処理装置１は、上
記Ｉ／Ｆ部３を介した上記入力データから「０」の連続
を検出するゼロ検出器１０と、ゼロ検出器１０からの検
出結果に基づいてΔΣ変調器５の出力を常に決まった形
と位相のミュートパターンに変化させるシステムコント
ローラ１１とを備える。

【００３２】次に、このデジタル信号処理装置１の動作
を概略的に説明する。端子２から供給された上記入力デ
ータは、Ｉ／Ｆ部３を介してデジタル補間フィルタ４及
びゼロ検出器１０に供給される。

【００３３】ゼロ検出器１０は、上記入力データとして
ある一定時間以上“０”のデータが続くことを検出した
とき、その入力データが無音データであるとみなして、
検出信号１２を「１」にし（検出フラグに「１」を立て
る」）、一方、上記入力データが“０”のデータでなく
なったならば即座に検出信号１２を「０」に戻す。この
ゼロ検出器１０からの検出信号１２はシステムコントロ
ーラ１１に入力する。

【００３４】デジタル補間フィルタ４は、Ｉ／Ｆ３を介
した上記入力データのデータとデータ間を適当に補間
し、サンプリング周波数を例えば入力データの６４倍の
レートに変換する。

【００３５】ΔΣ変調器５は、デジタル補間フィルタ４
によるオーバーサンプリングと同じレート（上記入力デ
ータの６４倍のレート）の周波数で動作し、マルチビッ
トの上記補間されたデータを１ビットに変換する（すな
わち再量子化を行う）。このとき、当該１ビットに変換
する際に発生する再量子化ノイズを、高い周波数に集中
させることで可聴帯域のＳ／Ｎをある程度確保する。こ
のΔΣ変調器５の具体的構成及び動作は後述する。この
ΔΣ変調器５からの１ビットデータ１３は、波形整形器
７に入力する。

【００３６】波形整形器７は、ΔΣ変調器５からの１ビ
ットデータ１３を、いわゆるリターンゼロ波形等に変形
し、例えば別電源で生成されたクロック或いはジッタの
少ないクロックでアナログ特性が良好となるように波形
整形する。この波形整形器７の出力信号１４は、ＬＰＦ
８を通過することで、滑らかなアナログ波形となされ
る。

【００３７】次に、ΔΣ変調器５の詳細について説明す
る。ΔΣ変調器５は、図２に示すように、複数個の積分
器（この実施の形態では第１段目から第４段目までの５
個の積分器２０〜２４）と、各積分器２０〜２４の前に
あって後述する量子化器３０からの量子化データが各積
分器２０〜２４への入力としてフィードバックされる演
算器２５〜２９と、第１段目から第４段目までの各積分
器２０〜２３の各出力にそれぞれ１／１６、１／８、１
／４、１／２という係数を乗算してシフトするシフト器
３２、３３、３４、３５と、積分器２０〜２４による積
分後のデータを再量子化する量子化器３０と、量子化器
３０の出力データを上記演算器２５〜２９を介して各積
分器２０〜２４にフィードバックするフィードバック経
路３１とを備えている。

【００３８】また、このΔΣ変調器５は、図１に示した
システムコントローラ１１からミュート係数が供給され
るミュート係数乗算器３６と、このミュート係数乗算器
３６に供給するミュートパターンをデコードするミュー
トパターンデコーダ３７と、このミュートパターンデコ
ーダ３７及び後述する制御回路４４に０〜７までのカウ
ント値３９を供給する３ビットのカウンタ３８と、この
カウント値３９と、上記システムコントローラ１１から
のミュート制御信号４０と、第１段目の積分器２０の加
算出力４１と、２段目積分器２１の加算出力４２と、３
段目積分器２２の加算出力４３とが供給されて、ＤＣ加
算信号４５を３段目積分器２２に、またマスク信号４６
を４段目積分器２３に供給する制御回路４４とを備えて
いる。

【００３９】カウンタ３８は、１サンプル毎にカウント
アップし、０，１，２・・・６，７，０，１・・・と単
純に７までカウントアップを繰り返す。ミュートパター
ンデコーダ３７は、カウント値３９を受けて次の表１に
示すように、１，０，０，１，０，１，１，０という信
号をデコードする。これにより、“１００１０１１
０”，“１００１０１１０”という信号が繰り返すミュ
ートパターンが生成される。

【００４０】

【表１】

【００４１】また、このΔΣ変調器５は、図１に示した
デジタル補間フィルタ４を介した入力データとミュート
係数乗算器３６からの乗算器出力とを加算する演算器１
９を入力側に備えている。

【００４２】第１段目の積分器２０は、上記演算器２５
の演算出力が一方の端子に供給される演算器５１と、こ
の演算器５１の演算出力を遅延する遅延器５２と、この
遅延器５２の遅延出力の端数を除去して演算器５１の他
方の端子に戻す端数除去回路５３とを備えている。ここ
で、演算器５１の出力は制御回路４４に第１の加算出力
４１として供給されている。

【００４３】第２段目の積分器２１は、上記演算器２６
の演算出力が一方の端子に供給される演算器５４と、こ
の演算器５４の演算出力を遅延する遅延器５５と、この
遅延器５５の遅延出力の端数を除去して演算器５４の他
方の端子に戻す端数除去回路５６とを備えている。ここ
で、演算器５４の出力は制御回路４４に第２の加算出力
４２として供給されている。

【００４４】第３段目の積分器２２は、上記演算器２７
の演算出力が一方の端子に供給される演算器５７と、こ
の演算器５７の演算出力を遅延して上記演算器５７の他
方の端子に戻す遅延器５８とを備えている。演算器５７
はさらに他の端子を備え、制御回路４４から上記ＤＣ加
算信号４５が供給される。ここで、演算器５７の出力は
制御回路４４に第３の加算出力４３として供給されてい
る。

【００４５】第４段目の積分器２３は、上記演算器２８
の演算出力が一方の端子に供給される演算器５９と、こ
の演算器５９の演算出力と上記制御回路４４から供給さ
れるマスク信号４６との論理積を求める論理積ゲート６
０と、この論理積ゲート６０の出力を遅延して上記演算
器５９の他方の端子に戻す遅延器６１とを備えている。

【００４６】第５段目の積分器２４は、上記演算器２９
の演算出力が一方の端子に供給される演算器６２と、こ
の演算器６２の演算出力を遅延して上記演算器６２の他
方の端子に戻す遅延器６３とを備えている。

【００４７】第１段目の積分器２０で積分されたデータ
は、シフト器３２にて１／１６にシフトされた後、第２
段目の積分器２１に入力する。以下同様に、第２段目の
積分器２１で積分されたデータはシフト器３３にて１／
８にシフトされた後、第３段目の積分器２２に入力し、
この第３段目の積分器２２で積分されたデータはシフト
器３４にて１／４にシフトされた後、第４段目の積分器
２３に入力し、この第４段目の積分器２３で積分された
データはシフト器３５で１／２にシフトされた後、第５
段目の積分器２４に入力する。この第５段目の積分器２
４の出力は、量子化器３０にて再量子化され、ΔΣ変調
器５からの１ビットデータ１３として図１の波形整形器
７に供給されると共に、フィードバック経路３１から各
演算器２５〜２９を介して各段の積分器２０〜２４にフ
ィードバックされる。

【００４８】第１段目の積分器２０へのフィードバック
データは、減算信号として演算器２５に入力し、この演
算器２５から第１段目の積分器２０の演算器５１へ送ら
れる。また、第２段目の積分器２１へのフィードバック
データは、減算信号として演算器２６に入力し、この演
算器２６から第２段目の積分器２１の演算器５４へ送ら
れる。また、第３段目の積分器２２へのフィードバック
データは、減算信号として演算器２７に入力し、この演
算器２７から第３段目の積分器２２の演算器５７へ送ら
れる。また、第４段目の積分器２３へのフィードバック
データは、減算信号として演算器２８に入力し、この演
算器２８から第４段目の積分器２３の演算器５９へ送ら
れる。また、第５段目の積分器２４へのフィードバック
データは、減算信号として演算器２９に入力し、この演
算器２９から第５段目の積分器２４の演算器６２へ送ら
れる。

【００４９】第１段目の積分器２０において、演算器５
１には端数除去回路５３からの信号が加算信号として供
給される。また、第２段目の積分器２１において、演算
器５４には端数除去回路５４からの信号が加算信号とし
て供給される。

【００５０】端数除去回路５３には、第１段目の積分器
２０の遅延器５２からのデータが入力され、上記図１の
システムコントローラ１１から供給されるミュート制御
信号４０に応じて、第１段目の積分器２０での積分処理
時に端数が徐々に無くなるように極めて小さいＤＣ成分
を発生し、演算器５１に加算信号として送る。また、端
数除去回路５６には、第２段目の積分器２１の遅延器５
５からのデータが入力され、上記ミュート制御信号４０
に応じて、第２段目の積分器２１での積分処理時に端数
が徐々に無くなるように極めて小さいＤＣ成分を発生
し、演算器５４に加算信号として送る。また、この第２
段目の積分器２１内部の端数除去回路５６は、この第２
段目の積分器２１にて端数除去が終了したら、２段目端
数除去終了フラグ６４を制御回路４４に送る。

【００５１】第３の積分器２２の演算器５７には、演算
器２７で上記フィードバックデータが演算されたデータ
と、遅延器５８からのデータ、さらに制御回路４４から
ＤＣ加算信号４５が供給される。そして、この演算器５
７は第３の加算出力４３を制御回路４４に供給する。

【００５２】第４の積分器２３に設けられた論理積ゲー
ト６０には、制御回路４４からマスク信号４６が供給さ
れる。論理積ゲート６０には、演算器５９からの演算出
力も供給されている。この論理積ゲート６０のゲート出
力は遅延器６１により遅延されて積分結果として出力さ
れるとともに演算器５９に戻される。

【００５３】次に、上記デジタル信号処理装置１の動作
の詳細について、入力データが通常の音楽データである
ときと、無音データであるときに分けて説明する。先
ず、入力データが通常の音楽データであるとき、ゼロ検
出器１０は上記入力データからある一定時間以上の
“０”のデータの連続を検出できないので、上記検出信
号１２は「０」のままである。このため、システムコン
トローラ１１は、ΔΣ変調器５に供給するミュート係数
を０とする。したがって、ΔΣ変調器５には加算器１９
を介して音楽データである入力データのみが供給され
る。このとき、システムコントローラ１１は、ミュート
制御信号４０も０としており、第１段目積分器２０の端
数除去回路５３と、第２段目積分器２１の端数除去回路
５６はスルーとなっている。また、制御回路４４は、ミ
ュート制御信号４０が０であるので、第３段目積分器２
２に供給すべきＤＣ加算信号４５を０とする。このと
き、制御回路４４は、第４段目積分器２３に供給するマ
スク信号４６を１とする。すると、第４段目積分器２３
の論理積ゲート６０はスルーとなる。

【００５４】５段の積分器２０〜２４とフィードバック
経路３１と量子化器３０の動作により、ΔΣ変調器５は
量子化ノイズを高い周波数に集中させ、入力データを１
ビットに変換して１ビット出力信号１３として出力す
る。この１ビット信号は波形整形器７で波形整形され、
ＬＰＦ８を通ることで滑らかなアナログオーディオ波形
となる。また、ΔΣ変調器５からそのまま別の信号処理
回路に入力すれば１ビットのデジタルデータとして使用
できる。

【００５５】次に、無音時であるときについて説明す
る。入力データとしてある一定時間以上“０”が連続す
るデータが入力された場合、ゼロ検出器１０では、当該
入力データの“０”が連続するデータを無音データとみ
なす。そして、検出信号１２を「１」にする（検出フラ
グに「１」をたてる）。すると、システムコントローラ
１１は、ミュート係数１８を徐々に大きくする。ミュー
ト係数１８が１．０となると、ΔΣ変調器５への入力は
ミュートパターンのみとなる。これは、入力データとし
てある一定時間以上“０”が連続するデータが入力され
た場合、デジタル補間フィルタ４から出力されてΔΣ変
調器５へ入力されるデータは“０”になり、演算器１９
を介して入力されるのはミュートパターンのみとなるた
めである。なお、ミュートパタンの“０”は数値的には
“−１”の意味であるため、ミュート乗算器３６の出力
は実際には１，−１，−１，１，−１，１，１，−１・
・という信号になる。またこのときのシステムコントロ
ーラ１１はミュート制御信号４０を“１”とする。

【００５６】この状態のとき、第１段目積分器２０には
ミュートパターンの信号±１．０とフィードバック経路
３１からのフィードバックデータ（±１．０を値をとる
信号）の加算した値（２，０，−２のいずれか）がその
上位ビットにのみ入力される。このため、第１の積分器
２０の下位ビット（２．０より小さい重みのビット）に
は何も足されないためいつまでも同じ値が残り続ける。
この動かない下位ビットの値を“端数”と呼ぶ。この端
数は、後段の積分器で積分されΔΣ変調器出力のビット
列の出方に影響する。

【００５７】このようなことから、ΔΣ変調器５の第１
段目積分器２０内の端数除去回路５３は、システムコン
トローラ１１からのミュート制御信号４０が“１”であ
る場合に第１段目積分器２０の端数を検出し、端数が徐
々に無くなるように極めて小さいＤＣを演算器５１を使
って第１段目積分器２０に足し込む。小さいＤＣが繰り
返し積分されることで、繰り上がりが起きてやがて端数
は０になる。端数が０になると端数除去回路５３は微少
なＤＣを足し込むことをやめる。

【００５８】第１段目積分器２０の端数除去が終わった
ら、同様に第２段目積分器２１においても端数除去回路
５６にて端数を除去する。第２段目積分器２１には±
１．０のフィードバックデータ及び第１段目積分器２０
の積分値を１／１６にシフトした信号が入力されるた
め、動く信号の最小ステップは１／１６である。よって
１／１６より小さい重みのビットは動かない端数として
これより小さい値が０となるように第２段目積分器２１
にのみ微小なＤＣが端数除去回路５６により加算され
る。この第２段目積分器２１の端数除去が終了すると、
端数除去回路５６は２段目端数除去終了フラグ６４を
“１”として制御回路４４に送る。

【００５９】制御回路４４は、システムコントローラ１
１からのミュート制御信号４０と上記２段目端数除去終
了フラグ６４がともに“１”となると、カウンタ３８か
らのカウント値３９が“７”のタイミングのときのみ第
１段目積分器２０の加算出力４１と、第２段目積分器２
１の加算出力４２を監視する。端数がなくなっていれ
ば、第１段目積分器２０の加算出力４１と、第２段目積
分器２１の加算出力４２はカウント値３９が“７”のタ
イミングで０となる。そして、これらが共に０であった
場合、制御回路４４は第３段目積分器２２の加算出力４
３の値をみてこれが０でなければＤＣ加算信号４５に適
当なＤＣを加算する。ここでは、上記第１段目積分器２
０の端数除去回路５３や第２段目積分器２１の端数除去
回路５６で行ったような動くビットの下の桁にだけ微小
なＤＣ加算を行うのではなく、ある時点で一番上の桁ま
で完全に０にするようなＤＣ加算を行う。

【００６０】そして、第３段目積分器２２でのＤＣ加算
処理が終了したら、制御回路４４はカウント値３９が
“７”のタイミングで加算出力４１，４２及び４３の全
てを監視し、これらが全て０であった場合に、マスク信
号４６を０にする。これによりこの瞬間第４段目積分器
２３の値は強制的に０になる。

【００６１】これで無音時の制御は終了し、第５段目積
分器２４では何も行うことなく、ΔΣ変調器５の１ビッ
ト出力信号１３は図４に示すように、数サンプル以内に
ミュートパターンへと変化する。すなわち、従来のよう
にランダムに近いパルス列を強制的に別のミュートパタ
ーンに切り替えるといった操作が無いため、図３の
（ａ）に示すように、連続しているパルス列に不連続点
が発生するようなことがない。したがって、このデジタ
ル信号処理装置１において、無音データが入力されてΔ
Σ変調器５の出力データ１３がミュートパターンのパル
ス列に変化したとしても、図３の（ｂ）に示すように、
当該パルス列を波形整形器７で波形整形してＬＰＦ８に
通した後のアナログオーディオ信号には、不連続点に起
因するノイズ（例えば「プチ」という音のノイズ）が発
生することはない。

【００６２】なお、再び入力データが０でなくなり、音
がでる場合の動作は以下のようになる。入力データが０
でなくなる場合、図１に示したシステムコントローラ１
１はゼロ検出器１０からの検出信号１２が「０」となる
のを受けて、ミュート係数１８を１．０から０．０に向
かって滑らかに変化させ、ミュート制御信号４０を１か
ら０に戻す。すると、ΔΣ変調器５ではミュートパター
ンの固定動作が解除され、通常のランダムに近い１ビッ
トデータ列が出力される。

【００６３】以上の動作を、図４のフローチャートを用
いてまとめて説明すると以下のようになる。先ず、シス
テムコントローラ１１は、ゼロ検出器１０から「１」の
検出信号１２が供給されると、ミュート係数１８を徐々
に大きくし、ミュート係数１８を１．０として、ΔΣ変
調器５への入力をミュートパターンのみとする（ステッ
プＳ１）。

【００６４】次に、ΔΣ変調器５内の第１段目（初段）
積分器２０で端数除去回路５３により端数が検出された
か否かを判断する（ステップＳ２）。ここで、端数があ
れば（ＮＯ）、ステップＳ３に進んで端数除去回路５３
を使って端数が徐々に無くなるように極めて小さいＤＣ
を演算器５１を使って第１段目積分器２０に足し込む。
小さいＤＣが繰り返し積分されることで、繰り上がりが
起きてやがて端数が０になると、端数除去回路５３で微
少なＤＣを足し込むことをやめて、ステップＳ４に進
む。

【００６５】ステップＳ４では、ΔΣ変調器５内の第２
段目積分器２１で端数除去回路５６により端数が検出さ
れたか否かを判断する。ここで、端数があれば（Ｎ
Ｏ）、ステップＳ５に進んで端数除去回路５６を使って
端数が徐々に無くなるように極めて小さいＤＣを演算器
５４を使って第２段目積分器２１に足し込む。やがて端
数は０になると、端数除去回路５６は２段目端数除去終
了フラグ６４を“１”として制御回路４４に送り、ステ
ップＳ６に進む。

【００６６】ステップＳ６において、制御回路４４は、
システムコントローラ１１からのミュート制御信号４０
と上記２段目端数除去終了フラグ６４がともに“１”と
なったのを条件に、カウンタ３８からのカウント値３９
が“７”のタイミングのときのみ第１段目積分器２０の
加算出力４１と、第２段目積分器２１の加算出力４２を
監視し、これらが０であれば（ＹＥＳ）ステップＳ７に
進んで、第３段目積分器２２の加算出力４３が０である
か否かを判断する。

【００６７】ステップＳ７にて上記加算出力４３が０で
なければ（ＮＯ）ステップＳ８に進んで、制御回路４４
は第３段目積分器２２にＤＣ加算信号４５を用いて適当
なＤＣを加算する。そして、ステップＳ７にて上記加算
出力４３が０であれば（ＹＥＳ）ステップＳ９に進む。

【００６８】ステップＳ９にて制御回路４４はカウント
値３９が“７”のタイミングで加算出力４１，４２及び
４３の全てを監視し、これらが全て０であれば（ＹＥ
Ｓ）、ステップＳ１０に進んで、マスク信号４６を０に
し、第４段目積分器２３の値を強制的に０にする。

【００６９】以上で無音時の制御は終了し、ΔΣ変調器
５の１ビット出力信号１３はミュートパターンへと変化
する。これはランダムな出力を強制的にミュートパター
ンに切り替えるといった操作が無いため、出力がミュー
トパターンに変化してもノイズが出ることはない。

【００７０】したがって、上記第１の実施の形態である
デジタル信号処理装置１は、比較的小規模な回路で全く
切り替えノイズを発生することなく、無音データ入力時
の１ビットΔΣ変調器の出力をミュートパターンにする
ことができる。これによりＤ／Ａコンバータとして用い
る場合Ｓ／Ｎを向上させることができ、編集機として用
いる場合、曲間への移行をより滑らかに行うことができ
る。

【００７１】なお、上述した第１の実施の形態のデジタ
ル信号処理装置１では、第３段目３積分器２２は徐々に
０へと変化させ、第４段目積分器２３はいきなり０に変
化させているが、これはΔΣ変調器は初段に近いほど出
力信号への影響が大きいためであり、仕様に合わせて４
段目積分器も徐々に０になるように変化させてもよい
し、３段目積分器をいきなり０にすることもできる。

【００７２】また積分器の上記加算出力を０にする方法
は、０になるまでＤＣを加算する方法の他、ある時点で
の積分器の値を一旦記録し、その値を分割して減算する
ようにしてもよい。

【００７３】また、デジタル信号処理装置１では５次の
ΔΣ変調器を用いたが、４次、６次或いは７次の変調器
を用いることも可能である。例えば、７次のΔΣ変調器
を用いる場合には、端数除去を第１段目と第２段目の積
分器で行い、第３段目から第５段目の積分器でＤＣ加算
信号を加え、第６段目積分器で論理積ゲートを用いて一
気に０とする。

【００７４】また、上記デジタル信号処理装置１内部の
ΔΣ変調器５に局部帰還構成を付加することも可能であ
る。例えば、第５段目積分器２４の出力を図示しないシ
フト器を介して第４段目積分器２３の入力に局部帰還経
路を使って負帰還するものである。この局部帰還経路に
よる動作は、一般にゼロシフトと呼ばれる。通常時は、
これにより可聴帯域内の量子化ノイズレベルを数ｄＢ下
げることができる。また無音時の操作として、局部帰還
をマスク又はフェードアウトさせる様に制御する。

【００７５】また、上記第１の実施の形態では、量子化
として１ビット２値のものを用いたが、量子化器を複数
ビットのものと置き換えることで、複数ビットの量子化
のΔΣ変調器にも応用が可能である。この場合、複数ビ
ットで量子化値にゼロレベルの値が存在するため、ΔΣ
変調器の出力としてはミュートパターンの代わりに
「０」固定の信号を用いる。

【００７６】以下、入力データを少数ビットのデータに
変換するタイプのΔΣ変調器を用いて、マルチビットオ
ーディオデータをＤ／Ａ変換処理する、本発明の第２の
実施形態について図５〜図８を用いて説明する。図５に
示すように、このデジタル信号処理装置９０は、例えば
２０ビットのマルチビットオーディオデジタルデータ
（入力データ）を当該デジタル信号処理装置９０内で扱
えるデータにするインターフェース（Ｉ／Ｆ）部９２
と、このＩ／Ｆ部３を介した上記入力データに所定の信
号処理を施す信号処理回路９３と、この信号処理回路９
３からの信号処理データに減衰処理を施すアッテネーシ
ョン９４と、このアッテネーション９４を介したデータ
間の補間を行うデジタル補間フィルタ９５と、このデジ
タル補間フィルタ９５からのフィルタリング出力９６に
ΔΣ変調処理を施し例えば３ビットの信号を出力するΔ
Σ変調器９７と、このΔΣ変調器９７からの３ビット信
号出力９８に３ビットＤ／Ａ変換処理を施す３ビットＤ
／Ａ変換器９９と、この３ビットＤ／Ａ変換器９９から
のアナログ信号１００の高域ノイズを適度に減衰し滑ら
かなアナログ信号１０２を出力するＬＰＦ１０１とを備
える。

【００７７】また、このデジタル信号処理装置９０は、
上記Ｉ／Ｆ部９２を介した上記入力データから「０」の
連続を検出するゼロ検出器１０３と、ゼロ検出器１０３
からの検出信号１０４に基づいて１．０から０．０まで
小数点以下をカウントダウンするカウンタ１０５とを備
えている。

【００７８】信号処理回路９３は、アッテネーション、
バスブースト、イコライズ等のユーザの好みに応じた各
種信号処理を行うために、ＲＯＭ／ＲＡＭ、乗算器など
から構成されるＤＳＰであり、アッテネーション９４及
びデジタル補間フィルタ９５も実際はこのＤＳＰ内で実
現されるが便宜的に分けて記述している。

【００７９】次に、このデジタル信号処理装置９０の動
作を概略的に説明する。上記入力データ９１は、Ｉ／Ｆ
部９２に入力され、信号処理回路９３はこの入力データ
に対して各種信号処理を施す。アッテネーション９４
は、信号処理回路９３の中のアッテネーションとは別に
設けられたもので、ボリウムコントロールやソフトミュ
ートなどには使用されず通常スルーとなっている。

【００８０】ゼロ検出器１０３は、上記入力データとし
てある一定時間以上“０”のデータが続くことを検出し
たとき、その入力データが無音データであるとみなし
て、検出信号１０４を「１」にし（検出フラグに「１」
を立てる」）、一方、上記入力データが“０”のデータ
でなくなったならば即座に検出信号１０４を「０」に戻
す。このゼロ検出器１０３からの検出信号１０４はカウ
ンタ１０５に入力する。

【００８１】カウンタ１０５は、ゼロ検出器１０３から
の検出信号１０４が「１」のとき、１．０から０．０ま
で小数点以下をカウントダウンし、０．０までカウント
すると停止してカウント値が０．０であることを示すフ
ラグ１０６を“１”にしてΔΣ変調器９７及びアッテネ
ーション９４に供給する。また、カウンタ１０５は、ゼ
ロ検出回路１０３の検出信号１０４が「０」になると、
０．０から１．０までカウントアップする。

【００８２】アッテネーション９４は、カウンタ１０５
から供給されるフラグ１０６が“１”であると、係数を
０．０として、信号処理回路９３の演算内容によって何
かしらの端数データが残ってしまっていたとしても滑ら
かに減衰してこれを０にする。

【００８３】デジタル補間フィルタ９５は、入力データ
のデータとデータ間を適当に補間し、サンプリング周波
数を例えば６４倍のレートに変換する。このデジタル補
間フィルタ９５は、フィードバックを持たないＦＩＲで
構成される。

【００８４】ΔΣ変調器９７は、上記デジタル補間フィ
ルタ９５によるオーバーサンプリングと同じ、６４倍の
レートで動作し、多ビットの補間されたデータを数ビッ
ト（ここでは例として３ビット）に変換する。数ビット
に変換した際に発生する再量子化ノイズは積分とフィー
ドバックによって高い周波数に集中させることで可聴帯
域のＳ／Ｎをある程度確保する。

【００８５】少数ビットＤ／Ａ変換器９９は、数ビット
となったデータをＰＷＭ変換などを用いてアナログに変
換し、ＬＰＦ１０１が高域ノイズを適度に減衰させて滑
らかなアナログ出力信号が得られる。

【００８６】次に、ΔΣ変調器９７の詳細について説明
する。ΔΣ変調器９７は、図６に示すように、３つの積
分器１１０〜１１２と、各積分器１１０〜１１２の前に
あって後述する量子化器１１６からの量子化データが各
積分器１１０〜１１２への入力としてフィードバックさ
れる演算器１１３〜１１５と、第１段目と第２段目の各
積分器１１０、１１１の各出力にそれぞれ１以下の適当
な係数を乗算してシフトするシフト器１１９、１２０
と、積分器１１０〜１１２による積分後のデータを再量
子化する量子化器１１６と、量子化器１１６の出力デー
タを上記演算器１１３〜１１５を介して各積分器１１０
〜１１２にフィードバックする遅延回路１７及びフィー
ドバック経路１１８とを備えている。

【００８７】ここで、量子化器１１６は、“０”という
出力を持つ、２ビット以上の量子化器である。ここでは
次数が３次のものを用いる。

【００８８】第１段目の積分器１１０は、上記演算器１
１３の演算出力が一方の端子に供給される演算器１２１
と、この演算器１２１の演算出力を遅延する遅延器１２
２と、この遅延器１２２の遅延出力１２３の端数を除去
して演算器１２１の他方の端子に戻す端数除去回路１２
４とを備えている。

【００８９】第２段目の積分器１１１は、上記演算器１
１４の演算出力が一方の端子に供給される演算器１２５
と、この演算器１２５の演算出力を遅延する遅延器１２
６と、この遅延器１２６の遅延出力１２７の端数を除去
して演算器１２５の他方の端子に戻す端数除去回路１２
８とを備えている。

【００９０】第３段目の積分器１１２は、上記演算器１
１５の演算出力が一方の端子に供給される演算器１２９
と、この演算器１２９の演算出力を遅延して上記演算器
１２９の他方の端子に戻す遅延器１３０とを備えてい
る。

【００９１】シフト器１１９、１２０で第１段目と第２
段目の各積分器１１０、１１１の各出力にそれぞれ乗算
される１以下の適当な係数を、例えば１／４、１／２と
すると、第１段目の積分器１１０で積分されたデータ
は、シフト器１１９にて１／４にシフトされた後、第２
段目の積分器１１１に入力する。以下同様に、第２段目
の積分器１１１で積分されたデータはシフト器１２０に
て１／２にシフトされた後、第３段目の積分器１１２に
入力する。そして、この第３段目の積分器１１２の出力
は量子化器１１６で再量子化され、ΔΣ変調器９７から
の３ビットデータ９８として上記図５に示したＤ／Ａ変
換器９９に供給されると共に、遅延器１１７で遅延さ
れ、フィードバック経路１１８から各演算器１１３〜１
１５を介して各段の積分器１１０〜１１２にフィードバ
ックされる。

【００９２】第１段目の積分器１１０へのフィードバッ
クデータは、減算信号として演算器１１３に入力し、こ
の演算器１１３から第１段目の積分器１１０の演算器１
２１へ送られる。また、第２段目の積分器１１１へのフ
ィードバックデータは、減算信号として演算器１１４に
入力し、この演算器１１４から第２段目の積分器１１１
の演算器１２５へ送られる。また、第３段目の積分器１
１２へのフィードバックデータは、減算信号として演算
器１１５に入力し、この演算器１１５から第３段目の積
分器１１２の演算器１２９へ送られる。第１段目の積分
器１１０において、演算器１２１には端数除去回路１２
４からの信号が加算信号として供給される。また、第２
段目の積分器１１１において、演算器１２５には端数除
去回路１２８からの信号が加算信号として供給される。

【００９３】端数除去回路１２４には、第１段目の積分
器１１０の遅延器１２２からのデータが入力され、上記
図５のカウンタ１０５から供給されるフラグ１０６に応
じて、第１段目の積分器１１０での積分処理時に発生す
る端数を徐々に除去する。また、端数除去回路１２８に
は、第２段目の積分器１１１の遅延器１２６からのデー
タが入力され、上記フラグ１０６に応じて、第２段目の
積分器１１１での積分処理時に発生する端数を徐々に除
去する。これら端数除去回路１２４及び１２８の動作の
詳細については後述する。なお、端数除去回路１２４
は、第１積分器１１０における端数除去処理を終了する
と、１段目端数除去終了フラグ１３１を１にして端数除
去回路１２８に送る。

【００９４】次に、上記デジタル信号処理装置９０の動
作の詳細について、無音時の全体の動作、無音時のΔΣ
変調器の動作、無音から通常再生への復帰動作に分けて
説明する。

【００９５】先ず、無音時であるときの全体の動作につ
いて説明する。入力データとしてある一定時間以上
“０”が連続するデータが入力された場合、図５のゼロ
検出器１０３では、当該入力データの“０”が連続する
データを無音データとみなす。そして、検出信号１０４
を「１」にする（検出フラグに「１」をたてる）。する
と、カウンタ１０５は、通常１．０である値を、０．０
まで少数点以下の小さな値でカウントダウンし、０．０
までカウントすると停止してカウント値が０．０である
ことを示すフラグ１０６を“１”にする。なお、このフ
ラグ１０６はΔΣ変調器９７の第１段目積分器１１０及
び第２段目積分器１１の端数除去回路１２４及び１２７
に入力される。また、アッテネーション９４にも供給さ
れる。

【００９６】これによりアッテネーション９４の係数が
０．０となり、仮に信号処理回路９３の演算内容によっ
て何かしらの端数データが残ってしまっていたとしても
端数データを滑らかに減衰してこれを０にすることがで
きる。その後段のデジタル補間フィルタ９５は、フィー
ドバックを持たないＦＩＲで構成されるためデータが残
ってしまうことはなく、ΔΣ変調器９７には無音時は完
全な０データが入力される。

【００９７】次に、無音時のΔΣ変調器の動作について
説明する。

【００９８】無音時にはΔΣ変調器９７には０データ
と、その状態を示すフラグ１０６が上述したように入力
される。このとき、ΔΣ変調器９７の第１段目積分器１
１０にはフィードバック経路１１８を介したフィードバ
ックデータの値、±１．５，±１．０，±０．５及び０
などの上位ビットにのみ値が入力されるため、０．５の
重みより下の、積分器の下位ビットは何も足されないた
めいつまでも同じ値が残り続ける。この動かない下位ビ
ットの値が端数である。この端数は第２段目積分器１１
１で積分されてΔΣ変調器９７の出力ビット列に影響す
る。

【００９９】端数除去回路１２４は、フラグ１０６が１
である場合に第１段目積分器１１０の端数を検出し、端
数が徐々に無くなるように極めて小さいＤＣを第１段目
積分器１１０に演算器１２１を介して足し込む。小さい
ＤＣが繰り返し積分されることで、繰り上がりがおきて
やがて端数は０になる。端数が０になると端数除去回路
１２４は１段目端数除去終了フラグ１３１を１にし、微
小なＤＣを足し込むことをやめる。

【０１００】この１段目端数除去終了フラグ１３１が１
になったことを受けて、同様に端数除去回路１２８は第
２段目積分器１１１に演算器１２５を介して微小ＤＣを
足し込んで端数を除去する。

【０１０１】第２段目積分器１１１での２段目の端数除
去が終わるとまもなく、ΔΣ変調器９７の出力及びフィ
ードバックデータは０固定となる。入力信号９６もフィ
ードバックデータも０である為、第１段目積分器１１０
及び第２段目積分器１１１は０固定のまま動かなくな
る。第３段目積分器１１２はある適当な端数を持ったま
ま、足し込むものがないので固定される。この第３段目
積分器１１２の端数は、これを積分するものがないので
何も動作に影響を与えない。

【０１０２】これによりΔΣ変調器９７の出力は０固定
となって高域ノイズを発生しなくなる。これはランダム
は出力をいきなり０固定に切り替えるといった操作が無
いため、「プチ」というノイズがでることもない。

【０１０３】また、回路内の全てのデータラインは０又
は１に固定してしまい、ΔΣ変調器９７は動作クロック
以外の成分のノイズを一切発生しなくなる。よって電源
やグランド等に現れる信号成分は、数ＭＨｚ以降にのみ
存在し、無音時の低周波ノイズ及びアイドリングノイズ
は原理的に発生しない。図７にはデジタル信号処理装置
９０への０データ入力時の出力スペクトラムの理論値を
示す。また、図８には出力波形の具体例を示す。

【０１０４】そして、無音から通常再生へ復帰したとき
の動作は以下のようになる。Ｉ／Ｆ部９２への入力デー
タが０から音楽信号に変わると、ゼロ検出回路１０３の
検出信号１０４は“１”から“０”になる。すると、カ
ウンタ１０５のフラグ１０６も即座に“０”になり、カ
ウンタ１０５は０．０から１．０までカウントアップし
て１．０で停止する。

【０１０５】これにより通常の音楽再生が行える。なお
このアッテネーションの速度を決めるカウンタ１０５の
ステップ値は、通常のソフトミュートやフェードイン、
フェードアウトを行う場合のステップ値よりも大きめに
とることでアッテネーションの速度を速くし、音楽再生
時の冒頭が切れるのを防ぐことができる。

【０１０６】以上に説明したように、第２の実施の形態
となる、図５及び図６に示すデジタル信号処理装置９０
は、小規模な回路で全く切り替えノイズを発生すること
なく無音データ入力時のΔΣ方式のＤ／Ａ信号処理出力
を固定電圧やデューティ比５０％の固定パルスにするこ
とができる。これによりＳ／Ｎ比を向上させることが可
能となる。

【０１０７】また、無音時にΔΣ変調器の演算が止まっ
てしまうことで、不自然なノイズであるアイドリングノ
イズの発生を皆無にでき、さらに無音時の消費電力を低
下させることができる。

【０１０８】また、上記第２の実施の形態は、Ｄ／Ａコ
ンバータ単体に限らず、別の機能をもったＩＣにＤ／Ａ
コンバータを内蔵した場合も全く同様な手法で実現する
ことができる。

【０１０９】また、上記第２の実施の形態では、３次の
ΔΣ変調器を用いたが、端数除去回路を追加すれば次数
に関わらず実現することができる。

【０１１０】

【発明の効果】本発明によれば、切り替えノイズを全く
発生することなく、ΔΣ変調器の次数を問わず、０デー
タ入力時のΔΣ変調器の出力パルス列自体を常に決まっ
た形と位相のミュートパターンへと変化できる。

【０１１１】また、本発明によれば、簡単な構造で、切
り替えノイズを全く発生することなく、イコライザ等の
信号処理如何に影響されず、０データ入力時のΔΣ変調
器の出力データ及び演算を固定し、Ｓ／Ｎを向上させる
とともにアイドリングノイズの発生も防ぐことができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態となるデジタル信号
処理装置の構成を示すブロック図である。

【図２】上記図１に示したデジタル信号処理装置に含ま
れるΔΣ変調器の回路図である。

【図３】上記図１に示したデジタル信号処理装置の出力
パルス列とローパスフィルタ通過後のアナログ波形信号
例を示す波形図である。

【図４】上記図１に示したデジタル信号処理装置の動作
を説明するためのフローチャートである。

【図５】本発明の第２の実施の形態となるデジタル信号
処理装置の構成を示すブロック図である。

【図６】上記図５に示したデジタル信号処理装置に含ま
れるΔΣ変調器の回路図である。

【図７】上記図５に示したデジタル信号処理装置に入力
されるデータが無音時の出力信号のノイズスペクトラム
である。

【図８】上記図５に示したデジタル信号処理装置の入力
データ無音時の出力波形図である。

【図９】ミュートパターンの一例を示す図である。

【図１０】ミュートパタンのスペクトラムの一例を示す
図である。

【図１１】通常の１ビットＤ／Ａコンバータの出力パル
ス列の一例を示す図である。

【図１２】通常の１ビットＤ／Ａコンバータの再量子化
により発生する量子化ノイズの周波数特性を示す図であ
る。

【図１３】通常の１ビットＤ／Ａコンバータの出力パル
ス列を無音時に強制的にミュートパターンに切り替えた
場合の、パルス列とローパスフィルタ通過後のアナログ
波形信号例を示す波形図である。

【図１４】入力データを少数ビットのデータに変換する
タイプのΔΣ変調器を用いて、マルチビットオーディオ
データをＤ／Ａ変換処理するデジタル信号処理装置のブ
ロック図である。

【図１５】ＰＷＭ変換の具体例を示す図である。

【図１６】従来の０データ入力時の出力スペクトラム
（理論値）図である。

【図１７】出力を強制的に切り替えた場合の出力波形図
である。

【図１８】アイドリングノイズのスペクトラム図であ
る。

【符号の説明】

１ デジタル信号処理装置、４ デジタル補間フィル
タ、５ ΔΣ変調器、１０ ゼロ検出器、１１ システ
ムコントローラ、２０ 第１段目積分器、２１第２段目
積分器、２２ 第３段目積分器、２３ 第４段目積分
器、２４ 第５段目積分器、３０ 量子化器、３６ ミ
ュート係数乗算器、３７ ミュートパターンデコーダ、
３８ カウンタ、４４ 制御回路、５３ 端数除去回
路、５６ 端数除去回路

Claims (16)

【特許請求の範囲】
1. 【請求項１】 複数個の積分器を備えたデルタシグマ変
   調器において、 所定の周期で繰り返す信号が入力されたときには、上記
   複数個の積分器の内の所定数の積分器に所定のデータを
   足し込んで所定の周期で繰り返す信号をビット列として
   出力することを特徴とするデルタシグマ変調器。
2. 【請求項２】 上記所定数の積分器の内の少なくとも一
   つの積分器には、端数を除去する端数除去手段を設け、
   この端数除去手段により積分器出力に第１の所定のデー
   タを足し込んで下位ビットを０とし、上記所定数の積分
   器の内の別の積分器に第２の所定のデータを足し込んで
   所定のタイミングにおいて積分器の値を０とすることを
   特徴とする請求項１記載のデルタシグマ変調器。
3. 【請求項３】 上記所定数の積分器の内の二つの積分器
   に、端数除去手段を設け、これら二つの端数除去手段に
   よる各積分器の端数除去が終了してから、上記所定の周
   期で繰り返す信号の最後のタイミングで、上記二つの積
   分器の出力を監視し、ともに０となったら、上記別の積
   分器に第２の所定のデータを足し込んで積分器の値を０
   とすることを特徴とする請求項２記載のデルタシグマ変
   調器。
4. 【請求項４】 上記所定の周期で繰り返す信号は、０と
   １の発生頻度が等しい信号であることを特徴とする請求
   項１記載のデルタシグマ変調器。
5. 【請求項５】 上記所定の周期で繰り返す信号は、最後
   を０とするミュートパターンであることを特徴とする請
   求項３記載のデルタシグマ変調器。
6. 【請求項６】 多ビットの入力データにオーバーサンプ
   リングとデルタシグマ変調を施して高速１ビットデータ
   を得るデジタル信号処理装置において、 複数個の積分器を備え、その内の所定数の積分器の内の
   少なくとも一つの積分器には、端数を除去する端数除去
   手段を設け、この端数除去手段により上記少なくとも一
   つの積分器出力に第１の所定のデータを足し込むと共
   に、上記所定数の積分器の内の別の積分器に第２の所定
   のデータを足し込むデルタシグマ変調手段と、 入力データが一定期間ゼロデータが続くデータであるこ
   とを検出するゼロ検出手段とを備え、 上記ゼロ検出手段にて上記入力データが一定期間ゼロデ
   ータの続くデータであることを検出したとき、上記デル
   タシグマ変調手段は、所定の周期で繰り返す信号に対し
   て、上記端数除去手段を使って上記第１の所定のデータ
   を足し込んで下位ビットを０とし、上記所定数の積分器
   の内の別の積分器に上記第２の所定のデータを足し込ん
   で所定のタイミングにおいて積分器の値を０とすること
   を特徴とするデジタル信号処理装置。
7. 【請求項７】 上記ゼロ検出手段にて上記入力データが
   一定期間ゼロデータが続くデータであることを検出した
   ときには、上記デルタシグマ変調手段の上記所定数の積
   分器の端数除去手段に制御信号を供給して端数の除去を
   行わせることを特徴とする請求項６記載のデジタル信号
   処理装置。
8. 【請求項８】 上記所定の積分器の内の二つの積分器
   に、端数除去手段を設け、これら二つの端数除去手段に
   よる各積分器の端数除去が終了してから、上記所定の周
   期で繰り返す信号の最後のタイミングで、上記二つの積
   分器の出力を監視し、ともに０となったら、上記別の所
   定の積分器に第２の所定のデータを足し込んで積分器の
   値を０とすることを特徴とする請求項６記載のデジタル
   信号処理装置。
9. 【請求項９】 多ビットの入力データにオーバーサンプ
   リングとデルタシグマ変調を施して高速１ビットデータ
   を得るデジタル信号処理方法において、 複数個の積分器の内の所定数の積分器の少なくとも一つ
   の積分器に発生する、端数を除去する端数除去工程を設
   け、この端数除去工程により上記少なくとも一つの積分
   器出力に第１の所定のデータを足し込むと共に、上記所
   定数の積分器の内の別の積分器に第２の所定のデータを
   足し込むデルタシグマ変調工程と、 入力データが一定期間ゼロデータが続くデータであるこ
   とを検出するゼロ検出工程とを備え、 上記ゼロ検出工程にて上記入力データが一定期間ゼロデ
   ータが続くデータであることを検出したとき、上記デル
   タシグマ変調工程は、所定の周期で繰り返す信号に対し
   て、上記端数除去工程を使って上記第１の所定のデータ
   を足し込んで下位ビットを０とし、上記所定数の積分器
   の内の別の積分器に上記第２の所定のデータを足し込ん
   で所定のタイミングにおいて積分器の値を０とすること
   を特徴とするデジタル信号処理方法。
10. 【請求項１０】 複数個の積分器を備えたデルタシグマ
    変調器において、 複数ビットの量子化手段と、 上記複数個の積分器の内の所定数の積分器に所定のデー
    タを足し込むことで上記量子化手段の出力ビット列を適
    当な値に固定することを特徴とするデルタシグマ変調
    器。
11. 【請求項１１】 上記所定数の積分器の内の少なくとも
    一つの積分器には、端数を除去する端数除去手段を設
    け、この端数除去手段により積分器出力に所定のデータ
    を足し込んで下位ビットを０とすることを特徴とする請
    求項１０記載のデルタシグマ変調器。
12. 【請求項１２】 上記所定数の積分器の内の二つの積分
    器に、端数除去手段を設け、第１の端数除去手段による
    前段の積分器の端数除去が終了してから、第２の端数除
    去手段により次段の積分器の端数を除去することを特徴
    とする請求項１１記載のデルタシグマ変調器。
13. 【請求項１３】 多ビットの入力データにオーバーサン
    プリングとデルタシグマ変調を施して少数ビットデータ
    を得るデジタル信号処理装置において、 複数個の積分器と複数ビットの量子化手段を備え、上記
    複数個の積分器の内の所定数の積分器の内の少なくとも
    一つの積分器には、端数を除去する端数除去手段を設け
    てなるデルタシグマ変調手段と、 入力データが一定期間ゼロデータが続くデータであるこ
    とを検出するゼロ検出手段とを備え、 上記ゼロ検出手段にて上記入力データが一定期間ゼロデ
    ータが続くデータであることを検出したときには、上記
    デルタシグマ変調手段の上記端数除去手段により積分器
    出力に所定のデータを足し込んで下位ビットを０とし、
    上記量子化手段の出力ビット列を適当な値に固定するこ
    とを特徴とするデジタル信号処理装置。
14. 【請求項１４】 上記所定数の積分器の内の二つの積分
    器に、端数除去手段を設け、第１の端数除去手段による
    前段の積分器の端数除去が終了してから、第２の端数除
    去手段により次段の積分器の端数を除去することを特徴
    とする請求項１３記載のデジタル信号処理装置。
15. 【請求項１５】 補間演算及び音量調整以外の信号処理
    を行う信号処理手段を有し、入力信号無音データのとき
    には上記信号処理手段以降に減衰処理を行うことを特徴
    とする請求項１３記載のデジタル信号処理装置。
16. 【請求項１６】 多ビットの入力データにオーバーサン
    プリングとデルタシグマ変調を施して少数ビットデータ
    を得るデジタル信号処理方法において、 複数個の積分器と複数ビットの量子化工程を備え、所定
    の積分器の内の少なくとも一つの積分器には、端数を除
    去する端数除去工程を設けてなるデルタシグマ変調工程
    と、 入力データが一定期間ゼロデータが続くデータであるこ
    とを検出するゼロ検出工程とを備え、 上記ゼロ検出工程にて上記入力データが一定期間ゼロデ
    ータが続くデータであることを検出したときには、上記
    デルタシグマ変調工程の上記端数除去工程により積分器
    出力に所定のデータを足し込んで下位ビットを０とし、
    上記量子化工程の出力ビット列を適当な値に固定するこ
    とを特徴とするデジタル信号処理方法。