JP4214850B2

JP4214850B2 - ディジタル信号処理装置及びディジタル信号処理方法

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Publication number: JP4214850B2
Application number: JP2003193821A
Authority: JP
Inventors: 雅義野口; 元市村; 伸和鈴木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-08-20
Filing date: 2003-07-08
Publication date: 2009-01-28
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Description

【０００１】
【発明の属する技術分野】
本発明は、１ビットで表現されるディジタル信号が所定の信号処理を施されることによって１ビットを越える信号振幅になったディジタル処理済み信号が入力され、入力される上記ディジタル処理済み信号に所定のΔΣ変調処理を行なう場合に、出力信号振幅を１ビットで表現されるように処理する発明に関する。
【０００２】
【従来の技術】
従来のディジタルオーディオに使われてきたデータのフォーマットとして例えばサンプリング周波数４４.１kHz、データ語長１６ビットがある。これに対してΔΣ変調された高速１ビット・オーディオ信号は、例えばサンプリング周波数が４４.１kHzの６４倍でデータ語長が１ビットといった非常に高いサンプリング周波数と短いデータ語長の形をしている。このため従来のディジタルオーディオに使われてきたデータのフォーマットに比べてΔΣ変調された高速１ビット・オーディオ信号は、広い伝送可能周波数帯域を特長にしている。また、ΔΣ変調により１ビット信号であっても、６４倍というオーバーサンプリング周波数に対して低域であるオーディオ帯域において、高いダイナミックレンジをも確保できる。この特徴を生かして高音質のレコーダーやデータ伝送に応用することができる。
【０００３】
このΔΣ変調回路自体はとりわけ新しい技術ではなく、回路構成がＩＣ化に適していて、また比較的簡単にＡＤ変換の精度を得ることができることから従来からＡＤコンバータの内部などではよく用いられている回路である。
【０００４】
このΔΣ変調された信号を簡単なアナログローパスフィルターを通すことによって、アナログオーディオ信号を取り出すことが出来る。
【０００５】
【発明が解決しようとする課題】
ところで、複数チャンネルのΔΣ変調された１ビット信号をミックスするには、それぞれの１ビット信号に各々所定のミックス比を乗じて得られた複数チャンネルの各々の計算結果を加算した後、再びΔΣ変調することによって新たな１ビット信号が生成される。このとき、もしミックスの対象が相関の高いチャンネルの信号であると、各々所定のミックス比を乗じて得られた複数チャンネルの各々の計算結果を加算して得られた結果のオーディオ帯域成分信号のレベルが大きくなるため、大きな信号レベルを変調可能なΔΣ変調器が必要となる。
【０００６】
しかし、再変調を行うΔΣ変調器には、再変調による量子化ノイズレベルの上昇を抑えるために、例えば５次のような高次のΔΣ変調器が用いられ、この場合、通常50％前後が最大変調率として使用される。高次のΔΣ変調器では、系の安定性から例えば、５０％を超えるような高い変調率を得ることは出来ない。
【０００７】
一方、１次のΔΣ変調器を用いれば、100％変調までの変調が可能となるが、オーディオ帯域での量子化ノイズレベルが上昇してしまうため、これを使用することはできない。
【０００８】
このためリミット処理をせずにミックスするためには、信号の各チャンネルの信号レベルを抑え、再デルタシグマ変調時の変調率を抑えて使用するしかなく、この結果信号レベルが低下し、相対的に量子化ノイズレベルが上昇し、可聴帯域のS/N比が低下してしまうという問題があった。
【０００９】
また、一旦、量子化手段によって出力されたマルチビットデータを再度、量子化するための再量子化手段を有して成るディジタル信号処理装置にあっては、それぞれ量子化手段を設けるために回路規模が増大しているという問題が有った。
本発明は、上記実情に鑑みてなされたものであり、小さなオーディオ帯域信号レベルの信号に対しては高次ΔΣ変調による低い量子化ノイズレベルを実現しつつ、大きなレベルの信号までを表現する１ビット信号を得ることを可能にするディジタル信号処理装置及びディジタル信号処理方法の提供を目的とする。
【００１０】
また、本発明は、演算量を抑え、簡単な構成によって、マルチビットデータを１ビットデータに再量子化することのできるディジタル信号処理装置及びディジタル信号処理方法の提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明に係るディジタル信号処理装置は、上記課題を解決するために、ディジタル信号に所定の処理が施され、上記ディジタル信号の信号振幅値を越える信号振幅値になる処理済みディジタル信号が入力されるディジタル信号処理装置において、上記入力される処理済みディジタル信号の信号振幅を少なくともｎビット（ｎは２以上の整数）に量子化可能な量子化振幅値を備える第１の量子化手段を備える２次以上の第１のΔΣ変調手段と、上記第１のΔΣ変調手段から出力される変調信号を上記ディジタル信号の信号振幅値と等しい量子化振幅値を備える第２の量子化手段を備える２次以下の第２のΔΣ変調手段とを備える。
【００１２】
２次以上の第１のΔΣ変調手段は第１の量子化手段により処理済みディジタル信号の信号振幅を少なくともｎビット（ｎは２以上の整数）に量子化可能な量子化振幅値を用いて量子化し、２次以下の第２のΔΣ変調手段は第２の量子化手段により２次以上の第１のΔΣ変調手段から出力される変調信号を上記ディジタル信号の信号振幅値と等しい量子化振幅値を用いて量子化する。
【００１３】
本発明に係るディジタル信号処理方法は、上記課題を解決するために、ディジタル信号に所定の処理が施され、上記ディジタル信号の信号振幅値を越える信号振幅値になる処理済みディジタル信号が入力されるディジタル信号処理方法において、上記入力される処理済みディジタル信号を２次以上の第１のΔΣ変調手段により、ΔΣ変調するとともに上記ΔΣ変調された信号の振幅を少なくとも上記処理済みディジタル信号の振幅値以上でありｎビット（ｎは２以上の整数）からなる量子化値でｎビットに量子化するステップと、上記量子化された変調信号を２次以下の第２のΔΣ変調手段により上記ディジタル信号の信号振幅値と等しい量子化振幅値に量子化するステップとを備える。
【００１４】
本発明に係るディジタル信号処理装置は、上記課題を解決するために、１ビットで表現されるディジタル信号に所定の信号処理が施されて上記１ビットを越える信号レベルのディジタル信号処理済み信号が入力されるディジタル信号処理装置において、ｎビット（ｎは２以上の整数）からなる量子化値として、ゼロを等量ではさむ２値に加え、この２値の差分と等差の値を第１群の量子化値として出力する第１の量子化手段を備える２次以上の第１のΔΣ変調手段と、上記第１の量子化手段が出力する第１群の量子化値のうちの最下位の２値の量子化値と等しい値を第２群の量子化値として出力する第２の量子化手段を備える２次以下の第２のΔΣ変調手段とを備え、上記第２の量子化手段は上記第１の量子化手段が出力した上記第１群の量子化値のエネルギーを平均化して上記第２群の量子化値を出力する。
【００１５】
【発明の実施の形態】
以下、本発明に係るディジタル信号処理装置及びディジタル信号処理方法のいくつかの実施の形態について図面を参照しながら説明する。
【００１６】
先ず、第１の実施の形態について図１〜図３を参照して説明する。この第１の実施形態は、図１に示すように、デルタシグマ（ΔΣ）変調処理によりそれぞれ得られた１ビット（bit）信号Ａと、１ビット（bit）信号Ｂとの加算出力を、カスケード接続された二つのΔΣ変調器３、ΔΣ変調器４とを用いて、１ビット信号にし、この１ビット信号出力を導出するディジタル信号処理装置１である。
【００１７】
１ビット信号Ａと１ビット信号Ｂが相関の高いチャンネルの信号であるとき、加算器２の加算出力は、ΔΣ変調された１ビット信号で表現可能なオーディオ帯域最大レベルを超えることがある。このオーディオ帯域最大レベルを超えた大きなレベルの信号をディジタル信号処理装置１によって１ビット信号に変換する。
【００１８】
ディジタル信号処理装置１は、１ビット信号で表現可能なオーディオ帯域最大レベルを超えることがある入力信号を１ビット信号に変換するために、第１のΔΣ変調手段である５次のΔΣ変調器３と、第２のΔΣ変調手段である１次のΔΣ変調器４によって構成される。そして５次のΔΣ変調器３には入力信号を４値で表現できる２ビットに量子化する第１の量子化手段である２ビット量子化器２９が備えられている。１次のΔΣ変調器４には、５次のΔΣ変調器３から２ビットで出力されるΔΣ変調器出力を１ビットに量子化する第２の量子化手段である１ビット量子化器３３が備えられている。
【００１９】
５次のΔΣ変調器３は、第１積分器１０、第２積分器１４、第３積分器１８、第４積分器２２、第５積分器２６を有してなる。また、このΔΣ変調器３は、第１積分器１０の積分出力に第１の係数を乗算して減衰させる第１係数乗算器１３と、第２積分器１４の積分出力に第２の係数を乗算して減衰させる第２係数乗算器１７と、第３積分器１８の積分出力に第３の係数を乗算して減衰させる第３係数乗算器２１と、第４積分器２２の積分出力に第４の係数を乗算して減衰させる第４係数乗算器２５とを備える。また、上記最終の積分器となる第５積分器２６の積分出力を量子化する上記２ビット量子化器２９とを備える。
【００２０】
第１積分器１０は加算器１１とシフト演算器１２とからなる。第２積分器１４は加算器１５とシフト演算器１６とからなる。第３積分器１８は加算器１９とシフト演算器２０とからなる。第４積分器２２は加算器２３とシフト演算器２４とからなる。第５積分器２６は加算器２７とシフト演算器２８とからなる。
【００２１】
加算器２からの加算出力がΔΣ変調器３に入ると、第１の積分器１０は上記加算出力を加算器１１を介してシフト演算器１２に供給する。シフト演算器１２は、加算器１１からの加算出力をシフトし、加算器１１に戻す。また、加算器１１には上記２ビット量子化器２９からのフィードバックループ信号も負帰還される。そして、第１の積分器１０の積分出力は、第１係数乗算器１３に供給される。第１係数乗算器１３は、第１の積分器１０の積分出力に第１の係数として１／１６を乗算して減衰させ、第２の積分器１４に供給する。
【００２２】
第２の積分器１４は第１係数乗算器１３からの乗算出力を加算器１５を介してシフト演算器１６に供給する。シフト演算器１６は、加算器１５からの加算出力をシフトし、加算器１５に戻す。また、加算器１５には上記２ビット量子化器２９からのフィードバックループ信号も負帰還される。そして、第２の積分器１４の積分出力は、第２係数乗算器１７に供給される。第２係数乗算器１７は、第２の積分器１４の積分出力に第２の係数として１／８を乗算して減衰させ、第３の積分器１８に供給する。
【００２３】
第３の積分器１８は第２係数乗算器１７からの乗算出力を加算器１９を介してシフト演算器２０に供給する。シフト演算器２０は、加算器１９からの加算出力をシフトし、加算器１９に戻す。また、加算器１９には上記２ビット量子化器２９からのフィードバックループ信号も負帰還される。そして、第３の積分器１８の積分出力は、第３係数乗算器２１に供給される。第３係数乗算器２１は、第３の積分器１８の積分出力に第３の係数として１／４を乗算して減衰させ、第４の積分器２２に供給する。
【００２４】
第４の積分器２２は第３係数乗算器２１からの乗算出力を加算器２３を介してシフト演算器２４に供給する。シフト演算器２４は、加算器２３からの加算出力をシフトし、加算器２３に戻す。また、加算器２３には上記２ビット量子化器２９からのフィードバックループ信号も負帰還される。そして、第４の積分器２２の積分出力は、第４係数乗算器２５に供給される。第４係数乗算器２５は、第４の積分器２２の積分出力に第４の係数として１／２を乗算して減衰させ、第５の積分器２６に供給する。
【００２５】
第５の積分器２６は第４係数乗算器２５からの乗算出力を加算器２７を介してシフト演算器２８に供給する。シフト演算器２８は、加算器２７からの加算出力をシフトし、加算器２７に戻す。また、加算器２７には上記２ビット量子化器２９からのフィードバックループ信号も負帰還される。そして、第５の積分器２６の積分出力は、２ビット量子化器２９に供給される。
【００２６】
２ビット量子化器２９は、第５の積分器２６の積分出力を量子化して２ビット信号を出力する。この２ビットからなる量子化値は、ゼロを等量ではさむ２値である例えば±１に加え、この２値の差分（２）と等しい差分を、±１との間に持つ値±３である。言い換えると、２ビットからなる４値の量子化値としては０を用いず、１ビット量子化時の量子化値±１と、この２値間の差分を持って±１と等間隔になる、±３を用いる。すなわち、量子化値は、＋３、＋１、−１、−３となり、差が２づつの等間隔となる。この２ビット信号は、各積分器にフィードバックループ信号として負帰還される。また、２ビット量子化器２９は、上記２ビット信号出力を５次のΔΣ変調器３の外部に５次ΔΣ変調器出力として導出する。
【００２７】
次に、上記５次ΔΣ変調器出力を１次のΔΣ変調器出力に変換する１次のΔΣ変調器４の構成について説明する。この１次ΔΣ変調器４は、一つの積分器３０と１ビット量子化器３３を備える。
【００２８】
積分器３０は、加算器３１とシフト演算器３２からなる。上記５次ΔΣ変調器出力が１次のΔΣ変調器４に入ると、積分器３０は、上記５次ΔΣ変調器出力を加算器３１を介してシフト演算器３２に供給する。シフト演算器３２は、加算器３１からの上記５次ΔΣ変調器出力をシフトし、加算器３１に戻す。また、加算器３１には１ビット量子化器３３からのフィードバックループ信号も負帰還される。なお、この実施例の場合、シフト演算器３２は後で説明するサンプリング周期で１周期分の遅延を発生している。
【００２９】
１ビット量子化器３３は、シフト演算器３２の出力を１ビットの２値へ量子化する。１ビット量子化器３３は、シフト演算器３２から正の値が入力された場合は量子化値として＋１を出力する。これに対し、シフト演算器３２から負の値が入力された場合は、１ビット量子化器３３は量子化値として−１を出力する。この実施例の場合、実際に１ビット量子化器から出力される２進符号としては量子化値＋１に対しては１であり、２進化符号０は量子化値−１が対応している。この１ビット量子化器３３からの１ビットの２値は、各積分器にフィードバックループ信号として負帰還されと共に、外部に１次ΔΣ変調器出力として導出される。なお、この１ビット量子化器３３は入力された信号を量子化するまでの信号遅延は後で説明するサンプリング周期の１周期分より短いものである。
【００３０】
以上に構成を示したディジタル信号処理装置１の動作原理について図２（Ａ）、図２（Ｂ）、図２（Ｂ）を参照して以下に説明する。
【００３１】
２系統の１ビット信号ＡおよびＢは、加算器２によって加算処理した後、音質の劣化を抑えるために、５次のΔΣ変調器３によって再ΔΣ変調される。
【００３２】
ここで２系統の１ビット信号ＡおよびＢがまったく同一の信号であった場合、加算器２によって加算処理した後、そのオーディオ帯域成分は１系統の１ビット信号の２倍に増加する。
【００３３】
しかし、例えば５次のように高次のΔΣ変調器は、入力信号レベルが増加し、変調率が高くなると系が不安定になる。これは、量子化値が±１の２値の場合、つまり１ビット量子化器を用いている場合、そのオーディオ帯域成分が±１に近づくと、±１の２値のレベルで表現することが難しくなるためである。
【００３４】
本発明ではこのような大きなレベルの信号に対しても変調が可能なように、量子化器２９の量子化ビット数を２ビットに拡張し、量子化値を４値とした５次のΔΣ変調器３を用いて、一旦±１を超えるオーディオ帯域信号を表したΔΣ変調信号を生成する。
【００３５】
ここで、この４値の量子化値としては前述したように、０を用いず、１ビット量子化時の量子化値±１と、この２値間と等間隔になる、±３を用いる。これにより、４値の量子化値は、図２（Ａ）に示すように、＋３、＋１、−１、−３という第１群の量子化値となり、差が２づつの等間隔となる。一旦２ビットに変換した信号は、後段の１次のΔΣ変調器４によって、図２（Ｂ）に示すように、再び１ビット信号に再変換される。
【００３６】
ここで、後段の１ビット量子化器３３の量子化値は、図２（Ｂ）に示すように、±１の第２群の量子化値にする。これにより、オーディオ帯域成分が小さく、前段の量子化値が±１の２値に収まっている間は、後段の１次のΔΣ変調器４では、１サンプリングの遅延が生じるだけで、前段の出力値がそのまま出力される。すなわち５次のΔΣ変調の特性がそのまま出力されることになる。一方、オーディオ帯域成分が大きくなり、前段の５次のΔΣ変調器３が±３を出力すると、後段の１次のΔΣ変調器４は、±１を超えた分を補正可能な時まで処理を遅延させたのちに補正し、その後は再び前段の値をそのまま出力するようになる。たとえば前段の５次のΔΣ変調器３より、＋３が出力された場合、後段の１次のΔΣ変調器４はそこでは＋１を出力し、差分の２を積分器３０に蓄える。そして次に−１が来たときに、−１を＋１に補正して出力する。これにより、積分器３０に蓄えられた２の分はクリアされる。それ以降は再び前段の±１出力がそのまま遅延して出力に得られるようになる。すなわちオーディオ帯域成分の振幅が大きくなり、±１を超えた時だけ２ビットから１ビットへの変換処理が働き、それ以外の時には影響を及ぼさない。
【００３７】
通常、ΔΣ変調器は、量子化値以下の信号を変調するが、ここでの後段の１次のΔΣ変調器４内の量子化器３３は、ΔΣ変調器３内にて量子化値が±１を超えた場合に超えた分を補正するように働くことになる。
【００３８】
これは、１次のΔΣ変調器４においてマルチビット符号を１ビット化し、エネルギーを平均化していることになる。以下に、図３（Ａ）、図３（Ｂ）、図３（Ｃ）を参照して、マルチビット符号を１ビット化することがエネルギーの平均化となることを説明する。
【００３９】
前述したように、オーディオ帯域成分が大きくなり、前段の５次のΔΣ変調器から±３が出力されると、後段の１次のΔΣ変調器は、±１を超えた分を補正可能な時まで処理を延期した後に補正し、その後は再び前段の値をそのまま出力するようになる。
【００４０】
図３（Ａ）、図３（Ｂ）、図３（Ｃ）は、後段のΔΣ変調器として１次のΔΣ変調器を用いた場合の説明図である。始めに前段の５次のΔΣ変調器の２ビット量子化器２９が＋１，−１の範囲で量子化値を出力している場合について説明する。図３（Ａ）のｔ_−２において−１を量子化値として出力した場合には、次のサンプリング周期ｔ_−１に１次のΔΣ変調器３０内の積分器３２から−１が出力されて、同じサンプリング周期ｔ_−１内に１次のΔΣ変調器３０の１ビット量子化器３３からそのまま−１として出力される。さらにサンプリング周期ｔ_−１に２ビット量子化器から＋１が出力された場合には、１サンプリング周期遅延したサンプリング周期ｔ_０に積分器３２からそのまま＋１として出力され、さらに同じサンプリング周期ｔ_０内に１ビット量子化器３３からそのまま＋１として量子化値が出力される。
【００４１】
図３（Ａ）に示すようにたとえば前段の５次ΔΣ変調器３よりサンプリング周期ｔ_０で＋３が出力され、図３（Ｃ）に示すように１ビット量子化器３３の出力として一次のΔΣ変調器４の出力が＋１であった場合、次のサンプリング周期ｔ_１で、後段の１次ΔΣ変調器４の第１の積分器３０にはこの＋３が蓄えられる。この場合、サンプリング周期ｔ_０のシフト演算器３２の出力＋１と、５次のΔΣ変調器の２ビット量子化器２９の出力＋３と、シフト演算器３２の出力を１ビット量子化器３３で量子化した出力＋１を反転させた−１とを加算器３１による加算の結果として＋３が積分器３２の出力となる。すなわち、（＋１）＋（＋３）−（＋１）＝＋３で算出される値が積分器３０から出力されることになる。そして同じサンプリング周期ｔ_１内には図３（Ｃ）に示すように１ビット量子化器３３から正の最大の出力値として＋１が出力されることになる。
【００４２】
このため結局サンプリング周期ｔ_１においては１ビット量子化器３３から出力されなかった＋２が積分器３０に残ったままで有るのと等価な状態となる。
【００４３】
積分器３２に＋２が残ったのと等価な状態でサンプリング周期ｔ_１において２ビット量子化器２９から＋１が出力された場合には、加算器３１には２ビット量子化器２９の出力である＋１と、シフト演算器３２の出力である＋３と、１ビット量子化器３３の出力である＋１の反転値−１がサンプリング周期ｔ_１に入力されて、加算器３１からは＋３が出力されシフト演算器３２へ入力される。この＋３が次のサンプリング周期ｔ_２には図３（Ｂ）に示すようにシフト演算器３２から出力される。そして図３（Ｃ）に示すように１ビット量子化器３３からは正の最大値である＋１がサンプリング周期ｔ_２内に出力される。このときもシフト演算器３２の出力が１ビット量子化器３３から全て出力されることが無かったため、結局＋２が積分器３０に残った状態と等価な状態となる。つまり、サンプリング周期ｔ_１で等価的に積分器３０に残った＋２に対して、さらに２ビット量子化器２９から入力された＋１が積分されて＋３になり、＋３のうちの＋１が１ビット量子化器３３から出力されて、＋２が積分器内に残ったのと等価な状態となったのである。次のサンプリング周期ｔ_２において２ビット量子化器２９から−１が出力された場合には、加算器３２には２ビット量子化器２９から出力された−１と、積分器３０のシフト演算器３２の出力＋３と、１ビット量子化器３３の出力＋１の反転値−１が入力されて、加算器３２からは＋１が出力されることになる。つまり、＋２の残留値に対して−１が入力されて、１次のΔΣ変調器４からは＋１が出力されることで＋２はこのサンプリング周期ｔ_２で放出される。そして、サンプリング周期ｔ_３に２ビット量子化器２９から出力された＋１は、次のサンプリング周期となるｔ_４においてそのまま出力される。
【００４４】
同様に、図３（Ａ）に示すようにサンプリング周期ｔ_１０において加算器３１に−３が入力された場合には、積分器３０は１サンプリング周期遅延したｔ_１１において−３となる。ここで、蓄えられた余剰分が放出される前のサンプリング周期ｔ_１２に、再び加算器３１の入力に−３が入力された場合には、積分器３０は、さらにこれを累積し、サンプリング周期ｔ_１３において−５となる。この累積した余剰分は、その後現れるサンプリング周期ｔ_１４とｔ_１７の２回の＋１入力の時に−２づつ放出される。この時1bit量子化器３３からは入力の＋１とは逆の−１が出力される。そしてサンプリング周期ｔ_１８に加算器に入力された＋１はサンプリング周期ｔ_１９においてそのまま１ビット量子化器３３から出力される。
【００４５】
このように１次のΔΣ変調器４を用いることによって、±３の信号が入力された場合にはその超過分を累積し、放出可能な時に1bit量子化器３３出力に入力とは逆符号の信号を出力させることによって放出し、トータルの信号の持つエネルギー量を保つとともに、余剰分が無くなった時には、入力の±１の信号を、遅延させただけでそのまま出力させることができる。
【００４６】
以上より、第１の実施の形態のディジタル信号処理装置１は、小さなレベルのオーディオ帯域信号には５次のΔΣ変調器３のS/N比を維持したまま、大きなレベルの信号に対しても１ビットで表現することが可能となる。
【００４７】
次に、第２の実施の形態について図４を参照して説明する。この第２の実施の形態も、ΔΣ変調処理によりそれぞれ得られた１ビット（bit）信号Ａと、１ビット（bit）信号Ｂとの加算出力を、カスケード接続された二つのΔΣ変調器を用いて、１ビット信号にし、この１ビット信号出力を導出するディジタル信号処理装置４０である。
【００４８】
すなわち、このディジタル信号処理装置４０は、１ビット信号で表現可能なオーディオ帯域最大レベルを超えることがある入力信号を１ビット信号に変換するために、入力信号を３ビットで表現される８値に量子化する第１の量子化手段としての３ビット量子化器４２を備える第１のΔΣ変調手段としての５次のΔΣ変調器４０と、５次のΔΣ変調器４０の３ビットのΔΣ変調器出力を１ビットに量子化する第２の量子化手段としての１ビット量子化器を備える第２のΔΣ変調手段としての１次のΔΣ変調器４によって構成される。
【００４９】
５次のΔΣ変調器４０は、３ビット量子化器４２を備える点だけが、上記第１の実施の形態のディジタル信号処理装置１内の５次のΔΣ変調器３と異なるので、それ以外は同符号を付して説明を省略する。
【００５０】
３ビット量子化器４２は、入力信号を３ビットにて±１、±３、±５、±７の８値に第１群の量子化値として量子化する。ゼロを等量ではさむ２値である±１に加え、この２値の差分に相当する２と等しい差分を、±１から等間隔に前値との間にもつ±３、±５、±７である。これらは、差が２づつの等間隔となる。すなわち、第１群の量子化値は、＋７、＋５、＋３、＋１、−１、−３、−５、−７となり、差が２づつの等間隔となる。この３ビット信号は、各積分器にフィードバックループ信号として負帰還される。また、３ビット量子化器４２は、上記３ビット信号出力を５次のΔΣ変調器４１の外部に５次ΔΣ変調器出力として導出する。
【００５１】
１次のΔΣ変調器４内の１ビット量子化器３３は、上記第１の量子化手段である３ビット量子化器４２の量子化値のうちの最下位の２値の量子化値である±１と等しい値を第２群の量子化値とする。この１ビット量子化器３３からの１ビットの２値は、積分器にフィードバックループ信号として負帰還されと共に、外部に１次ΔΣ変調器出力として導出される。
【００５２】
以上に構成を示したディジタル信号処理装置４０の動作原理について以下に説明する。
【００５３】
本発明でも大きなレベルの信号に対しても変調が可能なように、量子化器４２の量子化ビット数を３ビットに拡張し、量子化値を８値とした５次のΔΣ変調器４０を用いて、一旦±１を超えるオーディオ帯域信号を表したΔΣ変調信号を生成する。
【００５４】
この８値の量子化値としては前述したように、０を用いず、１ビット量子化時の量子化値±１と、この２値間と等間隔になる、±３、±５、±７を用いる。一旦３ビットに変換された信号は、後段の１次のΔΣ変調器４によって、再び１ビット信号に再変換される。
【００５５】
ここで、後段の１ビット量子化器３３の量子化値は、前段の２ビット量子化器２９の最小量子化値である±１と同じ値である。これにより、オーディオ帯域成分が小さく、前段の量子化値が±１の２値に収まっている間は、後段の１次のΔΣ変調器４では、１サンプリングの遅延が生じるだけで、前段の出力値がそのまま後段より出力される。すなわち５次のΔΣ変調の特性がそのまま出力されることになる。一方、オーディオ帯域成分が大きくなり、前段の５次のΔΣ変調器４１が±３、±５、±７を出力すると、後段の１次のΔΣ変調器４は、超えた分を補正可能な時まで処理を延期した後に補正し、その後は再び前段の値をそのまま出力するようになる。たとえば前段である５次のΔΣ変調器４１より、＋５が出力された場合、後段の１次のΔΣ変調器４はそこでは＋１を出力し、差分の４を積分器３０に蓄える。そして次に−１が来たときに、−１を＋１に補正して出力する。また、さらに−１が来たときに、−１を＋１に補正して出力する。これにより、積分器３０に蓄えられた４の分はクリアされる。それ以降は再び前段の±１出力がそのまま遅延して出力に得られるようになる。すなわちオーディオ帯域成分の振幅が大きくなり、±１を超えた時だけ３ビットから１ビットへの変換処理が働き、それ以外の時には影響を及ぼさない。
【００５６】
通常ΔΣ変調器は、量子化値以下の信号を変調するが、ここでの後段の１次のΔΣ変調器４内の量子化器３３は、ΔΣ変調器３内にて量子化値が±１を超えた場合に超えた分を補正するように働くことになる。
【００５７】
なお、第１のΔΣ変調手段内の第１の量子化手段は、前述したように、入力信号を２ビット、３ビットに量子化する２ビット量子化器、３ビット量子化器に限るものではない。２以上の整数ｎであれば、４、５、６・・・を適用することができる。量子化値としては、ゼロを等量ではさむ２値に加え、この２値の差分と等差の値を量子化値とすることが条件となる。
【００５８】
また、上記第１、第２の実施の形態では、第１のΔΣ変調手段を共に５次のΔΣ変調器としたが、２、３、４、６、７、８・・次、つまり積分器手段を上記数だけ直列に接続した段数の複数次のΔΣ変調手段としてもよい。ただし、高次になるほど変調率は下がる。
【００５９】
また、これら複数次のΔΣ変調手段内の量子化手段は、もちろん、前述したようにｎ（２，３，４，５，６，・・・）ビットの量子化器でもよい。
【００６０】
また、上記第１、第２の実施の形態では、第２のΔΣ変調手段を共に１次のΔΣ変調器としたが、２次のΔΣ変調器でもよい。ただし、３次以上のΔΣ変調器は適さない。
【００６１】
以下には、第２のΔΣ変調手段として１次または２次のΔΣ変調器を採用した場合と、３次のΔΣ変調器を採用した場合とで特性が異なることを説明する。
【００６２】
先ず、上記第１の実施の形態のディジタル信号処理装置１の第２のΔΣ変調手段に、１次または２次のΔΣ変調器を採用した場合について説明する。
【００６３】
第１のΔΣ変調手段である５次のΔΣ変調器３にて一旦２ビットに変換した信号は、後段の１次または２次のΔΣ変調器によって、再び１ビット信号に再変換される。ここで、後段の１ビット量子化器の量子化値は、前段の２ビット量子化器の最小量子化値である±１と同じ値にする。これにより、オーディオ帯域成分が小さく、前段の量子化値が±１の２値に収まっている間は、後段のΔΣ変調器では、１次で１サンプリング、２次で２サンプリングの遅延が生じるだけで、前段の出力値がそのまま後段より出力される。すなわち５次のΔΣ変調の特性がそのまま出力されることになる。
【００６４】
図５には１次のΔΣ変調器４の構成を示す。図６（Ａ）、図６（Ｂ）、図６（Ｃ）には１次のΔΣ変調器４を用いた場合の動作を説明するためのタイミングチャートを示す。図６（Ａ）の１次ΔΣ変調器入力に積分処理を施した積分器３０の出力が図６（Ｂ）に示すように±1とすると、1bit量子化器３３の出力は、±1からなる積分器出力と図６（Ｃ）に示すように同一信号になる。このため、積分器３０への２系統のフィードバックループ信号は、自分自身と1bit量子化器３３からの逆符号の同一レベル信号の加算となるため、合計値は常に０となる。従って、積分器３０は常に入力信号を、１サンプル遅延した±1を出力信号とし、そのまま1bit量子化器出力から±１の同一信号が得られる。
【００６５】
図７には２次のΔΣ変調器５０の構成を示す。２次のΔΣ変調器５０は、第１積分器５１と第２積分器５３とを間に係数乗算器５２を挟んで直列に接続し、さらに第２積分器の後段に１ビット量子化器５４を接続して、フィードバックループ信号を上記二つの積分器に負帰還する構成である。係数乗算器は、第１積分器５１の積分出力に係数１／２を乗算して減衰させている。
【００６６】
図８（Ａ）、図８（Ｂ）、図８（Ｃ）、図８（Ｄ）には２次のΔΣ変調器５０を用いた場合の動作を説明するためのタイミングチャートを示す。図８（Ａ）の２次ΔΣ変調器入力に積分処理を施した第１積分器５１の出力が図８（Ｂ）に示すように±２とすると、第２積分器５３の積分出力は図８（Ｃ）に示すように±０．５となる。そして、１ビット量子化器５４の量子化出力は図８（Ｄ）に示すようになる。つまり、図８（Ｄ）に示す１ビット量子化器５４の出力が、図８（Ａ）に示す２次ΔΣ変調器入力の２サンプル遅延と同一値となる。
【００６７】
次に、図９には３次のΔΣ変調器６０の構成を示す。３次のΔΣ変調器６０は、第１積分器６１と第２積分器６３と第３積分器６５とを、係数乗算器６２と、係数乗算器６４を挟んで直列に接続し、さらに第３積分器の後段に１ビット量子化器６６を接続して、フィードバックループ信号を上記三つの積分器に負帰還する構成である。係数乗算器６２は、第１積分器６１の積分出力に係数１／４を乗算して減衰させ、第２積分器６３に供給している。係数乗算器６４は、第２積分器６３の積分出力に係数１／２を乗算して減衰させ、第３積分器６５に供給している。
【００６８】
図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）には３次のΔΣ変調器６０を用いた場合の動作を説明するためのタイミングチャートを示す。図１０（Ａ）の３次ΔΣ変調器入力に積分処理を施した第１積分器６１の出力が図１０（Ｂ）に示すように±２とすると、第２積分器６３の積分出力は図１０（Ｃ）に示すように±１となる。さらに、第３積分器６５の積分出力は図１０（Ｄ）に示すようになる。そして、１ビット量子化器６６の量子化出力は図１０（Ｅ）に示すようになる。つまり、図１０（Ｅ）に示す１ビット量子化器６６の出力は、図１０（Ａ）に示す３次ΔΣ変調器入力を単純に遅延させた値とならず、異なった信号となってしまう。
【００６９】
よって、上記第２のΔΣ変調手段に用いるΔΣ変調器としては、３次のΔΣ変調器は適さず、２次以下のΔΣ変調器が適する。
【００７０】
なお、オーディオ帯域成分のレベルが大きくなる例として、上記第１、第２の実施の形態では、２系統の１bit信号を加算（ミックス）する場合を示したが、３、４、５、６チャンネル等多チャンネルのミックスや、フェードイン、フェードアウト、クロスフェード等のレベルコントロールなど、もとの１ビット信号のレベルを超えてしまうようなその他さまざまな場合も想定することができる。
【００７１】
【発明の効果】
本発明に係るディジタル信号処理装置及び方法は、複数ｍビットからなる量子化器を持つ第１のΔΣ変調手段によって変調された複数ビット長の信号に再度、低次数ｎ（２以下）の第２のΔΣ変調手段にてΔΣ変調を施すことにより、小さなレベルの信号には高次のΔΣ変調器による高いS/N比を実現しつつ、信号のレベルが大きくなった時だけ、そのオーバーしたレベル分にだけ再変調をかけることによって、大きなレベルの信号までを表現する１ビット信号を得ることを実現可能としている。つまり、小さなオーディオ帯域信号レベルの信号に対しては高次ΔΣ変調による低い量子化ノイズレベルを実現しつつ、大きなレベルの信号までを表現する１ビット信号を得ることを可能にする。
【００７２】
また、本発明に係るディジタル信号処理装置及び方法は、第１の量子化手段及び工程が出力する第１群の量子化値のうちの最下位の２値の量子化値と等しい値を第２群の量子化値として出力する第２の量子化手段を備えてなり、第２の量子化手段は第１の量子化手段が出力した第１群の量子化値のエネルギーを平均化して第２群の量子化値を出力するので、簡単な構成によって、マルチビットデータを１ビットデータに再量子化することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のディジタル信号処理装置の構成図である。
【図２】第１の実施の形態の動作を説明するためのタイミングチャートである。
【図３】第１の実施の形態を構成する第２のΔΣ変調器におけるエネルギーの平均化を説明するためのタイミングチャートである。
【図４】第２の実施の形態のディジタル信号処理装置の構成図である。
【図５】１次のΔΣ変調器の構成図である。
【図６】１次のΔΣ変調器を用いた場合の動作を説明するためのタイミングチャートである。
【図７】２次のΔΣ変調器の構成図である。
【図８】２次のΔΣ変調器を用いた場合の動作を説明するためのタイミングチャートである。
【図９】３次のΔΣ変調器の構成図である。
【図１０】３次のΔΣ変調器を用いた場合の動作を説明するためのタイミングチャートである。
【符号の説明】
１ディジタル信号処理装置、３５次のΔΣ変調器、４１次のΔΣ変調器、２９２ビット量子化器、３３１ビット量子化器

Claims

ディジタル信号に所定の処理が施され、上記ディジタル信号の信号振幅値を越える信号振幅値になる処理済みディジタル信号が入力されるディジタル信号処理装置において、
上記入力される処理済みディジタル信号の信号振幅を少なくともｎビット（ｎは２以上の整数）に量子化可能な量子化振幅値を備える第１の量子化手段を備える２次以上の第１のΔΣ変調手段と、
上記第１のΔΣ変調手段から出力される変調信号を上記ディジタル信号の信号振幅値と等しい量子化振幅値を備える第２の量子化手段を備える２次以下の第２のΔΣ変調手段と
を備えるディジタル信号処理装置。
上記第２のΔΣ変調手段は、上記第１の量子化手段から出力される量子化データが上記第２の量子化手段の量子化振幅値を越える振幅値であった場合に、上記第１の量子化手段から出力される量子化信号の一部を遅延させて上記第２の量子化手段へ入力する遅延手段を更に備える請求項１記載のディジタル信号処理装置。
上記第１のΔΣ変調手段が備える第１の量子化手段は、２以上のｎビットからなる量子化値で量子化し、ゼロを等量ではさむ２値に加え、この２値の差分と等差の値を量子化値とする請求項１記載のディジタル信号処理装置。
上記第２のΔΣ変調手段の第２の量子化手段は、上記第１の量子化手段の量子化値のうちの最下位の２値の量子化値と等しい値を量子化値とする請求項３記載のディジタル信号処理装置。
上記第２のΔΣ変調手段が備える上記第２の量子化手段は、上記第１のΔΣ変調手段のΔΣ変調出力を１ビットにしてエネルギーを平均化する請求項１記載のディジタル信号処理装置。
ディジタル信号に所定の処理が施され、上記ディジタル信号の信号振幅値を越える信号振幅値になる処理済みディジタル信号が入力されるディジタル信号処理方法において、
上記入力される処理済みディジタル信号を２次以上の第１のΔΣ変調手段により、ΔΣ変調するとともに上記ΔΣ変調された信号の振幅を少なくとも上記処理済みディジタル信号の振幅値以上でありｎビット（ｎは２以上の整数）からなる量子化値でｎビットに量子化するステップと、
上記量子化された変調信号を２次以下の第２のΔΣ変調手段により上記ディジタル信号の信号振幅値と等しい量子化振幅値に量子化するステップと
を備えるディジタル信号処理方法。
上記量子化された変調信号を上記ディジタル信号の信号振幅値と等しい量子化振幅値に量子化するときに、上記量子化された変調信号の量子化値が上記ディジタル信号の信号振幅値を越えた部分の量子化処理を遅延させる請求項６記載のディジタル信号処理方法。
上記入力される処理済みディジタル信号がΔΣ変調された信号を２以上のｎビットで量子化し、ゼロを等量ではさむ２値に加え、この２値の差分と等差の値を量子化値とする請求項６記載のディジタル信号処理方法。
上記量子化された変調信号を上記ディジタル信号の信号振幅値と等しい量子化振幅値に量子化するステップは、上記量子化された変調信号を上記ディジタル信号の信号振幅値と等しい量子化振幅値に量子化する量子化値のうちの最下位の２値の量子化値と等しい値を量子化値とする請求項８記載のディジタル信号処理方法。
１ビットで表現されるディジタル信号に所定の信号処理が施されて上記１ビットを越える信号レベルのディジタル信号処理済み信号が入力されるディジタル信号処理装置において、
ｎビット（ｎは２以上の整数）からなる量子化値として、ゼロを等量ではさむ２値に加え、この２値の差分と等差の値を第１群の量子化値として出力する第１の量子化手段を備える２次以上の第１のΔΣ変調手段と、
上記第１の量子化手段が出力する第１群の量子化値のうちの最下位の２値の量子化値と等しい値を第２群の量子化値として出力する第２の量子化手段を備える２次以下の第２のΔΣ変調手段とを備え、
上記第２の量子化手段は上記第１の量子化手段が出力した上記第１群の量子化値のエネルギーを平均化して上記第２群の量子化値を出力するディジタル信号処理装置。
上記第１の量子化手段と上記第２の量子化手段との間に上記第１群の量子化値を積分して上記第２の量子化手段に供給する積分手段を備え、
上記積分手段は、上記第１の量子化手段が出力した上記第１群の量子化値の上記第２群の量子化値に対する余剰分を累積し、放出可能なタイミングにて逆符号を付して、上記第２の量子化手段に供給する請求項１０記載のディジタル信号処理装置。
上記第２の量子化手段は、上記第１群の量子化値のトータルのエネルギー量を保つように上記第２群の量子化値を出力する請求項１１記載のディジタル信号処理装置。
上記第２の量子化手段は、上記積分手段内に上記余剰分がなくなったときに、上記第１群の量子化値の最下位の２値をそのまま出力する請求項１１記載のディジタル信号処理装置。