JP2013058925A

JP2013058925A - デルタシグマ型変調回路

Info

Publication number: JP2013058925A
Application number: JP2011196276A
Authority: JP
Inventors: Yukihiro Imai; 幸弘今井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2011-09-08
Filing date: 2011-09-08
Publication date: 2013-03-28

Abstract

【課題】高次のデルタシグマ型変調回路において、回路の発振を防ぎつつ特性の向上及びノイズの低減を実現する。
【解決手段】高次のデルタシグマ型変調回路１は、入力信号の振幅を検出する信号振幅検出手段１３と、前記入力信号をフィードバック回路に入力して出力を複数回ループさせた後の出力信号を出力するΔ−Σ変調部１２と、検出した振幅に応じた演算精度制御信号を決定しΔ−Σ変調部１２に入力する演算精度決定手段１４と、を有する。Δ−Σ変調部１２は、前記演算精度制御信号に基づいた負のゲインαを、前記フィードバック回路に再度入力する出力の信号振幅にかける。
【選択図】図２

Description

本発明は、デルタシグマ型変調回路に関し、特に、高次のデルタシグマ型変調回路に関する。

デルタシグマ型変調回路は、一般的に、低い周波数で動作し、高精密どの解像度が要求される入出力段や送受信段、例えば、音声や音楽などのオーディオデータの符号化に多用されている。このようなデルタシグマ型変調回路においては、例えば、特許文献１や特許文献２に開示されているように、ノイズを低減することが課題として知られている。

特許文献１は、デルタ・シグマ・アナログ・ディジタル変換器などのアナログ・ディジタル変換器の雑音を減らすための改善された方法を提供することを主な課題としている。このように当該技術分野においてノイズの低減自体はよく知られた課題である。特許文献２は、例えば段落０００２ないし０００５に量子化雑音を減らすことについて記載があり、雑音定型化技術とオーバーサンプリング技術によって信号帯域を高め実際に使用する信号帯域では量子化雑音を減らすことや、多段雑音整形（以下、「ノイズシェイピング」と呼ぶ）技術を用いることについて記載がある。

デルタシグマ型変調回路は、ノイズシェイピング特性を向上させるためには、高次の回路構成が望ましい。しかしながら、振幅が大きい信号が入力された場合には、高次の回路構成では、回路が発振してしまう可能性がある。その一方で、振幅が小さい又は０の信号が入力された場合には、特性が劣化したり、デルタシグマ回路特有のリミットサイクルノイズが顕著になる可能性がある。

本発明は、上記実情に鑑みてなされたものであって、高次のデルタシグマ型変調回路において、回路の発振を防ぎつつ特性の向上及びノイズの低減を実現したデルタシグマ型変調回路を提供することを目的とする。

上記目的を達成するために、本発明は、高次のデルタシグマ型変調回路であって、入力信号の振幅を検出する信号振幅検出手段と、前記入力信号をフィードバック回路に入力して出力を複数回ループさせた後の出力信号を出力するデルタシグマ変調手段と、検出した振幅に応じた演算精度制御信号を決定し前記デルタシグマ変調手段に入力する演算精度決定手段と、を有し、前記デルタシグマ変調手段は、前記演算精度制御信号に基づいた負のゲインを、前記フィードバック回路に再度入力する出力の信号振幅にかけることを特徴とする、デルタシグマ型変調回路を提供する。

本発明によれば、高次のデルタシグマ型変調回路において、回路の発振を防ぎつつ特性の向上及びノイズの低減を実現したデルタシグマ型変調回路を提供することが可能となる。

本発明の実施形態に適用されるデルタシグマ型変調回路の構成例を示す回路図である。本発明の実施形態の構成を示すブロック図である。本発明の実施形態の効果を説明するための図（その１）である。本発明の実施形態の効果を説明するための図（その２）である。

以下、図面を参照しながら、実施形態を説明する。

図１に、本実施形態に適用されるデルタシグマ型変調回路の構成例を示す。
デルタシグマ型変調回路は、ノイズシェイピング特性を向上させるためには、高次の回路構成が望ましい。
図１上側に２次の構成例、下側に４次の構成例を示す。
４次の構成例は、２次の構成例を直列に接続したものとしている。
このような高次の構成では、最大振幅の信号が入力された場合に、デルタシグマ回路が発振しないように、前段の２次回路から、後段の２次回路にデータを渡す際に、信号振幅に負のゲインをかける。（図中の“α”）
本実施形態は、この負のゲインαを、入力信号振幅に対して適応的に制御するものである。

図２に、本実施形態の構成を示す。図示のように、本実施形態に係るデルタシグマ型変調回路１は、遅延回路１１と、Δ−Σ変調部１２と、信号振幅検出手段１３と、演算精度決定手段１４とを備える構成である。

信号振幅検出手段１３は、入力信号の振幅を検出する機能を備える。演算精度決定手段１４は、信号振幅検出手段１３が検出した振幅に基づいて、演算精度制御信号を決定し、Δ−Σ変調部１２に入力する。

入力信号は、遅延回路１１を経由して、Δ−Σ変調部１２にも入力される。Δ−Σ変調部１２は、内部にフィードバック回路を有し（図１参照）、入力信号をフィードバック回路に入力して得られた出力信号を再度フィードバック回路に入力するといったプロセスを所定の回数繰り返す。

デルタシグマ型変調回路では、出力から入力へのフィードバック・ループが存在するため、最大振幅の信号が入力された場合でも、回路が発振しないように、内部演算精度を抑える必要がある。ところがそうすると、入力信号が小さい又は無信号の場合には特性が劣化したり、デルタシグマ回路特有のリミットサイクルノイズが顕著になる可能性がある。

上述のように、本実施形態では入力信号の振幅に基づいて演算精度を制御するので、本実施形態によれば、回路の発振を防ぎつつ特性の向上及びノイズの低減が実現する。

図２において、入力信号（通常、8〜24bit のPCM,A/μlawPCM）は、信号振幅検出手段１３及び遅延回路１１に入力される。信号振幅検出手段１３は、入力信号の振幅を検出する。演算精度決定手段１４は、その値から、Δ−Σ変調部１２の演算精度を決定し、Δ−Σ変調部１２の演算精度を制御する。具体的には、信号振幅が大きい場合は、上述のゲインαを小さくし、信号振幅が小さい又は０の場合は、αを大きくする。

このとき、「信号振幅が大きい」ことの判断は、例えば、所定の第１の閾値より大きい場合に「信号振幅が大きい」と判断してもよい。同様に、「信号振幅が小さい」ことの判断は、例えば、所定の第２の閾値より小さい場合に「信号振幅が小さい」と判断してもよい。

Δ−Σ変調部１２の演算精度の制御は、以下のようにするとさらに有利である。

入力信号が小振幅信号から大振幅信号へと変化する場合は、演算精度を下げる。本実施形態では、大振幅信号がΔ−Σ変調部１２に入力される前に、演算精度を下げておくため、図２に示すように、Δ−Σ変調部１２の前に遅延回路１１を挿入すると、演算精度の決定の後に、遅れて大振幅信号がΔ−Σ変調部１２に入力されるようにしている。このように構成すると、回路の発振を防ぐことができる。

逆に、入力信号が大振幅信号から小振幅信号へと変化する場合は、演算精度を上げる。さらに具体的には、ある一定時間、入力信号の振幅を測定し続けて、その間ずっと決められた振幅閾値（例えば、所定の第３の閾値）を下まわっていれば、小振幅信号であると判断して、演算精度を上げるようにする。振幅閾値は複数設けてもよい。このように構成すると、入力信号が小さい又は無信号の場合に、適応的にデルタシグマ型変調回路の内部演算精度を上げることにより、信号特性の向上、ノイズの低減を実現できる。

なお、上述のように、遅延回路１１は、入力信号の振幅に応じた演算精度制御信号がΔ−Σ変調部１２に入力されてから、入力信号がΔ−Σ変調部１２に入力するようにするためΔ−Σ変調部１２の前段に挿入される。他の機能も併せ持った信号処理部などで代替してもよい。

図３と図４を参照して、本実施形態の効果を説明する。図３と図４において、横軸は周波数（Ｈｚ）、縦軸はノイズのレベル（ｄＢ）である。図３は、上述のような適応的にデルタシグマ型変調回路の内部演算精度を制御する処理を適用しない従来の回路によるものであり、図４は、本実施形態のデルタシグマ型変調回路１によるものである。図示のように、信号特性の向上とノイズの低減が実現する。

１デルタシグマ型変調回路
１１遅延回路
１２ Δ-Σ変調部
１３信号振幅検出手段
１４演算精度決定手段

特表２００９−５０２０５７号公報特許第３８９５３２５号公報

Claims

高次のデルタシグマ型変調回路であって、
入力信号の振幅を検出する信号振幅検出手段と、
前記入力信号をフィードバック回路に入力して出力を複数回ループさせた後の出力信号を出力するデルタシグマ変調手段と、
検出した振幅に応じた演算精度制御信号を決定し前記デルタシグマ変調手段に入力する演算精度決定手段と、を有し、
前記デルタシグマ変調手段は、
前記演算精度制御信号に基づいた負のゲインを、前記フィードバック回路に再度入力する出力の信号振幅にかける
ことを特徴とする、デルタシグマ型変調回路。
前記演算精度決定手段は、
検出した振幅が大きい場合に、前記負のゲインが小さくなる前記演算精度制御信号を前記デルタシグマ変調手段に入力する
ことを特徴とする、請求項１記載のデルタシグマ型変調回路。
前記演算精度決定手段は、
検出した振幅が小さい又は０の場合に、前記負のゲインが大きくなる前記演算精度制御信号を前記デルタシグマ変調手段に入力する
ことを特徴とする、請求項１又は２記載のデルタシグマ型変調回路。
前記演算精度決定手段は、
検出した振幅の変化が、小さい振幅から大きい振幅へと変化するものである場合に、前記負のゲインが小さくなる前記演算精度制御信号を前記デルタシグマ変調手段に入力する
ことを特徴とする、請求項１から３のいずれか１項記載のデルタシグマ型変調回路。
前記演算精度決定手段は、
検出した振幅の変化が、大きい振幅から小さい振幅へと変化するものである場合に、前記負のゲインが大きくなる前記演算精度制御信号を前記デルタシグマ変調手段に入力する
ことを特徴とする、請求項１から４のいずれか１項記載のデルタシグマ型変調回路。
前記信号振幅検出手段は、所定の時間、入力信号の振幅を検出し続け、
前記演算精度決定手段は、前記所定の時間、検出され続けた振幅に応じて、前記演算精度制御信号を決定する
ことを特徴とする、請求項１から５のいずれか１項記載のデルタシグマ型変調回路。