JPH11163731A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH11163731A JPH11163731A JP32639197A JP32639197A JPH11163731A JP H11163731 A JPH11163731 A JP H11163731A JP 32639197 A JP32639197 A JP 32639197A JP 32639197 A JP32639197 A JP 32639197A JP H11163731 A JPH11163731 A JP H11163731A
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Abstract
(57)【要約】
【課題】 簡易な構成でΔΣ型Ａ／Ｄ変換器のダイナミ
ックレンジを拡大する。 【解決手段】 １ビットのＡ／Ｄ変換器によってビット
ストリームデータＤが生成されると、移動平均算出部２
１０はビットストリームデータＤの移動平均を算出す
る。この移動平均データＤ’は入力アナログ信号の波高
値を示している。最大値検出部２２０は、移動平均デー
タＤ’の最大値が第１の閾値を上回ることを検知して減
衰制御信号Ｃ１を生成する。次に、最大値が最大値保持
レジスタ２３０に格納される。判定回路２４０は最大値
保持レジスタ２３０をアクセスして、所定時間継続して
最大値が第２の閾値を下回ることを検知すると、増加制
御信号Ｃ２を生成する。
ックレンジを拡大する。 【解決手段】 １ビットのＡ／Ｄ変換器によってビット
ストリームデータＤが生成されると、移動平均算出部２
１０はビットストリームデータＤの移動平均を算出す
る。この移動平均データＤ’は入力アナログ信号の波高
値を示している。最大値検出部２２０は、移動平均デー
タＤ’の最大値が第１の閾値を上回ることを検知して減
衰制御信号Ｃ１を生成する。次に、最大値が最大値保持
レジスタ２３０に格納される。判定回路２４０は最大値
保持レジスタ２３０をアクセスして、所定時間継続して
最大値が第２の閾値を下回ることを検知すると、増加制
御信号Ｃ２を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、オーバーサンプリ
ングを用いてΔΣ型のＡ／Ｄ変換を行う際に入力ゲイン
を調整して広いダイナミックレンジでＡ／Ｄ変換を行う
のに好適なＡ／Ｄ変換装置に関する。
ングを用いてΔΣ型のＡ／Ｄ変換を行う際に入力ゲイン
を調整して広いダイナミックレンジでＡ／Ｄ変換を行う
のに好適なＡ／Ｄ変換装置に関する。
【０００２】
【従来の技術】アナログ信号をデジタル信号に変換する
Ａ／Ｄ変換器においては、その精度を向上する目的で、
いわゆるフローティング方式が採用されることがある。
このフローティング方式のＡ／Ｄ変換器にあっては、変
換後のデジタル信号に基づいて、入力アナログ信号のゲ
インを調整する。図１１に、従来のフローティング方式
に係わるＡ／Ｄ変換システムのブロック図を示す。
Ａ／Ｄ変換器においては、その精度を向上する目的で、
いわゆるフローティング方式が採用されることがある。
このフローティング方式のＡ／Ｄ変換器にあっては、変
換後のデジタル信号に基づいて、入力アナログ信号のゲ
インを調整する。図１１に、従来のフローティング方式
に係わるＡ／Ｄ変換システムのブロック図を示す。
【０００３】この図において、１００は入力アナログ信
号Ｓinが供給される入力ゲインコントロール回路であっ
て、制御信号Ｃに基づいて入力ゲインを調整する。２０
０は、入力ゲインコントロール回路１００に接続される
Ａ／Ｄ変換器であって、回路１００の出力信号をアナロ
グ信号からデジタル信号に変換する。３００はＡ／Ｄ変
換器２００の後段に設けられたＣＰＵであって、このＣ
ＰＵ３００は、コントロールプログラムを図示せぬ作業
用のメインメモリにロードして、このプログラムに基づ
いて、デジタル信号の値が所定範囲内になるように制御
信号Ｃを生成する。
号Ｓinが供給される入力ゲインコントロール回路であっ
て、制御信号Ｃに基づいて入力ゲインを調整する。２０
０は、入力ゲインコントロール回路１００に接続される
Ａ／Ｄ変換器であって、回路１００の出力信号をアナロ
グ信号からデジタル信号に変換する。３００はＡ／Ｄ変
換器２００の後段に設けられたＣＰＵであって、このＣ
ＰＵ３００は、コントロールプログラムを図示せぬ作業
用のメインメモリにロードして、このプログラムに基づ
いて、デジタル信号の値が所定範囲内になるように制御
信号Ｃを生成する。
【０００４】以上の構成により、入力アナログ信号Ｓin
のレベルがある値を越えると、ＣＰＵ３００はこれを検
知して入力ゲインを減少させるように制御信号Ｃを生成
する。一方、入力アナログ信号Ｓinのレベルがある値を
下回ると、ＣＰＵ３００はこれを検知して、入力ゲイン
を増加させるように制御信号Ｃを制御する。これによ
り、Ａ／Ｄ変換器２００の入力信号のレベルが所定範囲
内になるように調整している。例えば、入力ゲインを４
段階で切り換えるとすれば、８ビット精度のＡ／Ｄ変換
器２００を用いて、１０ビット精度のＡ／Ｄ変換器を実
現することできる。
のレベルがある値を越えると、ＣＰＵ３００はこれを検
知して入力ゲインを減少させるように制御信号Ｃを生成
する。一方、入力アナログ信号Ｓinのレベルがある値を
下回ると、ＣＰＵ３００はこれを検知して、入力ゲイン
を増加させるように制御信号Ｃを制御する。これによ
り、Ａ／Ｄ変換器２００の入力信号のレベルが所定範囲
内になるように調整している。例えば、入力ゲインを４
段階で切り換えるとすれば、８ビット精度のＡ／Ｄ変換
器２００を用いて、１０ビット精度のＡ／Ｄ変換器を実
現することできる。
【０００５】
【発明が解決しようとする課題】ところで、このような
Ａ／Ｄ変換システムにおいては、Ａ／Ｄ変換器２００の
入力レベルを適正に保つためにＣＰＵ３００とプログラ
ムを用いて制御信号Ｃを生成していたので、以下に述べ
る問題がある。まず、入力ゲインを制御するために、Ｃ
ＰＵ３００とプログラムを格納するためのメモリが必要
となり、構成が複雑になる。また、ＣＰＵ３００で演算
処理を行うため、制御信号Ｃの生成に時間がかかり、レ
スポンスが良くない。例えば、入力アナログ信号が急峻
に立ち上がった場合に、演算処理に時間がかかると、入
力アナログ信号の変化に追随して制御信号Ｃを生成する
ことができず、信号波形がクリップされてしまうことが
ある。また、Ａ／Ｄ変換器２００の出力ビット数を増や
した場合、ＣＰＵ３００の演算処理に負荷が生じる。
Ａ／Ｄ変換システムにおいては、Ａ／Ｄ変換器２００の
入力レベルを適正に保つためにＣＰＵ３００とプログラ
ムを用いて制御信号Ｃを生成していたので、以下に述べ
る問題がある。まず、入力ゲインを制御するために、Ｃ
ＰＵ３００とプログラムを格納するためのメモリが必要
となり、構成が複雑になる。また、ＣＰＵ３００で演算
処理を行うため、制御信号Ｃの生成に時間がかかり、レ
スポンスが良くない。例えば、入力アナログ信号が急峻
に立ち上がった場合に、演算処理に時間がかかると、入
力アナログ信号の変化に追随して制御信号Ｃを生成する
ことができず、信号波形がクリップされてしまうことが
ある。また、Ａ／Ｄ変換器２００の出力ビット数を増や
した場合、ＣＰＵ３００の演算処理に負荷が生じる。
【０００６】本発明は、上述した事情に鑑みてなされた
ものであり、簡易な構成で、入力アナログ信号の入力ゲ
インを適切に切り換えることにより、広いダイナミック
レンジを確保できるＡ／Ｄ変換装置を提供することを目
的とする。
ものであり、簡易な構成で、入力アナログ信号の入力ゲ
インを適切に切り換えることにより、広いダイナミック
レンジを確保できるＡ／Ｄ変換装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記課題を解決すれた
め、請求項１に記載の発明にあっては、入力信号のゲイ
ンを制御信号に基づいて調整する入力ゲイン調整部と、
前記入力ゲイン調整部によってゲイン調整された前記入
力信号をオーバーサンプリングして１ビットのデータに
変換するＡ／Ｄ変換部と、前記データに基づいて、前記
入力信号の波高値を検出する検出部と、前記検出手段に
よって検出された波高値に基づいて、ゲイン調整された
前記入力信号のレベルが一定の範囲内に収まるように前
記制御信号を生成するゲインコントロール部とを備えた
ことを特徴とする。
め、請求項１に記載の発明にあっては、入力信号のゲイ
ンを制御信号に基づいて調整する入力ゲイン調整部と、
前記入力ゲイン調整部によってゲイン調整された前記入
力信号をオーバーサンプリングして１ビットのデータに
変換するＡ／Ｄ変換部と、前記データに基づいて、前記
入力信号の波高値を検出する検出部と、前記検出手段に
よって検出された波高値に基づいて、ゲイン調整された
前記入力信号のレベルが一定の範囲内に収まるように前
記制御信号を生成するゲインコントロール部とを備えた
ことを特徴とする。
【０００８】また、請求項２に記載の発明にあっては、
入力信号のゲインを制御信号に基づいて調整する入力ゲ
イン調整部と、前記入力ゲイン調整部によってゲイン調
整された前記入力信号をオーバーサンプリングして１ビ
ットのデータに変換するＡ／Ｄ変換部と、前記データの
移動平均を示す移動平均データを算出する移動平均算出
部と、前記移動平均データに基づいて、ゲイン調整され
た前記入力信号のレベルが一定の範囲内に収まるように
前記制御信号を生成するゲインコントロール部とを備え
たことを特徴とする。
入力信号のゲインを制御信号に基づいて調整する入力ゲ
イン調整部と、前記入力ゲイン調整部によってゲイン調
整された前記入力信号をオーバーサンプリングして１ビ
ットのデータに変換するＡ／Ｄ変換部と、前記データの
移動平均を示す移動平均データを算出する移動平均算出
部と、前記移動平均データに基づいて、ゲイン調整され
た前記入力信号のレベルが一定の範囲内に収まるように
前記制御信号を生成するゲインコントロール部とを備え
たことを特徴とする。
【０００９】また、請求項３に記載の発明にあっては、
前記移動平均算出部は、前記Ａ／Ｄ変換部のオーバーサ
ンプリングによって発生するシェーピングノイズを抑圧
でき、かつ、前記入力信号の信号帯域において周波数特
性が平坦となるように複数個の前記データに基づいて移
動平均を算出することを特徴とする。
前記移動平均算出部は、前記Ａ／Ｄ変換部のオーバーサ
ンプリングによって発生するシェーピングノイズを抑圧
でき、かつ、前記入力信号の信号帯域において周波数特
性が平坦となるように複数個の前記データに基づいて移
動平均を算出することを特徴とする。
【００１０】また、請求項４に記載の発明にあっては、
前記ゲインコントロール部は、ゲインを下げる方向には
応答性を速く、ゲインを上げる方向には応答性を遅くす
るように前記制御信号を生成することを特徴とする。
前記ゲインコントロール部は、ゲインを下げる方向には
応答性を速く、ゲインを上げる方向には応答性を遅くす
るように前記制御信号を生成することを特徴とする。
【００１１】また、請求項５に記載の発明にあっては、
前記制御信号に基づいて生成された前記データの重み付
け係数を記憶する記憶部を備えたことを特徴とする。
前記制御信号に基づいて生成された前記データの重み付
け係数を記憶する記憶部を備えたことを特徴とする。
【００１２】
【発明の実施の形態】１．実施形態の構成 以下、図面を参照しつつ、本発明の一実施形態に係わる
ΔΣ型Ａ／Ｄ変換器の構成を説明する。 １−１：全体構成 まず、本実施形態に係わるΔΣ型Ａ／Ｄ変換器のブロッ
ク図を図１に示す。図において、１はゲインコントロー
ル付きＡ／Ｄ変換器であって、入力アナログ信号Ｓinの
レベルを調整する入力ゲイン調整部と１ビットＡ／Ｄ変
換器から構成される。この１ビットＡ／Ｄ変換器におい
ては、オーバーサンプリングを行うことにより、シェー
ピングノイズを加えつつ１ビットのビットストリームデ
ータＤを生成している。例えば、入力アナログ信号Ｓin
の帯域が、２４ＫＨｚであったとすると、６ＭＨｚある
いは１２ＭＨｚといったサンプリング周波数でＡ／Ｄ変
換を行う。
ΔΣ型Ａ／Ｄ変換器の構成を説明する。 １−１：全体構成 まず、本実施形態に係わるΔΣ型Ａ／Ｄ変換器のブロッ
ク図を図１に示す。図において、１はゲインコントロー
ル付きＡ／Ｄ変換器であって、入力アナログ信号Ｓinの
レベルを調整する入力ゲイン調整部と１ビットＡ／Ｄ変
換器から構成される。この１ビットＡ／Ｄ変換器におい
ては、オーバーサンプリングを行うことにより、シェー
ピングノイズを加えつつ１ビットのビットストリームデ
ータＤを生成している。例えば、入力アナログ信号Ｓin
の帯域が、２４ＫＨｚであったとすると、６ＭＨｚある
いは１２ＭＨｚといったサンプリング周波数でＡ／Ｄ変
換を行う。
【００１３】次に、２はゲインコントロール回路であっ
て、ビットストリームデータＤに基づいて、ゲイン調整
された入力アナログ信号Ｓinの波高値を検出する。すな
わち、この例にあっては、１ビットのビットストリーム
データＤを多ビットのデータに変換することなく、ビッ
トストリームデータＤからゲイン調整された入力アナロ
グ信号Ｓinの波高値を直接検出している。このため、多
ビットへの変換処理を省略することができる。また、ゲ
インコントロール回路２は検出された波高値に基づい
て、入力ゲインを制御する制御信号CONTを生成し、制御
信号CONTをゲインコントロール付きＡ／Ｄ変換器１に供
給する。
て、ビットストリームデータＤに基づいて、ゲイン調整
された入力アナログ信号Ｓinの波高値を検出する。すな
わち、この例にあっては、１ビットのビットストリーム
データＤを多ビットのデータに変換することなく、ビッ
トストリームデータＤからゲイン調整された入力アナロ
グ信号Ｓinの波高値を直接検出している。このため、多
ビットへの変換処理を省略することができる。また、ゲ
インコントロール回路２は検出された波高値に基づい
て、入力ゲインを制御する制御信号CONTを生成し、制御
信号CONTをゲインコントロール付きＡ／Ｄ変換器１に供
給する。
【００１４】次に、３は重み付けレジスタであって、そ
こにはビットストリームデータＤと制御信号CONTが供給
されるようになっており、制御信号CONTに基づいて入力
ゲインに対応した重み付け係数Ｋが格納される。
こにはビットストリームデータＤと制御信号CONTが供給
されるようになっており、制御信号CONTに基づいて入力
ゲインに対応した重み付け係数Ｋが格納される。
【００１５】以上の構成により、ゲインコントロール付
きＡ／Ｄ変換器１が入力アナログ信号Ｓinをオーバーサ
ンプリングしてビットストリームデータＤを生成する
と、ゲインコントロール回路３は、ビットストリームデ
ータＤに基づいてゲイン調整された入力アナログ信号Ｓ
inの波高値を検出し、これに基づいて制御信号CONTを生
成する。ゲインコントロール付きＡ／Ｄ変換器１は、こ
の制御信号CONTに基づいて、入力アナログ信号Ｓinのフ
ロントエンドにおける入力ゲインを調整する。これによ
り、入力アナログ信号Ｓinのレベルが大きくなると入力
ゲインが下げられ、入力アナログ信号Ｓinのレベルが小
さくなると入力ゲインが上げられ、この結果、Ａ／Ｄ変
換される信号のレベルが一定の範囲内に収まるようにな
る。
きＡ／Ｄ変換器１が入力アナログ信号Ｓinをオーバーサ
ンプリングしてビットストリームデータＤを生成する
と、ゲインコントロール回路３は、ビットストリームデ
ータＤに基づいてゲイン調整された入力アナログ信号Ｓ
inの波高値を検出し、これに基づいて制御信号CONTを生
成する。ゲインコントロール付きＡ／Ｄ変換器１は、こ
の制御信号CONTに基づいて、入力アナログ信号Ｓinのフ
ロントエンドにおける入力ゲインを調整する。これによ
り、入力アナログ信号Ｓinのレベルが大きくなると入力
ゲインが下げられ、入力アナログ信号Ｓinのレベルが小
さくなると入力ゲインが上げられ、この結果、Ａ／Ｄ変
換される信号のレベルが一定の範囲内に収まるようにな
る。
【００１６】１−２：ゲインコントロール付きＡ／Ｄ変
換器の構成 次に、ゲインコントロール付きＡ／Ｄ変換器１の構成例
について、３つの態様を取り上げ説明する。 １−２−１：第１の態様 第１の態様は、フィードバック抵抗の値を切り換えるこ
とにより、ゲインの調整を行うものである。図２は、第
１の態様に係わるゲインコントロール付きＡ／Ｄ変換器
１の回路図である。同図に示すようにゲインコントロー
ル付きＡ／Ｄ変換器１は、オペアンプ１１０、コンパレ
ータ１１５、抵抗１１１，１１４，１１６〜１１９、ス
イッチ１２０，１２１から構成される。
換器の構成 次に、ゲインコントロール付きＡ／Ｄ変換器１の構成例
について、３つの態様を取り上げ説明する。 １−２−１：第１の態様 第１の態様は、フィードバック抵抗の値を切り換えるこ
とにより、ゲインの調整を行うものである。図２は、第
１の態様に係わるゲインコントロール付きＡ／Ｄ変換器
１の回路図である。同図に示すようにゲインコントロー
ル付きＡ／Ｄ変換器１は、オペアンプ１１０、コンパレ
ータ１１５、抵抗１１１，１１４，１１６〜１１９、ス
イッチ１２０，１２１から構成される。
【００１７】オペアンプ１１０の負入力端子には、抵抗
１１１を介して入力アナログ信号Ｓinが供給され、ま
た、その正入力端子には基準電圧Ｖrefが供給されるよ
うになっている。また、オペアンプ１１０の負入力端子
と出力端子との間には、コンデンサ１１２，１１３が接
続されており、さらに、コンデンサ１１２とコンデンサ
１１３の接続点は、抵抗１１４を介して接地されてい
る。したがって、オペアンプ１１０、コンデンサ１１
２，１１３および抵抗１１１，１１４は２次のローパス
フィルタを構成している。
１１１を介して入力アナログ信号Ｓinが供給され、ま
た、その正入力端子には基準電圧Ｖrefが供給されるよ
うになっている。また、オペアンプ１１０の負入力端子
と出力端子との間には、コンデンサ１１２，１１３が接
続されており、さらに、コンデンサ１１２とコンデンサ
１１３の接続点は、抵抗１１４を介して接地されてい
る。したがって、オペアンプ１１０、コンデンサ１１
２，１１３および抵抗１１１，１１４は２次のローパス
フィルタを構成している。
【００１８】また、オペアンプ１１０の出力端子は、コ
ンパレータ１１５の入力端子と接続されている。コンパ
レータ１１５は、クロック信号ＣＫに同期して、入力さ
れた信号のレベルを所定のスッレッシュホールドレベル
と比較して１ビットのビットストリームデータＤを生成
する。このビットストリームデータＤの出力は、最終的
に出力されるデジタル信号のサンプリング周波数のＮ倍
のビットレート（例えば、６４倍、１２８倍）で行われ
る。なお、この例では、ビットストリームデータＤを用
いて、各種の波形処理が行われるが、最終的には、デシ
メーションフィルタ（図示せず）によって、ビットスト
リームデータＤを多ビットのデジタル信号に変換すると
ともに間引き処理を施して、サンプリング周波数に対応
したデジタル信号として出力されるようになっている。
ンパレータ１１５の入力端子と接続されている。コンパ
レータ１１５は、クロック信号ＣＫに同期して、入力さ
れた信号のレベルを所定のスッレッシュホールドレベル
と比較して１ビットのビットストリームデータＤを生成
する。このビットストリームデータＤの出力は、最終的
に出力されるデジタル信号のサンプリング周波数のＮ倍
のビットレート（例えば、６４倍、１２８倍）で行われ
る。なお、この例では、ビットストリームデータＤを用
いて、各種の波形処理が行われるが、最終的には、デシ
メーションフィルタ（図示せず）によって、ビットスト
リームデータＤを多ビットのデジタル信号に変換すると
ともに間引き処理を施して、サンプリング周波数に対応
したデジタル信号として出力されるようになっている。
【００１９】また、スイッチ１２１の端子１２１ａに
は、正の基準電圧（例えば、５Ｖ）が供給され、一方、
その端子１２１ｂには、負の基準電圧（例えば、０Ｖ）
が供給されるようになっている。また、スイッチ１２１
の切換動作は、その制御端子に供給されるビットストリ
ームデータＤによって制御される。具体的には、ビット
ストリームデータＤが「１」を示す場合には端子１２１
ａが選択され、一方、ビットストリームデータＤが
「０」を示す場合には端子１２１ｂが選択されるように
なっている。これにより、ビットストリームデータＤの
値に応じて正または負の基準電圧が選択される。
は、正の基準電圧（例えば、５Ｖ）が供給され、一方、
その端子１２１ｂには、負の基準電圧（例えば、０Ｖ）
が供給されるようになっている。また、スイッチ１２１
の切換動作は、その制御端子に供給されるビットストリ
ームデータＤによって制御される。具体的には、ビット
ストリームデータＤが「１」を示す場合には端子１２１
ａが選択され、一方、ビットストリームデータＤが
「０」を示す場合には端子１２１ｂが選択されるように
なっている。これにより、ビットストリームデータＤの
値に応じて正または負の基準電圧が選択される。
【００２０】また、スイッチ１２０は、スイッチ１２０
Ａ〜１２０Ｄから構成されており、スイッチ１２０Ａ〜
１２０Ｄの一方の各端子は、抵抗１１６〜１１９に各々
接続されており、他方の各端子はスイッチ１２１の端子
１２１ｃと接続されている。また、スイッチ１２０Ａ〜
１２０Ｄの開閉動作は、制御信号CONTによって制御され
るようになっている。ここで、抵抗１１６〜１１９の抵
抗値の比は、１：２：４：８になるように設定されてい
る。したがって、制御信号CONTによって、フィードバッ
ク抵抗の抵抗値を切り換えることができ、コンパレータ
１１５に入力される信号のゲインを調整することが可能
となる。この例では、スイッチ１２０Ａ〜１２０Ｄの開
閉動作を適宜制御することにより、１６段階のゲイン調
整が可能となる。
Ａ〜１２０Ｄから構成されており、スイッチ１２０Ａ〜
１２０Ｄの一方の各端子は、抵抗１１６〜１１９に各々
接続されており、他方の各端子はスイッチ１２１の端子
１２１ｃと接続されている。また、スイッチ１２０Ａ〜
１２０Ｄの開閉動作は、制御信号CONTによって制御され
るようになっている。ここで、抵抗１１６〜１１９の抵
抗値の比は、１：２：４：８になるように設定されてい
る。したがって、制御信号CONTによって、フィードバッ
ク抵抗の抵抗値を切り換えることができ、コンパレータ
１１５に入力される信号のゲインを調整することが可能
となる。この例では、スイッチ１２０Ａ〜１２０Ｄの開
閉動作を適宜制御することにより、１６段階のゲイン調
整が可能となる。
【００２１】以上の構成により、制御信号CONTによっ
て、入力アナログ信号Ｓinを増幅するゲインを切り換え
つつ、オーバーサンプリングを行って、２次のノイズシ
ェーピングを施すことが可能となる。
て、入力アナログ信号Ｓinを増幅するゲインを切り換え
つつ、オーバーサンプリングを行って、２次のノイズシ
ェーピングを施すことが可能となる。
【００２２】１−２−２：第２の態様 第２の態様は、帰還電流の値を切り換えることにより、
重み付けを切り換えるものである。図３は、第２の態様
に係わるゲインコントロール付きＡ／Ｄ変換器１の回路
図である。同図に示すようにゲインコントロール付きＡ
／Ｄ変換器１は、オペアンプ１１０、コンパレータ１１
５、抵抗１１１，１１４、コンデンサ１１２，１１３、
制御部１２２、電流切換部１２３から構成されている。
重み付けを切り換えるものである。図３は、第２の態様
に係わるゲインコントロール付きＡ／Ｄ変換器１の回路
図である。同図に示すようにゲインコントロール付きＡ
／Ｄ変換器１は、オペアンプ１１０、コンパレータ１１
５、抵抗１１１，１１４、コンデンサ１１２，１１３、
制御部１２２、電流切換部１２３から構成されている。
【００２３】制御部１２２は、ビットストリームデータ
Ｄと制御信号CONTに基づいて、電流切換信号ａ〜ｄ，／
ａ〜／ｄを生成する。なお、バーの記号として「／」を
用いることにする。具体的には、ビットストリームデー
タＤが「１」であるならば、制御信号CONTに応じて電流
切換信号ａ〜ｄの少なくとも１つをアクティブとし、ビ
ットストリームデータＤが「０」であるならば、制御信
号CONTに応じて電流切換信号／ａ〜／ｄの少なくとも１
つをアクティブとしている。
Ｄと制御信号CONTに基づいて、電流切換信号ａ〜ｄ，／
ａ〜／ｄを生成する。なお、バーの記号として「／」を
用いることにする。具体的には、ビットストリームデー
タＤが「１」であるならば、制御信号CONTに応じて電流
切換信号ａ〜ｄの少なくとも１つをアクティブとし、ビ
ットストリームデータＤが「０」であるならば、制御信
号CONTに応じて電流切換信号／ａ〜／ｄの少なくとも１
つをアクティブとしている。
【００２４】また、電流切換部１２３は電流源Ｉout
と、ＰチャンネルＦＥＴｐ１〜ｐ９とＮチャンネルＦＥ
Ｔｎ１〜ｎ９から構成されている。ＰチャンネルＦＥＴ
ｐ１とｐ２〜ｐ５はカレントミラー回路を構成してお
り、また、ＮチャンネルＦＥＴｎ１とｎ２〜ｎ５も同様
にカレントミラー回路を構成している。ここで、Ｐチャ
ンネルＦＥＴｐ１のゲート幅と、ＰチャンネルＦＥＴｐ
２〜ｐ５の各ゲート幅は、例えば、１：１：２：４：８
の比率となるように形成され、また、ＮチャンネルＦＥ
Ｔｎ１のゲート幅と、ｎチャンネルＦＥＴｎ２〜ｎ５の
各ゲート幅は、例えば、１：１：２：４：８の比率とな
るように形成される。カレントミラー回路においては、
ゲート幅に応じた電流が流れるので、電流源Ｉoutを流
れる電流値をｉとすれば、ＰチャンネルＦＥＴｐ２〜ｐ
５に流れる電流値は、各々ｉ，２ｉ，４ｉ，８ｉとな
る。また同様に、ＮチャンネルＦＥＴｎ２〜ｎ５に流れ
る電流値は、各々ｉ，２ｉ，４ｉ，８ｉとなる。
と、ＰチャンネルＦＥＴｐ１〜ｐ９とＮチャンネルＦＥ
Ｔｎ１〜ｎ９から構成されている。ＰチャンネルＦＥＴ
ｐ１とｐ２〜ｐ５はカレントミラー回路を構成してお
り、また、ＮチャンネルＦＥＴｎ１とｎ２〜ｎ５も同様
にカレントミラー回路を構成している。ここで、Ｐチャ
ンネルＦＥＴｐ１のゲート幅と、ＰチャンネルＦＥＴｐ
２〜ｐ５の各ゲート幅は、例えば、１：１：２：４：８
の比率となるように形成され、また、ＮチャンネルＦＥ
Ｔｎ１のゲート幅と、ｎチャンネルＦＥＴｎ２〜ｎ５の
各ゲート幅は、例えば、１：１：２：４：８の比率とな
るように形成される。カレントミラー回路においては、
ゲート幅に応じた電流が流れるので、電流源Ｉoutを流
れる電流値をｉとすれば、ＰチャンネルＦＥＴｐ２〜ｐ
５に流れる電流値は、各々ｉ，２ｉ，４ｉ，８ｉとな
る。また同様に、ＮチャンネルＦＥＴｎ２〜ｎ５に流れ
る電流値は、各々ｉ，２ｉ，４ｉ，８ｉとなる。
【００２５】ところで、ＰチャンネルＦＥＴｐ６〜ｐ９
とＮチャンネルＦＥＴｎ６〜ｎ９は、スイッチとして作
用し、電流切換信号ａ〜ｄ，／ａ〜／ｄに応じて、オン
状態とオフ状態が切り替わるようになっている。したが
って、例えば、電流切換信号ｂをアクティブとし、他の
電流切換信号を非アクティブにすると、２ｉの電流が電
流切換部１２３から流れ出る。また、電流切換信号／ｂ
および／ｃをアクティブとし、他の電流切換信号を非ア
クティブにすれば、６ｉの電流が電流切換部１２３に流
れ込む。このように、電流切換信号ａ〜ｄ，／ａ〜／ｄ
を適宜選択することにより、フィードバックする電流値
を切り換えることができるから、入力ゲインを１６段階
で調整可能である。
とＮチャンネルＦＥＴｎ６〜ｎ９は、スイッチとして作
用し、電流切換信号ａ〜ｄ，／ａ〜／ｄに応じて、オン
状態とオフ状態が切り替わるようになっている。したが
って、例えば、電流切換信号ｂをアクティブとし、他の
電流切換信号を非アクティブにすると、２ｉの電流が電
流切換部１２３から流れ出る。また、電流切換信号／ｂ
および／ｃをアクティブとし、他の電流切換信号を非ア
クティブにすれば、６ｉの電流が電流切換部１２３に流
れ込む。このように、電流切換信号ａ〜ｄ，／ａ〜／ｄ
を適宜選択することにより、フィードバックする電流値
を切り換えることができるから、入力ゲインを１６段階
で調整可能である。
【００２６】このようにして、第２の態様にあっては、
制御信号CONTに基づいて、フィードバックする電流値を
切り換えるようにしたので、入力アナログ信号Ｓinを増
幅するゲインを切り換えつつ、オーバーサンプリングを
行って、２次のノイズシェーピングを施すことが可能と
なる。
制御信号CONTに基づいて、フィードバックする電流値を
切り換えるようにしたので、入力アナログ信号Ｓinを増
幅するゲインを切り換えつつ、オーバーサンプリングを
行って、２次のノイズシェーピングを施すことが可能と
なる。
【００２７】ところで、ゲインコントロール付きＡ／Ｄ
変換器１をＩＣ化する場合、第１の態様では各種の抵抗
を用意してこれを切り換えるため、ＩＣの内部に精度の
良い抵抗を形成する必要がある。これらの抵抗に要する
マスク面積はＦＥＴと比較して極めて大きい。したがっ
て、第２の態様のように、ＦＥＴによって電流切換部１
２３を構成し、電流をフィードバックすることによっ
て、ゲインコントロール付きＡ／Ｄ変換器１全体のマス
ク面積を減少させることができる。
変換器１をＩＣ化する場合、第１の態様では各種の抵抗
を用意してこれを切り換えるため、ＩＣの内部に精度の
良い抵抗を形成する必要がある。これらの抵抗に要する
マスク面積はＦＥＴと比較して極めて大きい。したがっ
て、第２の態様のように、ＦＥＴによって電流切換部１
２３を構成し、電流をフィードバックすることによっ
て、ゲインコントロール付きＡ／Ｄ変換器１全体のマス
ク面積を減少させることができる。
【００２８】１−２−３：第３の態様 第３の態様は、帰還するパルスの数を切り換えることに
より、重み付けを切り換えるものである。図４は、第３
の態様に係わるゲインコントロール付きＡ／Ｄ変換器１
の回路図である。同図に示すようにゲインコントロール
付きＡ／Ｄ変換器１は、オペアンプ１１０、コンパレー
タ１１５、抵抗１１１，１１４，１２４、コンデンサ１
１２，１１３、パルス制御部１２５から構成されてい
る。
より、重み付けを切り換えるものである。図４は、第３
の態様に係わるゲインコントロール付きＡ／Ｄ変換器１
の回路図である。同図に示すようにゲインコントロール
付きＡ／Ｄ変換器１は、オペアンプ１１０、コンパレー
タ１１５、抵抗１１１，１１４，１２４、コンデンサ１
１２，１１３、パルス制御部１２５から構成されてい
る。
【００２９】ここで、パルス制御部１２５は、ビットス
トリームデータＤが「１」であるならば、正極性のパル
スを制御信号CONTに応じた数だけ生成出力し、ビットス
トリームデータＤが「０」であるならば、負極性のパル
スを制御信号CONTに応じた数だけ生成出力する。
トリームデータＤが「１」であるならば、正極性のパル
スを制御信号CONTに応じた数だけ生成出力し、ビットス
トリームデータＤが「０」であるならば、負極性のパル
スを制御信号CONTに応じた数だけ生成出力する。
【００３０】例えば、クロック信号ＣＫが図５（ａ）に
示すものであり、メインクロック信号ＣＫｍが図５
（ｂ）に示すものであるとする。なお、メインクロック
信号ＣＫｍは、図示せぬ水晶発振器で生成され、クロッ
ク信号ＣＫは、メインクロック信号ＣＫｍを分周するこ
とによって生成されるようになっている。したがって、
クロック信号ＣＫとメインクロック信号ＣＫｍは同期し
ている。ここで、制御信号CONTが「１」を示す場合に
は、パルス制御部１２５の出力信号は図５（ｃ）に示す
波形となり、制御信号CONTが「２」を示す場合には、パ
ルス制御部１２５の出力信号は図５（ｄ）に示す波形と
なる。すなわち、メインクロック信号ＣＫｍに同期した
パルスが、制御信号CONTで指示される数だけフィードバ
ックされる。
示すものであり、メインクロック信号ＣＫｍが図５
（ｂ）に示すものであるとする。なお、メインクロック
信号ＣＫｍは、図示せぬ水晶発振器で生成され、クロッ
ク信号ＣＫは、メインクロック信号ＣＫｍを分周するこ
とによって生成されるようになっている。したがって、
クロック信号ＣＫとメインクロック信号ＣＫｍは同期し
ている。ここで、制御信号CONTが「１」を示す場合に
は、パルス制御部１２５の出力信号は図５（ｃ）に示す
波形となり、制御信号CONTが「２」を示す場合には、パ
ルス制御部１２５の出力信号は図５（ｄ）に示す波形と
なる。すなわち、メインクロック信号ＣＫｍに同期した
パルスが、制御信号CONTで指示される数だけフィードバ
ックされる。
【００３１】この場合、制御の対象となるのはパルスの
数であり、個々のパルス幅は、メインクロック信号ＣＫ
ｍのパルス幅によって定まる。メインクロック信号ＣＫ
ｍは、上述したように水晶発振器で生成されるので、そ
のパルス幅は極めて精度がよい。したがって、この例に
よれば、フィードバック量を高い精度で制御することが
可能となる。
数であり、個々のパルス幅は、メインクロック信号ＣＫ
ｍのパルス幅によって定まる。メインクロック信号ＣＫ
ｍは、上述したように水晶発振器で生成されるので、そ
のパルス幅は極めて精度がよい。したがって、この例に
よれば、フィードバック量を高い精度で制御することが
可能となる。
【００３２】このように、第３の態様にあっては、制御
信号CONTに基づいて、フィードバックするパルス数を切
り換えるようにしたので、入力アナログ信号Ｓinを増幅
するゲインを切り換えつつ、オーバーサンプリングを行
って、２次のノイズシェーピングを施すことが可能とな
る。
信号CONTに基づいて、フィードバックするパルス数を切
り換えるようにしたので、入力アナログ信号Ｓinを増幅
するゲインを切り換えつつ、オーバーサンプリングを行
って、２次のノイズシェーピングを施すことが可能とな
る。
【００３３】１−３：ゲインコントロール回路の構成 次に、ゲインコントロール回路２の構成を説明する。図
６はゲインコントロール回路２のブロック図である。図
において、２１０は、移動平均算出部であって、ビット
ストリームデータＤに基づいて、移動平均データＤ’を
算出する。具体的には、ビットストリームデータＤのデ
ータ値「１」を「１」に、そのデータ値「０」を「−
１」に対応付けて、対応付けたｎ個の値を加算して移動
平均データＤ’を生成している。
６はゲインコントロール回路２のブロック図である。図
において、２１０は、移動平均算出部であって、ビット
ストリームデータＤに基づいて、移動平均データＤ’を
算出する。具体的には、ビットストリームデータＤのデ
ータ値「１」を「１」に、そのデータ値「０」を「−
１」に対応付けて、対応付けたｎ個の値を加算して移動
平均データＤ’を生成している。
【００３４】この例のように、２次のノイズシェーピン
グを施す１ビットＡ／Ｄ変換器において、入力アナログ
信号Ｓinの信号帯域を２４ＫＨｚ、２５６倍のオーバー
サンプリングを行うとすれば、ビットストリームデータ
Ｄの周波数特性は、図７に示すものとなる。図中の斜線
部分はノイズ成分Ｓ（ｆ）であり、次式で与えられる。
グを施す１ビットＡ／Ｄ変換器において、入力アナログ
信号Ｓinの信号帯域を２４ＫＨｚ、２５６倍のオーバー
サンプリングを行うとすれば、ビットストリームデータ
Ｄの周波数特性は、図７に示すものとなる。図中の斜線
部分はノイズ成分Ｓ（ｆ）であり、次式で与えられる。
【数１】
【００３５】また、移動平均算出部２１０において、ｎ
個のビットストリームデータＤに基づいて移動平均デー
タＤ’を算出すれば、移動平均処理の伝達関数Ｈ（ｆ）
は、次式で与えられる。
個のビットストリームデータＤに基づいて移動平均デー
タＤ’を算出すれば、移動平均処理の伝達関数Ｈ（ｆ）
は、次式で与えられる。
【数２】
【００３６】したがって、移動平均データＤ’に含まれ
るノイズ成分Ｎ（ｆ）は、数１，数２より、次式で与え
られる。
るノイズ成分Ｎ（ｆ）は、数１，数２より、次式で与え
られる。
【数３】
【００３７】ところで、ゲインコントロール回路２は、
移動平均データＤ’のピーク値がＡＤ受信信号レベルの
飽和レベルを越えるか否かを検出して、あるダイナミッ
クレンジに収まるように制御信号CONTを生成するので、
ノイズ成分Ｎ（ｆ）は、受信信号のピーク値の半分以下
であればよい。ここで、１ビット量子化器の場合、信号
の最大値は量子化雑音ｒと等しい。したがって、ノイズ
成分Ｎ（ｆ）は次式の条件を満たす必要がある。
移動平均データＤ’のピーク値がＡＤ受信信号レベルの
飽和レベルを越えるか否かを検出して、あるダイナミッ
クレンジに収まるように制御信号CONTを生成するので、
ノイズ成分Ｎ（ｆ）は、受信信号のピーク値の半分以下
であればよい。ここで、１ビット量子化器の場合、信号
の最大値は量子化雑音ｒと等しい。したがって、ノイズ
成分Ｎ（ｆ）は次式の条件を満たす必要がある。
【数４】
【００３８】また、 ｜ＳＩＮ（ｎｆ・２π／ｆｓ）｜＜１ ｜ＳＩＮ4（ｎｆ／ｆｓ）｜＜１ であるから、数４から次式が導かれる。 ｎ＞１６ｆｓ／πｆ ここで、ｆ＝ｆｓ／２のときノイズ成分Ｎ（ｆ）は最大
値となるから、この値を上記した式に代入すると、 ｎ＞３２／π≒１０．２ となる。したがって、移動平均を算出する際に用いるビ
ットストリームデータＤの個数ｎを１１以上に設定すれ
ば良いことになる。
値となるから、この値を上記した式に代入すると、 ｎ＞３２／π≒１０．２ となる。したがって、移動平均を算出する際に用いるビ
ットストリームデータＤの個数ｎを１１以上に設定すれ
ば良いことになる。
【００３９】例えば、ｎ＝１６とした場合、０Ｈｚに対
する２４ＫＨｚの減衰量は、０．１６％（−０．０１４
ｄＢ）となる。この場合には、信号帯域（０Ｈｚ〜２４
ＫＨｚ）の周波数特性を十分平坦に保ちつつ、ピーク値
を検出することができる。そこで、この例にあっては、
ｎ＝１６に設定し、移動平均算出部２１０は１６個のビ
ットストリームデータＤに基づいて移動平均データＤ’
を算出している。
する２４ＫＨｚの減衰量は、０．１６％（−０．０１４
ｄＢ）となる。この場合には、信号帯域（０Ｈｚ〜２４
ＫＨｚ）の周波数特性を十分平坦に保ちつつ、ピーク値
を検出することができる。そこで、この例にあっては、
ｎ＝１６に設定し、移動平均算出部２１０は１６個のビ
ットストリームデータＤに基づいて移動平均データＤ’
を算出している。
【００４０】このように、移動平均算出部２１０では、
オーバーサンプリング周波数と入力アナログ信号Ｓinの
信号帯域とに応じて、移動平均を算出する際の元になる
ビットストリームデータＤの個数ｎを設定したので、シ
ェーピングノイズを十分抑圧するとともに入力アナログ
信号Ｓinの信号帯域における周波数特性を平坦にするこ
とができる。この結果、移動平均算出部２１０は、制御
信号CONTを生成するのに十分な精度をもって、ゲイン調
整された入力アナログ信号Ｓinの波高値を移動平均デー
タＤ’として検出することができる。
オーバーサンプリング周波数と入力アナログ信号Ｓinの
信号帯域とに応じて、移動平均を算出する際の元になる
ビットストリームデータＤの個数ｎを設定したので、シ
ェーピングノイズを十分抑圧するとともに入力アナログ
信号Ｓinの信号帯域における周波数特性を平坦にするこ
とができる。この結果、移動平均算出部２１０は、制御
信号CONTを生成するのに十分な精度をもって、ゲイン調
整された入力アナログ信号Ｓinの波高値を移動平均デー
タＤ’として検出することができる。
【００４１】次に、図６に示す２２０は最大値検出部で
あって、所定時間内の移動平均データＤ’の最大値を検
出し、これを予め定められれた第１の閾値Ｒ１と比較す
る。そして、検出された最大値が第１の閾値Ｒ１より大
きい場合には、ゲインダウンを指示する減衰制御信号Ｃ
１を生成する。一方、検出された最大値が第１の閾値Ｒ
１より小さい場合には、その値を出力する。ここで、第
１の閾値Ｒ１は、入力アナログ信号Ｓinのスルーレート
とゲインコントロール制御系の応答性とを考慮して定め
られており、飽和レベルよりも低い値に設定されてい
る。
あって、所定時間内の移動平均データＤ’の最大値を検
出し、これを予め定められれた第１の閾値Ｒ１と比較す
る。そして、検出された最大値が第１の閾値Ｒ１より大
きい場合には、ゲインダウンを指示する減衰制御信号Ｃ
１を生成する。一方、検出された最大値が第１の閾値Ｒ
１より小さい場合には、その値を出力する。ここで、第
１の閾値Ｒ１は、入力アナログ信号Ｓinのスルーレート
とゲインコントロール制御系の応答性とを考慮して定め
られており、飽和レベルよりも低い値に設定されてい
る。
【００４２】次に、２３０は最大値保持レジスタであっ
て、最大値検出部２２０から出力される最大値を一定個
数保持する。したがって、この最大値保持レジスタ２３
０を参照すれば、過去の所定期間内における移動平均デ
ータＤ’の最大値変化を検知することができる。
て、最大値検出部２２０から出力される最大値を一定個
数保持する。したがって、この最大値保持レジスタ２３
０を参照すれば、過去の所定期間内における移動平均デ
ータＤ’の最大値変化を検知することができる。
【００４３】次に、２４０は判定回路あって、ゲインア
ップを指示するか否かを判定する。具体的には、最大値
レジスタ２３０の内容を読み出し、これを第２の閾値Ｒ
２と比較することにより、一定時間、最大値が第２の閾
値Ｒ２を越えることが無かった場合にのみ、ゲインアッ
プを指示する増加制御信号Ｃ２を生成するとともに、最
大値レジスタ２３０の内容をリセットする。一方、一定
時間の内、最大値が第２の閾値Ｒ２を越えることがあっ
た場合には、増加制御信号Ｃ２を生成することなく現在
の入力ゲインを維持する。
ップを指示するか否かを判定する。具体的には、最大値
レジスタ２３０の内容を読み出し、これを第２の閾値Ｒ
２と比較することにより、一定時間、最大値が第２の閾
値Ｒ２を越えることが無かった場合にのみ、ゲインアッ
プを指示する増加制御信号Ｃ２を生成するとともに、最
大値レジスタ２３０の内容をリセットする。一方、一定
時間の内、最大値が第２の閾値Ｒ２を越えることがあっ
た場合には、増加制御信号Ｃ２を生成することなく現在
の入力ゲインを維持する。
【００４４】すなわち、移動平均データＤ’の値が、あ
る時間連続して第２の閾値Ｒ２を下回った場合にのみ、
増加制御信号Ｃ２が生成される。したがって、入力ゲイ
ンを減少させる場合は、第１の閾値Ｒ１を上回ると直ち
にゲイン制御が行われ、一方、入力ゲインを増加させる
場合には、所定時間連続して第２の閾値Ｒ２を下回ると
ゲイン制御が行われる。
る時間連続して第２の閾値Ｒ２を下回った場合にのみ、
増加制御信号Ｃ２が生成される。したがって、入力ゲイ
ンを減少させる場合は、第１の閾値Ｒ１を上回ると直ち
にゲイン制御が行われ、一方、入力ゲインを増加させる
場合には、所定時間連続して第２の閾値Ｒ２を下回ると
ゲイン制御が行われる。
【００４５】このように、入力ゲインを減少させる方向
と入力ゲインを増加させる方向で応答性を異なるように
設定したのは、以下の理由による。まず、入力ゲインを
減少させる場合には、ゲイン切換に伴うノイズが混入す
る可能性があるものの、入力アナログ信号Ｓinのレベル
が大きすぎて、波形がクリップするといった不都合は生
じない。一方、入力ゲインを増加させる場合に、ゲイン
増加前と比較して大レベルの入力アナログ信号Ｓinが入
来すると、信号波形がクリップしてしまう可能性があ
る。この場合には、ダイナミックレンジを越える情報は
失われてしまうので、回復することができず、大きな歪
みとなってしまう。そこで、この例にあっては、入力ゲ
インを減少させる方向の応答性は速くなるように減少制
御信号Ｃ１を生成し、一方、入力ゲインを増加させる方
向の応答性は遅くなるように増加制御信号Ｃ２を生成
し、これらの信号を制御信号CONTとして、ゲインコント
ロール付きＡ／Ｄ変換器１と重み付けレジスタ３とに出
力している。
と入力ゲインを増加させる方向で応答性を異なるように
設定したのは、以下の理由による。まず、入力ゲインを
減少させる場合には、ゲイン切換に伴うノイズが混入す
る可能性があるものの、入力アナログ信号Ｓinのレベル
が大きすぎて、波形がクリップするといった不都合は生
じない。一方、入力ゲインを増加させる場合に、ゲイン
増加前と比較して大レベルの入力アナログ信号Ｓinが入
来すると、信号波形がクリップしてしまう可能性があ
る。この場合には、ダイナミックレンジを越える情報は
失われてしまうので、回復することができず、大きな歪
みとなってしまう。そこで、この例にあっては、入力ゲ
インを減少させる方向の応答性は速くなるように減少制
御信号Ｃ１を生成し、一方、入力ゲインを増加させる方
向の応答性は遅くなるように増加制御信号Ｃ２を生成
し、これらの信号を制御信号CONTとして、ゲインコント
ロール付きＡ／Ｄ変換器１と重み付けレジスタ３とに出
力している。
【００４６】１−４：重み付けレジスタの構成 次に、重み付けレジスタ３について説明する。重み付け
レジスタ３には、制御信号CONTが供給され、制御信号CO
NTに応じた重み付け係数Ｋが格納される。具体的には、
初期状態で予め定められた重み付け係数Ｋが格納されて
おり、制御信号CONTに応じて重み付け係数Ｋを変更する
ようになっている。
レジスタ３には、制御信号CONTが供給され、制御信号CO
NTに応じた重み付け係数Ｋが格納される。具体的には、
初期状態で予め定められた重み付け係数Ｋが格納されて
おり、制御信号CONTに応じて重み付け係数Ｋを変更する
ようになっている。
【００４７】ここで、重み付け係数Ｋは入力ゲインＧの
逆数として与えられる。すなわち。入力ゲインＧが大き
くなれば重み付け係数Ｋは小さくなり、逆に、入力ゲイ
ンＧが小さくなれば重み付け係数Ｋは大きくなる。
逆数として与えられる。すなわち。入力ゲインＧが大き
くなれば重み付け係数Ｋは小さくなり、逆に、入力ゲイ
ンＧが小さくなれば重み付け係数Ｋは大きくなる。
【００４８】したがって、重み付けレジスタ３を参照す
ることによって、入力ゲインＧに応じた重み付け係数Ｋ
を検知できる。このため、本システムの後段に用いられ
るデータ処理回路においては、重み付けレジスタ３の内
容を参照してデータ処理を行う。例えば、演算処理を重
み付け係数Ｋに対して行って、処理済みの重み付け係数
Ｋとこれに対応するビットストリームデータＤに基づい
て、最終的に出力する多ビットのデジタルデータを生成
することが行われる。
ることによって、入力ゲインＧに応じた重み付け係数Ｋ
を検知できる。このため、本システムの後段に用いられ
るデータ処理回路においては、重み付けレジスタ３の内
容を参照してデータ処理を行う。例えば、演算処理を重
み付け係数Ｋに対して行って、処理済みの重み付け係数
Ｋとこれに対応するビットストリームデータＤに基づい
て、最終的に出力する多ビットのデジタルデータを生成
することが行われる。
【００４９】２．実施形態の動作 次に、本実施形態の動作を図面を参照しつつ説明する。
図８は本実施形態に係わるΔΣ型Ａ／Ｄ変換器の動作を
示すフローチャートである。まず、ΔΣ型Ａ／Ｄ変換器
に電源電圧が供給されると、ゲインコントロール付きＡ
／Ｄ変換器１のゲイン切換および重み付けレジスタ３に
格納される重み付け係数Ｋが、初期状態にプリセットさ
れる（ステップＳ１）。この例にあっては、ゲインコン
トロール付きＡ／Ｄ変換器１においてゲイン切換をＧ
１，Ｇ２，Ｇ３，Ｇ４（Ｇ１＜Ｇ２＜Ｇ３＜Ｇ４）とい
ったように４段階で行うものとする。また、重み付け係
数Ｋも４段階用意され、それらの値は、Ｋ１＝１／Ｇ
１，Ｋ２＝１／Ｇ２，Ｋ３＝１／Ｇ３，Ｋ４＝１／Ｇ４
とする。ここで、初期状態にあっては、例えば、入力ゲ
インＧ１と重み付け係数Ｋ１を選択する。このように、
最小の入力ゲインを選択するのは、始めから入力アナロ
グ信号Ｓinのレベルが大きい場合に、大きなゲインで増
幅すると、波形がクリップされて情報が失われるおそれ
があるが、最小の入力ゲインに設定しておけば、波形が
クリップされることはなく確実にＡ／Ｄ変換が行われる
からである。
図８は本実施形態に係わるΔΣ型Ａ／Ｄ変換器の動作を
示すフローチャートである。まず、ΔΣ型Ａ／Ｄ変換器
に電源電圧が供給されると、ゲインコントロール付きＡ
／Ｄ変換器１のゲイン切換および重み付けレジスタ３に
格納される重み付け係数Ｋが、初期状態にプリセットさ
れる（ステップＳ１）。この例にあっては、ゲインコン
トロール付きＡ／Ｄ変換器１においてゲイン切換をＧ
１，Ｇ２，Ｇ３，Ｇ４（Ｇ１＜Ｇ２＜Ｇ３＜Ｇ４）とい
ったように４段階で行うものとする。また、重み付け係
数Ｋも４段階用意され、それらの値は、Ｋ１＝１／Ｇ
１，Ｋ２＝１／Ｇ２，Ｋ３＝１／Ｇ３，Ｋ４＝１／Ｇ４
とする。ここで、初期状態にあっては、例えば、入力ゲ
インＧ１と重み付け係数Ｋ１を選択する。このように、
最小の入力ゲインを選択するのは、始めから入力アナロ
グ信号Ｓinのレベルが大きい場合に、大きなゲインで増
幅すると、波形がクリップされて情報が失われるおそれ
があるが、最小の入力ゲインに設定しておけば、波形が
クリップされることはなく確実にＡ／Ｄ変換が行われる
からである。
【００５０】次に、ゲインコントロール付きＡ／Ｄ変換
器１は、入力ゲインＧ１で入力アナログ信号Ｓinを増幅
するとともに、オーバーサンプリングを施してビットス
トリームデータＤを生成する（ステップＳ２）。この場
合、２次のノイズシェーピングが行われ、ノイズ成分が
入力アナログ信号Ｓinの周波数帯域よりも高域に発生す
る。例えば、２５６倍のオーバーサンプリングを行うも
のとすれば、図７に示すようにノイズ成分Ｓ（ｆ）は、
ｆｓ／２(=6.144MHz)をピーク周波数とする特性を示
す。
器１は、入力ゲインＧ１で入力アナログ信号Ｓinを増幅
するとともに、オーバーサンプリングを施してビットス
トリームデータＤを生成する（ステップＳ２）。この場
合、２次のノイズシェーピングが行われ、ノイズ成分が
入力アナログ信号Ｓinの周波数帯域よりも高域に発生す
る。例えば、２５６倍のオーバーサンプリングを行うも
のとすれば、図７に示すようにノイズ成分Ｓ（ｆ）は、
ｆｓ／２(=6.144MHz)をピーク周波数とする特性を示
す。
【００５１】この後、ゲインコントロール回路２の内部
に設けられた移動平均算出部２１０は、１６個のビット
ストリームデータＤに基づいて、移動平均データＤ’を
算出する（ステップＳ３）。例えば、図９に示すように
ビットストリームデータＤが、…Ｄ１，Ｄ２，Ｄ３，…
Ｄ１６，Ｄ１７，Ｄ１８…といったように生成されるも
のとすると、時刻ｔ１においてはＤ１〜Ｄ１６に基づい
て移動平均データＤ’が生成され、次の時刻ｔ２におい
てはＤ２〜Ｄ１７に基づいて移動平均データＤ’が生成
され、さらに、時刻ｔ３においてＤ３〜Ｄ１８に基づい
て移動平均データＤ’が生成される。すなわち、ビット
ストリームデータＤを１個づつずらしながら、１６個の
平均値を算出する。
に設けられた移動平均算出部２１０は、１６個のビット
ストリームデータＤに基づいて、移動平均データＤ’を
算出する（ステップＳ３）。例えば、図９に示すように
ビットストリームデータＤが、…Ｄ１，Ｄ２，Ｄ３，…
Ｄ１６，Ｄ１７，Ｄ１８…といったように生成されるも
のとすると、時刻ｔ１においてはＤ１〜Ｄ１６に基づい
て移動平均データＤ’が生成され、次の時刻ｔ２におい
てはＤ２〜Ｄ１７に基づいて移動平均データＤ’が生成
され、さらに、時刻ｔ３においてＤ３〜Ｄ１８に基づい
て移動平均データＤ’が生成される。すなわち、ビット
ストリームデータＤを１個づつずらしながら、１６個の
平均値を算出する。
【００５２】次に、移動平均データＤ’が最大値検出部
２２０に供給されると、最大値検出部２２０は所定期間
中の移動平均データＤ’に基づいてその最大値を検出し
（ステップＳ４）、検出された最大値が第１の閾値Ｒ１
を越えるか否かを判定する（ステップＳ５）。最大値が
第１の閾値Ｒ１を越える場合は、判定結果はＹＥＳとな
り、最大値検出部２２０は減衰制御信号Ｃ１を生成す
る。ただし、初期状態においては、入力ゲインの設定が
最小の入力ゲインＧ１となるように設定されているの
で、入力アナログ信号Ｓinの増幅率は低く抑えられてい
る。したがって、初期状態において最大値が第１の閾値
Ｒ１を越えるようなことはなく、初期状態からある程度
の時間が経過して、入力ゲインの値が、Ｇ２以上に切り
換わった状態で減衰制御信号Ｃ１が生成される。
２２０に供給されると、最大値検出部２２０は所定期間
中の移動平均データＤ’に基づいてその最大値を検出し
（ステップＳ４）、検出された最大値が第１の閾値Ｒ１
を越えるか否かを判定する（ステップＳ５）。最大値が
第１の閾値Ｒ１を越える場合は、判定結果はＹＥＳとな
り、最大値検出部２２０は減衰制御信号Ｃ１を生成す
る。ただし、初期状態においては、入力ゲインの設定が
最小の入力ゲインＧ１となるように設定されているの
で、入力アナログ信号Ｓinの増幅率は低く抑えられてい
る。したがって、初期状態において最大値が第１の閾値
Ｒ１を越えるようなことはなく、初期状態からある程度
の時間が経過して、入力ゲインの値が、Ｇ２以上に切り
換わった状態で減衰制御信号Ｃ１が生成される。
【００５３】ここで、減衰制御信号Ｃ１がゲインコント
ロール付きＡ／Ｄ変換器１に供給されると、入力ゲイン
の切換処理がなされる（ステップＳ７）。この場合、検
出された最大値が、第１の閾値Ｒ１を越えると直ちに入
力ゲインを下げる方向にゲイン切換が行われるので、短
時間のうちに入力アナログ信号Ｓinのレベルを減衰させ
ることができる。したがって、入力アナログ信号Ｓinの
波高値が急峻に立ち上がる場合であっても、信号波形が
クリップされて情報が失われることはない。
ロール付きＡ／Ｄ変換器１に供給されると、入力ゲイン
の切換処理がなされる（ステップＳ７）。この場合、検
出された最大値が、第１の閾値Ｒ１を越えると直ちに入
力ゲインを下げる方向にゲイン切換が行われるので、短
時間のうちに入力アナログ信号Ｓinのレベルを減衰させ
ることができる。したがって、入力アナログ信号Ｓinの
波高値が急峻に立ち上がる場合であっても、信号波形が
クリップされて情報が失われることはない。
【００５４】また、減衰制御信号Ｃ１が重み付けレジス
タ３に供給されると、そこに格納されている重み付け係
数Ｋが更新され（ステップＳ８）、ステップＳ５に戻
る。例えば、現在の重み付け係数ＫがＫ３である場合
に、減衰制御信号Ｃ１が供給されると、重み付け係数が
Ｋ３からＫ２に更新される。
タ３に供給されると、そこに格納されている重み付け係
数Ｋが更新され（ステップＳ８）、ステップＳ５に戻
る。例えば、現在の重み付け係数ＫがＫ３である場合
に、減衰制御信号Ｃ１が供給されると、重み付け係数が
Ｋ３からＫ２に更新される。
【００５５】一方、ステップＳ５において、最大値検出
部２２０において、検出された最大値が第１の閾値Ｒ１
を越えない場合には、判定結果はＮＯとなり、ステップ
Ｓ９に進んで、検出された最大値が最大値保持レジスタ
２３０に格納される。
部２２０において、検出された最大値が第１の閾値Ｒ１
を越えない場合には、判定結果はＮＯとなり、ステップ
Ｓ９に進んで、検出された最大値が最大値保持レジスタ
２３０に格納される。
【００５６】この後、判定回路２４０は、最大値保持レ
ジスタ２３０の内容を参照し、所定時間継続して最大値
が第２の閾値Ｒ２を下回ったか否かを判定する（ステッ
プＳ１０）。所定時間継続して最大値が第２の閾値Ｒ２
を下回った場合には、移動平均データＤ’の値が、継続
して小レベルにとどまっていることになるので、急にそ
のレベルが大きくなる可能性は低く、むしろＳＮ比を改
善するために、入力ゲインを大きな値に切り換えること
が適切である。このため、判定回路２４０は、最大値保
持レジスタ２３０の内容をリセットするとともに（ステ
ップＳ１１）、増加制御信号Ｃ２を生成する（ステップ
Ｓ１２）。
ジスタ２３０の内容を参照し、所定時間継続して最大値
が第２の閾値Ｒ２を下回ったか否かを判定する（ステッ
プＳ１０）。所定時間継続して最大値が第２の閾値Ｒ２
を下回った場合には、移動平均データＤ’の値が、継続
して小レベルにとどまっていることになるので、急にそ
のレベルが大きくなる可能性は低く、むしろＳＮ比を改
善するために、入力ゲインを大きな値に切り換えること
が適切である。このため、判定回路２４０は、最大値保
持レジスタ２３０の内容をリセットするとともに（ステ
ップＳ１１）、増加制御信号Ｃ２を生成する（ステップ
Ｓ１２）。
【００５７】この後、増加制御信号Ｃ２をゲインコント
ロール付きＡ／Ｄ変換器１が検知すると、入力ゲインが
増大する方向にゲイン切換処理が行われるとともに（ス
テップＳ７）、重み付け係数Ｋの更新がなされ（ステッ
プＳ８）、ステップＳ５に戻って、処理を繰り返す。ま
た、ステップＳ１０において、所定時間継続して最大値
が第２の閾値Ｒ２を下回る場合には、判定結果はＮＯと
なり、ステップＳ５に戻る。
ロール付きＡ／Ｄ変換器１が検知すると、入力ゲインが
増大する方向にゲイン切換処理が行われるとともに（ス
テップＳ７）、重み付け係数Ｋの更新がなされ（ステッ
プＳ８）、ステップＳ５に戻って、処理を繰り返す。ま
た、ステップＳ１０において、所定時間継続して最大値
が第２の閾値Ｒ２を下回る場合には、判定結果はＮＯと
なり、ステップＳ５に戻る。
【００５８】例えば、移動平均データＤ’の最大値が図
１０に示すものであり、増加制御信号Ｃ２を生成する条
件である第２の閾値Ｒ２を下回る所定時間をＴｒとす
る。また、図に示す時刻ｔ４において入力ゲインＧ２が
選択されているものとする。この例のように、時刻ｔ５
において移動平均データＤ’の最大値が第２の閾値Ｒ２
を下回り、この状態が維持されたまま所定時間Ｔｒ経過
して時刻ｔ６に至ると、判定回路２４０は増加制御信号
Ｃ２を生成する。増加制御信号Ｃ２をゲインコントロー
ル付きＡ／Ｄ変換器１が検知すると、入力ゲインを増加
させる方向に入力ゲインの切り換えが行われる。これに
より、時刻ｔ６において入力ゲインがＧ２からＧ３に変
化すると、ゲイン変化に応じて移動平均データＤ’の最
大値が増加する。
１０に示すものであり、増加制御信号Ｃ２を生成する条
件である第２の閾値Ｒ２を下回る所定時間をＴｒとす
る。また、図に示す時刻ｔ４において入力ゲインＧ２が
選択されているものとする。この例のように、時刻ｔ５
において移動平均データＤ’の最大値が第２の閾値Ｒ２
を下回り、この状態が維持されたまま所定時間Ｔｒ経過
して時刻ｔ６に至ると、判定回路２４０は増加制御信号
Ｃ２を生成する。増加制御信号Ｃ２をゲインコントロー
ル付きＡ／Ｄ変換器１が検知すると、入力ゲインを増加
させる方向に入力ゲインの切り換えが行われる。これに
より、時刻ｔ６において入力ゲインがＧ２からＧ３に変
化すると、ゲイン変化に応じて移動平均データＤ’の最
大値が増加する。
【００５９】この後、移動平均データＤ’の最大値は減
少し時刻ｔ７において再び第２の閾値Ｒ２を下回り、時
刻ｔ８において第２の閾値Ｒ２を上回る。この場合、時
刻ｔ７から時刻ｔ８までの時間Ｔａは、所定時間Ｔｒと
比較して短い。このため、時刻ｔ８において、増加制御
信号Ｃ２は生成されず入力ゲインＧ３が維持される。
少し時刻ｔ７において再び第２の閾値Ｒ２を下回り、時
刻ｔ８において第２の閾値Ｒ２を上回る。この場合、時
刻ｔ７から時刻ｔ８までの時間Ｔａは、所定時間Ｔｒと
比較して短い。このため、時刻ｔ８において、増加制御
信号Ｃ２は生成されず入力ゲインＧ３が維持される。
【００６０】この後、移動平均データＤ’の最大値が増
加して時刻ｔ９に至ると、最大値が第１の閾値Ｒ１に等
しくなる。すると、減衰制御信号Ｃ１が生成され、入力
ゲインを減少させる方向に入力ゲインの切り換えが行わ
れる。これにより、時刻ｔ９において入力ゲインがＧ３
からＧ２に変化すると、ゲイン変化に応じて移動平均デ
ータＤ’の最大値が減少する。
加して時刻ｔ９に至ると、最大値が第１の閾値Ｒ１に等
しくなる。すると、減衰制御信号Ｃ１が生成され、入力
ゲインを減少させる方向に入力ゲインの切り換えが行わ
れる。これにより、時刻ｔ９において入力ゲインがＧ３
からＧ２に変化すると、ゲイン変化に応じて移動平均デ
ータＤ’の最大値が減少する。
【００６１】このように、移動平均データＤ’の変化に
応じてゲイン切換が行われるので、ダイナミックレンジ
を拡大するとともに、高い精度でＡ／Ｄ変換を行うこと
ができる。
応じてゲイン切換が行われるので、ダイナミックレンジ
を拡大するとともに、高い精度でＡ／Ｄ変換を行うこと
ができる。
【００６２】３．まとめ 以上、説明したように本実施形態によれば、 移動平均
算出部２１０において、所定数のビットストリームデー
タＤの移動平均を算出し、これにより入力アナログ信号
Ｓinの波高値を求めたので、オーバーサンプリング方式
の１ビットＡ／Ｄ変換において、簡易な構成で入力アナ
ログ信号Ｓinの入力ゲインを調整することができる。
算出部２１０において、所定数のビットストリームデー
タＤの移動平均を算出し、これにより入力アナログ信号
Ｓinの波高値を求めたので、オーバーサンプリング方式
の１ビットＡ／Ｄ変換において、簡易な構成で入力アナ
ログ信号Ｓinの入力ゲインを調整することができる。
【００６３】また、移動平均を算出する際に用いるビッ
トストリームデータＤの数は、オーバーサンプリング周
波数と入力アナログ信号Ｓinの信号帯域とに応じて定め
たので、シェーピングノイズを十分抑圧するとともに、
入力アナログ信号Ｓinの信号帯域における周波数特性を
平坦にすることができる。
トストリームデータＤの数は、オーバーサンプリング周
波数と入力アナログ信号Ｓinの信号帯域とに応じて定め
たので、シェーピングノイズを十分抑圧するとともに、
入力アナログ信号Ｓinの信号帯域における周波数特性を
平坦にすることができる。
【００６４】また、移動平均データＤ’に基づく入力ゲ
インの制御は、簡易な論理回路で構成することができる
ので、ＣＰＵとコントロールプログラムとを用いる従来
の方式と比較して、構成を簡略化することができ、しか
も、応答性を改善することができる。この結果、入力ア
ナログ信号Ｓinが急峻に立ち上がった場合でも余裕をも
って入力ゲインを減衰させる制御を行うことができ、制
御が間に合わず、信号がクリップされるといったことが
ない。さらに、本実施形態に係わるΔΣ型Ａ／Ｄ変換器
を使用するＣＰＵ等は、ゲイン制御を意識する必要がな
く、単に得られたビットストリームデータＤの処理を行
えばよい。これにより、例えば、後段でプログラムを用
いて波形処理を行う場合には、ゲイン制御を考慮するこ
となく波形処理のプログラムを作成することができる。
インの制御は、簡易な論理回路で構成することができる
ので、ＣＰＵとコントロールプログラムとを用いる従来
の方式と比較して、構成を簡略化することができ、しか
も、応答性を改善することができる。この結果、入力ア
ナログ信号Ｓinが急峻に立ち上がった場合でも余裕をも
って入力ゲインを減衰させる制御を行うことができ、制
御が間に合わず、信号がクリップされるといったことが
ない。さらに、本実施形態に係わるΔΣ型Ａ／Ｄ変換器
を使用するＣＰＵ等は、ゲイン制御を意識する必要がな
く、単に得られたビットストリームデータＤの処理を行
えばよい。これにより、例えば、後段でプログラムを用
いて波形処理を行う場合には、ゲイン制御を考慮するこ
となく波形処理のプログラムを作成することができる。
【００６５】また、本実施形態に係わるゲイン制御にお
いては、入力ゲインを減少させる方向の応答性を速くな
るように設定したので、入力アナログ信号Ｓinが急峻に
立ち上がった場合には、直ちに入力ゲインを減少させて
信号がクリップすることを回避することができる。一
方、入力ゲインを増加させる方向の応答性を遅くなるよ
うに設定したので、一旦、入力アナログ信号Ｓinのレベ
ルが減少して第２の閾値Ｒ２を下回ったとしても、これ
が所定時間継続しない限り入力ゲインの切換は行われな
い。したがって、瞬間的に入力アナログ信号Ｓinのレベ
ルが第２の閾値Ｒ２を割り込んでも直ぐには入力ゲイン
を増加させる方向にゲイン切換が行われないで、この
後、入力アナログ信号Ｓinが急峻に立ち上がった場合
に、信号がクリップされることがない。この結果、クリ
ップによって情報が失われることがないので、歪みがな
い波形をデジタル信号として取り込むことができる。
いては、入力ゲインを減少させる方向の応答性を速くな
るように設定したので、入力アナログ信号Ｓinが急峻に
立ち上がった場合には、直ちに入力ゲインを減少させて
信号がクリップすることを回避することができる。一
方、入力ゲインを増加させる方向の応答性を遅くなるよ
うに設定したので、一旦、入力アナログ信号Ｓinのレベ
ルが減少して第２の閾値Ｒ２を下回ったとしても、これ
が所定時間継続しない限り入力ゲインの切換は行われな
い。したがって、瞬間的に入力アナログ信号Ｓinのレベ
ルが第２の閾値Ｒ２を割り込んでも直ぐには入力ゲイン
を増加させる方向にゲイン切換が行われないで、この
後、入力アナログ信号Ｓinが急峻に立ち上がった場合
に、信号がクリップされることがない。この結果、クリ
ップによって情報が失われることがないので、歪みがな
い波形をデジタル信号として取り込むことができる。
【００６６】また、重み付けレジスタ３には、入力ゲイ
ンＧに応じた重み付け係数Ｋを格納したので、この重み
付けレジスタ３を参照することにより、入力ゲインＧを
正確にデイジタル信号に反映させることができる。
ンＧに応じた重み付け係数Ｋを格納したので、この重み
付けレジスタ３を参照することにより、入力ゲインＧを
正確にデイジタル信号に反映させることができる。
【００６７】４．変形例 以上、本発明に係わる実施形態を説明したが、本発明は
上述した実施形態に限定されるものではなく、以下に述
べる各種の変形が可能である。上述した実施形態とし
ては、入力アナログ信号Ｓinの信号帯域として音声信号
帯域を一例として説明したが、本発明はこれに限定され
るものではなく、映像信号帯域であってもよい。
上述した実施形態に限定されるものではなく、以下に述
べる各種の変形が可能である。上述した実施形態とし
ては、入力アナログ信号Ｓinの信号帯域として音声信号
帯域を一例として説明したが、本発明はこれに限定され
るものではなく、映像信号帯域であってもよい。
【００６８】上述した実施形態にあっては、入力アナ
ログ信号Ｓinの波高値を算出するために、ビットストリ
ームデータＤの移動平均を算出したが、これは、ビット
ストリームデータＤを多ビットのデジタルデータに変換
する処理を省略することにより、簡易な構成で入力ゲイ
ンの調整を行うことを目的とするものであった。したが
って、本発明は移動平均に限定されるものではなく、適
当な周波数特性を持つフィルタを移動平均算出部２１０
の替わりに用いてもよい。要は、ビットストリームデー
タＤに基づいて、ゲイン調整された入力アナログ信号Ｓ
inの波高値を検出できる検出手段であればどのようなも
のを用いてもよい。
ログ信号Ｓinの波高値を算出するために、ビットストリ
ームデータＤの移動平均を算出したが、これは、ビット
ストリームデータＤを多ビットのデジタルデータに変換
する処理を省略することにより、簡易な構成で入力ゲイ
ンの調整を行うことを目的とするものであった。したが
って、本発明は移動平均に限定されるものではなく、適
当な周波数特性を持つフィルタを移動平均算出部２１０
の替わりに用いてもよい。要は、ビットストリームデー
タＤに基づいて、ゲイン調整された入力アナログ信号Ｓ
inの波高値を検出できる検出手段であればどのようなも
のを用いてもよい。
【００６９】上述した実施形態において、図４に示す
ゲインコントロール付きＡ／Ｄ変換器１においては、制
御信号CONTに応じた正パルスの数および負のパルス数を
電圧の形式でフィードバックしたが、これを電流の形式
でフィードバックするようにしてもよい。また、パルス
数の替わりに、制御信号CONTに応じたパルス幅を有する
信号を生成し、これを電圧または電流の形式でフィード
バックするようにしてもよい。
ゲインコントロール付きＡ／Ｄ変換器１においては、制
御信号CONTに応じた正パルスの数および負のパルス数を
電圧の形式でフィードバックしたが、これを電流の形式
でフィードバックするようにしてもよい。また、パルス
数の替わりに、制御信号CONTに応じたパルス幅を有する
信号を生成し、これを電圧または電流の形式でフィード
バックするようにしてもよい。
【００７０】上述した実施形態においては、移動平均
データＤ’の最大値が所定時間継続して、第２の閾値Ｒ
２を下回ると、判定回路２４０は増加制御信号Ｃ２を生
成するようにしたが、移動平均データＤ’の値が所定時
間継続して第２の閾値Ｒ２を下回ると、増加制御信号Ｃ
２を生成するようにしてもよい。また、第２の閾値Ｒ２
よりもレベルの低い第３の閾値Ｒ３を設定し、第３の閾
値Ｒ３を移動平均データＤ’が下回った場合には、第２
の閾値Ｒ２を下回ってから所定時間経過前であっても増
加制御信号Ｃ２を生成するようにしてもよい。この場合
は、入力アナログ信号Ｓinのレベルが急峻に立ち下がる
場合のＳＮ比を改善することができる。
データＤ’の最大値が所定時間継続して、第２の閾値Ｒ
２を下回ると、判定回路２４０は増加制御信号Ｃ２を生
成するようにしたが、移動平均データＤ’の値が所定時
間継続して第２の閾値Ｒ２を下回ると、増加制御信号Ｃ
２を生成するようにしてもよい。また、第２の閾値Ｒ２
よりもレベルの低い第３の閾値Ｒ３を設定し、第３の閾
値Ｒ３を移動平均データＤ’が下回った場合には、第２
の閾値Ｒ２を下回ってから所定時間経過前であっても増
加制御信号Ｃ２を生成するようにしてもよい。この場合
は、入力アナログ信号Ｓinのレベルが急峻に立ち下がる
場合のＳＮ比を改善することができる。
【００７１】
【発明の効果】上述したように本発明に係る発明特定事
項によれば、オバーサンプリングによって得られた１ビ
ットのデータから移動平均を算出することにより、入力
信号の波高値を算出し、これを用いて入力信号のゲイン
を調整したので、簡易な構成で、Ａ／Ｄ変換のダイナミ
ックレンジを拡大するとともに高い精度でＡ／Ｄ変換を
行うことができる。また、ゲインを上げる方向と下げる
方向とでゲイン切換の応答性を異なるようにしたので、
信号波形がクリップによって失われることがない。
項によれば、オバーサンプリングによって得られた１ビ
ットのデータから移動平均を算出することにより、入力
信号の波高値を算出し、これを用いて入力信号のゲイン
を調整したので、簡易な構成で、Ａ／Ｄ変換のダイナミ
ックレンジを拡大するとともに高い精度でＡ／Ｄ変換を
行うことができる。また、ゲインを上げる方向と下げる
方向とでゲイン切換の応答性を異なるようにしたので、
信号波形がクリップによって失われることがない。
【図１】 本実施形態に係わるΔΣ型Ａ／Ｄ変換器のブ
ロック図である。
ロック図である。
【図２】 同実施形態の第１の態様に係わるゲインコン
トロール付きＡ／Ｄ変換器１の回路図である。
トロール付きＡ／Ｄ変換器１の回路図である。
【図３】 同実施形態の第２の態様に係わるゲインコン
トロール付きＡ／Ｄ変換器１の回路図である。
トロール付きＡ／Ｄ変換器１の回路図である。
【図４】 同実施形態の第３の態様に係わるゲインコン
トロール付きＡ／Ｄ変換器１の回路図である。
トロール付きＡ／Ｄ変換器１の回路図である。
【図５】 同実施形態の第３の態様に係わるゲインコン
トロール付きＡ／Ｄ変換器１の各部の波形を示すタイミ
ングチャートである。
トロール付きＡ／Ｄ変換器１の各部の波形を示すタイミ
ングチャートである。
【図６】 同実施形態に係わるゲインコントロール回路
２のブロック図である。
２のブロック図である。
【図７】 同実施形態に係わるビットストリームデータ
Ｄの周波数特性を示す図である。
Ｄの周波数特性を示す図である。
【図８】 同実施形態に係わるΔΣ型Ａ／Ｄ変換器の動
作を示すフローチャートである。
作を示すフローチャートである。
【図９】 同実施形態に係わるビットストリームデータ
Ｄと移動平均データＤ’の関係を示す図である。
Ｄと移動平均データＤ’の関係を示す図である。
【図１０】 同実施形態に係わる移動平均データＤ’の
最大値とゲイン切換の関係を示す図である。
最大値とゲイン切換の関係を示す図である。
【図１１】 従来のフローティング方式に係わるＡ／Ｄ
変換システムのブロック図である。
変換システムのブロック図である。
１…ゲインコントロール付きＡ／Ｄ変換器（入力ゲイン
調整部、Ａ／Ｄ変換部）、２…ゲインコントロール部、
３…重み付けレジスタ（記憶部）、２１０…移動平均算
出部（検出部）、Ｓin…入力アナログ信号（入力信
号）、CONT…制御信号、Ｄ…ビットストリームデータ
（データ）、Ｄ’…移動平均データ。
調整部、Ａ／Ｄ変換部）、２…ゲインコントロール部、
３…重み付けレジスタ（記憶部）、２１０…移動平均算
出部（検出部）、Ｓin…入力アナログ信号（入力信
号）、CONT…制御信号、Ｄ…ビットストリームデータ
（データ）、Ｄ’…移動平均データ。
Claims (5)
- 【請求項１】 入力信号のゲインを制御信号に基づいて
調整する入力ゲイン調整部と、 前記入力ゲイン調整部によってゲイン調整された前記入
力信号をオーバーサンプリングして１ビットのデータに
変換するＡ／Ｄ変換部と、 前記データに基づいて、前記入力信号の波高値を検出す
る検出部と、 前記検出手段によって検出された波高値に基づいて、ゲ
イン調整された前記入力信号のレベルが一定の範囲内に
収まるように前記制御信号を生成するゲインコントロー
ル部とを備えたことを特徴とするＡ／Ｄ変換装置。 - 【請求項２】 入力信号のゲインを制御信号に基づいて
調整する入力ゲイン調整部と、 前記入力ゲイン調整部によってゲイン調整された前記入
力信号をオーバーサンプリングして１ビットのデータに
変換するＡ／Ｄ変換部と、 前記データの移動平均を示す移動平均データを算出する
移動平均算出部と、 前記移動平均データに基づいて、ゲイン調整された前記
入力信号のレベルが一定の範囲内に収まるように前記制
御信号を生成するゲインコントロール部とを備えたこと
を特徴とするＡ／Ｄ変換装置。 - 【請求項３】 前記移動平均算出部は、前記Ａ／Ｄ変換
部のオーバーサンプリングによって発生するシェーピン
グノイズを抑圧でき、かつ、前記入力信号の信号帯域に
おいて周波数特性が平坦となるように複数個の前記デー
タに基づいて移動平均を算出することを特徴とする請求
項２に記載のＡ／Ｄ変換装置。 - 【請求項４】 前記ゲインコントロール部は、ゲインを
下げる方向には応答性を速く、ゲインを上げる方向には
応答性を遅くするように前記制御信号を生成することを
特徴とする請求項１または２に記載のＡ／Ｄ変換装置。 - 【請求項５】 前記制御信号に基づいて生成された前記
データの重み付け係数を記憶する記憶部を備えたことを
特徴とする請求項１乃至４のうちいずれか１項に記載の
Ａ／Ｄ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32639197A JP3829442B2 (ja) | 1997-11-27 | 1997-11-27 | Ａ／ｄ変換装置 |
| US09/492,442 US6445320B1 (en) | 1919-11-27 | 2000-01-27 | A/D conversion apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32639197A JP3829442B2 (ja) | 1997-11-27 | 1997-11-27 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163731A true JPH11163731A (ja) | 1999-06-18 |
| JP3829442B2 JP3829442B2 (ja) | 2006-10-04 |
Family
ID=18187283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32639197A Expired - Fee Related JP3829442B2 (ja) | 1919-11-27 | 1997-11-27 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3829442B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295900A (ja) * | 2005-03-17 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 増幅装置、ポーラ変調送信装置及び無線通信装置 |
| WO2007080715A1 (ja) * | 2006-01-16 | 2007-07-19 | Pioneer Corporation | ディジタル受信装置 |
| JP2007329840A (ja) * | 2006-06-09 | 2007-12-20 | Seiko Npc Corp | デルタシグマ変調器 |
| JP2008544255A (ja) * | 2005-06-17 | 2008-12-04 | アナログ デバイシーズ インク | 高速応答電流測定システム及び方法 |
| WO2012032690A1 (ja) * | 2010-09-07 | 2012-03-15 | パナソニック株式会社 | デルタシグマ変調器、積分器、および無線通信装置 |
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| US8940818B2 (en) | 2007-07-28 | 2015-01-27 | Chemische Fabrik Budenheim Kg | Halogen-free flame-proofing agent |
| JP2019071511A (ja) * | 2017-10-05 | 2019-05-09 | キヤノン株式会社 | 信号処理装置、信号処理方法、及びプログラム |
-
1997
- 1997-11-27 JP JP32639197A patent/JP3829442B2/ja not_active Expired - Fee Related
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| US8940818B2 (en) | 2007-07-28 | 2015-01-27 | Chemische Fabrik Budenheim Kg | Halogen-free flame-proofing agent |
| WO2012032690A1 (ja) * | 2010-09-07 | 2012-03-15 | パナソニック株式会社 | デルタシグマ変調器、積分器、および無線通信装置 |
| JP2013058925A (ja) * | 2011-09-08 | 2013-03-28 | Ricoh Co Ltd | デルタシグマ型変調回路 |
| JP2013122229A (ja) * | 2011-12-12 | 2013-06-20 | Denso Corp | 内燃機関の電子制御装置 |
| US8914222B2 (en) | 2011-12-12 | 2014-12-16 | Denso Corporation | Electronic control unit of internal combustion engine |
| JP2019071511A (ja) * | 2017-10-05 | 2019-05-09 | キヤノン株式会社 | 信号処理装置、信号処理方法、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3829442B2 (ja) | 2006-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051212 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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