JP3048262B2 - ミューティング装置 - Google Patents
ミューティング装置Info
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- JP3048262B2 JP3048262B2 JP3232415A JP23241591A JP3048262B2 JP 3048262 B2 JP3048262 B2 JP 3048262B2 JP 3232415 A JP3232415 A JP 3232415A JP 23241591 A JP23241591 A JP 23241591A JP 3048262 B2 JP3048262 B2 JP 3048262B2
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Description
【０００１】
【産業上の利用分野】本発明は、たとえば“０”，
“１”の１ビット分解能を有した１ビットＤ／Ａコンバ
ータにおけるＤＣオフセットのレベルを除々に減少させ
るためのミューティング装置に関する。
“１”の１ビット分解能を有した１ビットＤ／Ａコンバ
ータにおけるＤＣオフセットのレベルを除々に減少させ
るためのミューティング装置に関する。
【０００２】
【従来の技術】従来より、ディジタル・オーディオに用
いられるＤ／Ａコンバータには、一般的に重み電流加算
型（ラダー抵抗型やダイナミック・エレメント・マッチ
ング型等も含む）や積分型等の方式が用いられている。
いられるＤ／Ａコンバータには、一般的に重み電流加算
型（ラダー抵抗型やダイナミック・エレメント・マッチ
ング型等も含む）や積分型等の方式が用いられている。
【０００３】また最近では、オーバ・サンプリング・デ
ィジタル・フィルタとΔΣ変調という一種のビット圧縮
技術を組み合せ、よりビット数の少ないＤ／Ａコンバー
タ（１〜４ビット程度）で１６〜１８ビット相当の分解
能及び精度を得ることができる、通称１ビットＤ／Ａコ
ンバータがオーディオ用として注目されている。
ィジタル・フィルタとΔΣ変調という一種のビット圧縮
技術を組み合せ、よりビット数の少ないＤ／Ａコンバー
タ（１〜４ビット程度）で１６〜１８ビット相当の分解
能及び精度を得ることができる、通称１ビットＤ／Ａコ
ンバータがオーディオ用として注目されている。
【０００４】更にＤＡＴ（ディジタル・オーディオ・テ
ープ・レコーダ）の普及に伴って、Ａ／Ｄコンバータを
使う機会も多くなってきており、Ａ／Ｄコンバータ側も
Ｄ／Ａコンバータと同様にΔΣ変調型のコンバータが使
われ始めている。
ープ・レコーダ）の普及に伴って、Ａ／Ｄコンバータを
使う機会も多くなってきており、Ａ／Ｄコンバータ側も
Ｄ／Ａコンバータと同様にΔΣ変調型のコンバータが使
われ始めている。
【０００５】図３は、このようなΔΣ変調型のコンバー
タの一例として、２次ΔΣ変調型Ｄ／Ａコンバータを示
すものであり、ΔΣ変調はＤ／Ａコンバータ１０の入出
力の差、つまり分解能が低いために発生する再量子化雑
音を遅延器１１，１２を介して帰還させ、このような帰
還ループによってＤ／Ａコンバータ１０の発生する再量
子化雑音の周波数分布を高域に集中させることにより、
低い周波数領域の分解能を向上させるものである。また
このようなΔΣ変調を行う回路は、Ｄ／Ａコンバータ１
０の発生する再量子化雑音の分布状態を変えることか
ら、ノイズ・シェーパともよばれている。
タの一例として、２次ΔΣ変調型Ｄ／Ａコンバータを示
すものであり、ΔΣ変調はＤ／Ａコンバータ１０の入出
力の差、つまり分解能が低いために発生する再量子化雑
音を遅延器１１，１２を介して帰還させ、このような帰
還ループによってＤ／Ａコンバータ１０の発生する再量
子化雑音の周波数分布を高域に集中させることにより、
低い周波数領域の分解能を向上させるものである。また
このようなΔΣ変調を行う回路は、Ｄ／Ａコンバータ１
０の発生する再量子化雑音の分布状態を変えることか
ら、ノイズ・シェーパともよばれている。
【０００６】このようなノイズ・シェーパにおける、メ
リット及びデメリットは、次の通りである。まずメリッ
トは、無調整で高分解能、高精度が得られ、変換精度の
温度変化、経年変化が少なく、低価格であるという点が
挙げられる。一方、デメリットは、再量子化雑音を除去
するために比較的重いポスト・フィルタが必要とされ、
また非同期で動作させることができず、更に入力が０に
なっても以前のデータが残っているので出力に雑音が発
生してしまう点が挙げられる。
リット及びデメリットは、次の通りである。まずメリッ
トは、無調整で高分解能、高精度が得られ、変換精度の
温度変化、経年変化が少なく、低価格であるという点が
挙げられる。一方、デメリットは、再量子化雑音を除去
するために比較的重いポスト・フィルタが必要とされ、
また非同期で動作させることができず、更に入力が０に
なっても以前のデータが残っているので出力に雑音が発
生してしまう点が挙げられる。
【０００７】図４は、このようなノイズ・シェーパを用
いた場合のミューティング装置の一例を示すもので、入
力されたデータは補間及びサンプルホールド回路１によ
って補間及びサンプリング処理された後、２次ΔΣノイ
ズ・シェーパ２によってΔΣ変調が掛けられ、ＰＤＭコ
ンバータ３によりパルス波形成形されて出力される。な
お、２次ΔΣノイズ・シェーパ２に取込まれるデータに
は、無音信号を含む微小信号に発生するビート成分を除
外するために、ＤＣオフセット回路５によってＤＣオフ
セット分が加算されている。
いた場合のミューティング装置の一例を示すもので、入
力されたデータは補間及びサンプルホールド回路１によ
って補間及びサンプリング処理された後、２次ΔΣノイ
ズ・シェーパ２によってΔΣ変調が掛けられ、ＰＤＭコ
ンバータ３によりパルス波形成形されて出力される。な
お、２次ΔΣノイズ・シェーパ２に取込まれるデータに
は、無音信号を含む微小信号に発生するビート成分を除
外するために、ＤＣオフセット回路５によってＤＣオフ
セット分が加算されている。
【０００８】また補間及びサンプルホールド回路１に取
込まれるべき入力データ中の無音信号を含む微小信号
（ゼロレベル）は、ゼロ検出回路４によって検出されて
いる。つまり、図５（ａ），（ｂ）に示すように、ゼロ
検出回路４によって入力データのゼロレベルが検出され
ると、期間Ｔ1 経過直後にゼロ検出回路４からＰＤＭコ
ンバータ３側にミューティング信号（ミュート１）が出
力される。
込まれるべき入力データ中の無音信号を含む微小信号
（ゼロレベル）は、ゼロ検出回路４によって検出されて
いる。つまり、図５（ａ），（ｂ）に示すように、ゼロ
検出回路４によって入力データのゼロレベルが検出され
ると、期間Ｔ1 経過直後にゼロ検出回路４からＰＤＭコ
ンバータ３側にミューティング信号（ミュート１）が出
力される。
【０００９】これにより、ＰＤＭコンバータ３からの出
力は、ミュートが掛けられている期間を除いて同図
（ｃ）に示すような出力として得られる。このとき、Ｄ
Ｃオフセット回路５からのＤＣオフセット分は、同図
（ｄ）に示すように、所定のレベルから急激にゼロレベ
ルまで減少する。
力は、ミュートが掛けられている期間を除いて同図
（ｃ）に示すような出力として得られる。このとき、Ｄ
Ｃオフセット回路５からのＤＣオフセット分は、同図
（ｄ）に示すように、所定のレベルから急激にゼロレベ
ルまで減少する。
【００１０】
【発明が解決しようとする課題】このように、上述した
従来の２次ΔΣノイズ・シェーパ２を採用したミューテ
ィング装置では、補間及びサンプルホールド回路１から
の出力にＤＣオフセット回路５からのＤＣオフセット分
が加算されており、ゼロ検出回路４による入力データの
レベルが一定時間ゼロレベルを示した際には、ＰＤＭコ
ンバータ３の出力をＬ又はＨ又はデューティ５０％の一
定波形に固定することにより、Ｓ／Ｎ比の向上を図って
いる。
従来の２次ΔΣノイズ・シェーパ２を採用したミューテ
ィング装置では、補間及びサンプルホールド回路１から
の出力にＤＣオフセット回路５からのＤＣオフセット分
が加算されており、ゼロ検出回路４による入力データの
レベルが一定時間ゼロレベルを示した際には、ＰＤＭコ
ンバータ３の出力をＬ又はＨ又はデューティ５０％の一
定波形に固定することにより、Ｓ／Ｎ比の向上を図って
いる。
【００１１】しかしながら、ゼロ検出回路４によるＰＤ
Ｍコンバータ３のミューティング時においては、図５
（ｄ）に示したように、ＤＣオフセット分が急激にゼロ
に下げられるため、急激な電圧変化によってポップノイ
ズ音が発生してしまうという問題があった。
Ｍコンバータ３のミューティング時においては、図５
（ｄ）に示したように、ＤＣオフセット分が急激にゼロ
に下げられるため、急激な電圧変化によってポップノイ
ズ音が発生してしまうという問題があった。
【００１２】本発明は、このような事情に対処してなさ
れたもので、無音部を含む微小信号が検出された際のミ
ューティング時におけるポップノイズ音の発生を防止す
ることのできるミューティング装置を提供することを目
的とする。
れたもので、無音部を含む微小信号が検出された際のミ
ューティング時におけるポップノイズ音の発生を防止す
ることのできるミューティング装置を提供することを目
的とする。
【００１３】
【課題を解決するための手段】本発明のミューティング
装置は、上記目的を達成するために、１ビット量子化器
を有した１ビットＤ／Ａコンバータと、直流のオフセッ
トデータを出力するオフセット出力手段と、入力データ
と前記直流のオフセットデータとを加算し、前記１ビッ
ト量子化器に入力する加算手段と、前記入力データのレ
ベルを検出し、この入力データのレベルが所定時間ゼロ
の場合には前記オフセット出力手段のオフセット出力を
ゼロレベルまで除々に減少させるゼロ検出手段とを具備
することを特徴とする。
装置は、上記目的を達成するために、１ビット量子化器
を有した１ビットＤ／Ａコンバータと、直流のオフセッ
トデータを出力するオフセット出力手段と、入力データ
と前記直流のオフセットデータとを加算し、前記１ビッ
ト量子化器に入力する加算手段と、前記入力データのレ
ベルを検出し、この入力データのレベルが所定時間ゼロ
の場合には前記オフセット出力手段のオフセット出力を
ゼロレベルまで除々に減少させるゼロ検出手段とを具備
することを特徴とする。
【００１４】
【作用】本発明のミューティング装置では、１ビット量
子化器を有した１ビットＤ／Ａコンバータに対して入力
データとオフセット出力手段からの直流のオフセットデ
ータとが入力されており、ゼロ検出手段によってその入
力データのレベルが所定時間ゼロであると検出された場
合、ゼロ検出手段によってオフセット出力手段のオフセ
ット出力がゼロレベルまで除々に減少される。したがっ
て、１ビットＤ／Ａコンバータの出力に対してのミュー
トは、ＤＣオフセットがゼロにされた後に行われるた
め、従来発生していたミュートを掛ける際の急激な電圧
変化が防止される。
子化器を有した１ビットＤ／Ａコンバータに対して入力
データとオフセット出力手段からの直流のオフセットデ
ータとが入力されており、ゼロ検出手段によってその入
力データのレベルが所定時間ゼロであると検出された場
合、ゼロ検出手段によってオフセット出力手段のオフセ
ット出力がゼロレベルまで除々に減少される。したがっ
て、１ビットＤ／Ａコンバータの出力に対してのミュー
トは、ＤＣオフセットがゼロにされた後に行われるた
め、従来発生していたミュートを掛ける際の急激な電圧
変化が防止される。
【００１５】
【実施例】以下、本発明の実施例の詳細を図面に基づい
て説明する。なお、以下に説明する図において、図４と
共通する部分には同一符号を付し重複する説明を省略す
る。
て説明する。なお、以下に説明する図において、図４と
共通する部分には同一符号を付し重複する説明を省略す
る。
【００１６】図１は、本発明のミューティング装置の一
実施例を示すもので、入力されたデータに対して補間及
びサンプリング処理を施す補間及びサンプルホールド回
路１、この補間及びサンプルホールド回路１の出力に対
してΔΣ変調を掛ける２次ΔΣノイズ・シェーパ２、こ
の２次ΔΣノイズ・シェーパ２の出力に対してパルス波
形成形を行うＰＤＭコンバータ３が備えられている。な
お、ゼロ検出回路４によってミュートが掛けられた際の
ＰＤＭコンバータ３の出力は、Ｌ又はＨ又はデューティ
５０％の波形に固定される。
実施例を示すもので、入力されたデータに対して補間及
びサンプリング処理を施す補間及びサンプルホールド回
路１、この補間及びサンプルホールド回路１の出力に対
してΔΣ変調を掛ける２次ΔΣノイズ・シェーパ２、こ
の２次ΔΣノイズ・シェーパ２の出力に対してパルス波
形成形を行うＰＤＭコンバータ３が備えられている。な
お、ゼロ検出回路４によってミュートが掛けられた際の
ＰＤＭコンバータ３の出力は、Ｌ又はＨ又はデューティ
５０％の波形に固定される。
【００１７】また、ミューティング装置には、入力デー
タに対して無音部を含む微小信号を検出するためのゼロ
検出回路４、このゼロ検出回路４によってゼロレベルが
検出されたとき、ＤＣオフセット回路５のオフセット出
力であるＤＣオフセット分を除々にゼロに変えるための
データを格納しているメモリ（ＲＯＭ）６が備えられて
いる。
タに対して無音部を含む微小信号を検出するためのゼロ
検出回路４、このゼロ検出回路４によってゼロレベルが
検出されたとき、ＤＣオフセット回路５のオフセット出
力であるＤＣオフセット分を除々にゼロに変えるための
データを格納しているメモリ（ＲＯＭ）６が備えられて
いる。
【００１８】このようなミューティング装置は、次のよ
うな動作を行う。まず、補間及びサンプルホールド回路
１によって入力データの補間及びサンプリングが行われ
ると、この補間されたデータは２次ΔΣノイズ・シェー
パ２によってΔΣ変調が掛けられ、ＰＤＭコンバータ３
によりパルス波形成形されて出力される。
うな動作を行う。まず、補間及びサンプルホールド回路
１によって入力データの補間及びサンプリングが行われ
ると、この補間されたデータは２次ΔΣノイズ・シェー
パ２によってΔΣ変調が掛けられ、ＰＤＭコンバータ３
によりパルス波形成形されて出力される。
【００１９】また、補間及びサンプルホールド回路１に
取込まれるべき図２（ａ）に示す入力データ中の無音部
を含む微小信号（ゼロレベル）は、ゼロ検出回路４によ
って検出される。ゼロ検出回路４がゼロレベルを検出す
ると、同図（ｃ）に示すように期間Ｔ2 経過後、ＤＣオ
フセット回路５に対してミューティング信号（ミュート
２）を出力する。ＤＣオフセット回路５は、そのミュー
ティング信号を受けると、メモリ（ＲＯＭ）６からＤＣ
オフセット分を除々にゼロに変えるためのデータをリー
ドし、そのデータに応じて同図（ｅ）に示すようにＴ1
−Ｔ2 の期間にＤＣオフセット分を緩やかにゼロレベル
まで変化させる。そして、期間Ｔ1 が経過した後、ゼロ
検出回路４はＰＤＭコンバータ３に対し、同図（ｂ）に
示すようにミューティング信号（ミュート１）を出力す
る。これにより、ＰＤＭコンバータ３からの出力は、ミ
ュートが掛けられている期間を除いて同図（ｄ）に示す
ような出力として得られる。
取込まれるべき図２（ａ）に示す入力データ中の無音部
を含む微小信号（ゼロレベル）は、ゼロ検出回路４によ
って検出される。ゼロ検出回路４がゼロレベルを検出す
ると、同図（ｃ）に示すように期間Ｔ2 経過後、ＤＣオ
フセット回路５に対してミューティング信号（ミュート
２）を出力する。ＤＣオフセット回路５は、そのミュー
ティング信号を受けると、メモリ（ＲＯＭ）６からＤＣ
オフセット分を除々にゼロに変えるためのデータをリー
ドし、そのデータに応じて同図（ｅ）に示すようにＴ1
−Ｔ2 の期間にＤＣオフセット分を緩やかにゼロレベル
まで変化させる。そして、期間Ｔ1 が経過した後、ゼロ
検出回路４はＰＤＭコンバータ３に対し、同図（ｂ）に
示すようにミューティング信号（ミュート１）を出力す
る。これにより、ＰＤＭコンバータ３からの出力は、ミ
ュートが掛けられている期間を除いて同図（ｄ）に示す
ような出力として得られる。
【００２０】このように、本実施例では、２次ΔΣノイ
ズ・シェーパ２に入力データとＤＣオフセット回路５か
ら出力されるオフセットデータとを入力する構成とし、
ゼロ検出回路４によって入力データのゼロレベルが検出
されると、メモリ（ＲＯＭ）６内に格納されているデー
タに基づいてＤＣオフセット回路５から出力されるオフ
セットデータの出力を除々にゼロレベルまで減少させ
る。
ズ・シェーパ２に入力データとＤＣオフセット回路５か
ら出力されるオフセットデータとを入力する構成とし、
ゼロ検出回路４によって入力データのゼロレベルが検出
されると、メモリ（ＲＯＭ）６内に格納されているデー
タに基づいてＤＣオフセット回路５から出力されるオフ
セットデータの出力を除々にゼロレベルまで減少させ
る。
【００２１】オフセットデータの出力がゼロレベルに達
した後、ゼロ検出回路４からＰＤＭコンバータ３にミュ
ーティング信号が出力され、これによりＰＤＭコンバー
タ３からの出力をＬ又はＨ又はデューティ５０％の波形
に固定する。したがって、ＤＣオフセットレベルを除々
に下げていき、ミュートが掛かるまでにオフセットレベ
ルをゼロに落とすようにしているので、従来のようにＤ
Ｃオフセット分の急激な電圧変化が無くなるため、ミュ
ートを行ったときに生じる切換ノイズが低減される。
した後、ゼロ検出回路４からＰＤＭコンバータ３にミュ
ーティング信号が出力され、これによりＰＤＭコンバー
タ３からの出力をＬ又はＨ又はデューティ５０％の波形
に固定する。したがって、ＤＣオフセットレベルを除々
に下げていき、ミュートが掛かるまでにオフセットレベ
ルをゼロに落とすようにしているので、従来のようにＤ
Ｃオフセット分の急激な電圧変化が無くなるため、ミュ
ートを行ったときに生じる切換ノイズが低減される。
【００２２】なお、本実施例においては、ＤＣオフセッ
ト回路５からのＤＣオフセットレベルを除々に下げてい
く期間を一定とした場合について説明したが、この例に
限らずＤＣオフセットデータがゼロに達したことを検出
した時点でＰＤＭコンバータ３にミュート信号を出力す
るようにしてもよく、この場合にはＰＤＭコンバータ３
に対するミュートを掛けるタイミングが確実に行われ
る。また、１ビットＤ／Ａコンバータの出力をミュート
するようにしてもよい。
ト回路５からのＤＣオフセットレベルを除々に下げてい
く期間を一定とした場合について説明したが、この例に
限らずＤＣオフセットデータがゼロに達したことを検出
した時点でＰＤＭコンバータ３にミュート信号を出力す
るようにしてもよく、この場合にはＰＤＭコンバータ３
に対するミュートを掛けるタイミングが確実に行われ
る。また、１ビットＤ／Ａコンバータの出力をミュート
するようにしてもよい。
【００２３】
【発明の効果】以上説明したように本発明のミューティ
ング装置によれば、１ビット量子化器を有した１ビット
Ｄ／Ａコンバータに対して入力データとオフセット出力
手段からの直流のオフセットデータとが入力されてお
り、ゼロ検出手段によってその入力データのレベルが所
定時間ゼロであると検出された場合、ゼロ検出手段によ
ってオフセット出力手段のオフセット出力がゼロレベル
まで除々に減少される。したがって、１ビットＤ／Ａコ
ンバータの出力に対してのミュートは、ＤＣオフセット
をゼロにした後に行い、従来発生していたミュートを掛
ける際の急激な電圧変化を防止するようにしたので、無
音部を含む微小信号が検出された際のミューティング時
におけるポップノイズ音の発生を防止することができ
る。
ング装置によれば、１ビット量子化器を有した１ビット
Ｄ／Ａコンバータに対して入力データとオフセット出力
手段からの直流のオフセットデータとが入力されてお
り、ゼロ検出手段によってその入力データのレベルが所
定時間ゼロであると検出された場合、ゼロ検出手段によ
ってオフセット出力手段のオフセット出力がゼロレベル
まで除々に減少される。したがって、１ビットＤ／Ａコ
ンバータの出力に対してのミュートは、ＤＣオフセット
をゼロにした後に行い、従来発生していたミュートを掛
ける際の急激な電圧変化を防止するようにしたので、無
音部を含む微小信号が検出された際のミューティング時
におけるポップノイズ音の発生を防止することができ
る。
【図１】本発明のミューティング装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１のミューティング装置の各構成部分の動作
タイミングを示すタイミングチャートである。
タイミングを示すタイミングチャートである。
【図３】従来のΔΣ変調型のコンバータの一例として、
２次ΔΣ変調型Ｄ／Ａコンバータを示すブロック図であ
る。
２次ΔΣ変調型Ｄ／Ａコンバータを示すブロック図であ
る。
【図４】従来のミューティング装置の一例を示すブロッ
ク図である。
ク図である。
【図５】図４のミューティング装置の各構成部分の動作
タイミングを示すタイミングチャートである。
タイミングを示すタイミングチャートである。
１ 補間及びサンプルホールド回路 ２ ２次ΔΣノイズ・シェーパ ３ ＰＤＭコンバータ ４ ゼロ検出回路 ５ ＤＣオフセット回路 ６ メモリ（ＲＯＭ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−219833（ＪＰ，Ａ) 特開 平１−212031（ＪＰ，Ａ) 特開 昭64−49306（ＪＰ，Ａ) 特開 昭64−49171（ＪＰ，Ａ) 特開 昭61−121615（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/00 H03G 3/34
Claims (1)
- 【請求項１】 １ビット量子化器を有した１ビットＤ／
Ａコンバータと、 直流のオフセットデータを出力するオフセット出力手段
と、 入力データと前記直流のオフセットデータとを加算し、
前記１ビット量子化器に入力する加算手段と、 前記入力データのレベルを検出し、この入力データのレ
ベルが所定時間ゼロの場合には前記オフセット出力手段
のオフセット出力をゼロレベルまで除々に減少させるゼ
ロ検出手段とを具備することを特徴とするミューティン
グ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232415A JP3048262B2 (ja) | 1991-08-21 | 1991-08-21 | ミューティング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232415A JP3048262B2 (ja) | 1991-08-21 | 1991-08-21 | ミューティング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555924A JPH0555924A (ja) | 1993-03-05 |
| JP3048262B2 true JP3048262B2 (ja) | 2000-06-05 |
Family
ID=16938898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232415A Expired - Lifetime JP3048262B2 (ja) | 1991-08-21 | 1991-08-21 | ミューティング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048262B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002344320A (ja) * | 2001-05-21 | 2002-11-29 | Sony Corp | ディジタル信号処理装置及びディジタル信号処理方法 |
| US6853325B2 (en) | 2002-12-27 | 2005-02-08 | Renesas Technology Corp. | Pulse width modulation digital amplifier |
| JP4568572B2 (ja) * | 2004-10-07 | 2010-10-27 | ローム株式会社 | 音声信号出力回路、および音声出力を発生する電子機器 |
| JP4513022B2 (ja) * | 2005-12-28 | 2010-07-28 | ソニー株式会社 | ディジタルアンプ装置及びディジタルアンプ装置のリセット方法 |
| JP4513021B2 (ja) * | 2005-12-28 | 2010-07-28 | ソニー株式会社 | ディジタルアンプ装置及びディジタルアンプ装置のミュート方法 |
| JP7240826B2 (ja) * | 2018-06-28 | 2023-03-16 | 株式会社デンソーテン | 音響処理装置、音響システムおよび音響処理方法 |
-
1991
- 1991-08-21 JP JP3232415A patent/JP3048262B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555924A (ja) | 1993-03-05 |
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