JPH09298468A - 信号処理装置、信号記録装置及び信号再生装置 - Google Patents
信号処理装置、信号記録装置及び信号再生装置Info
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Abstract
(57)【要約】
【課題】 従来、１ビットディジタル信号に音質調整処
理を施すとなると、装置の規模が大きくなりかつ高価に
なってしまっていた。 【解決手段】 デシメーションフィルタ４はΣΔ変調器
３が出力した６４ｆS／１ビットディジタル信号をダウ
ンサンプリングする。信号処理回路５はデシメーション
フィルタ４からのｆS／２４ビットディジタル信号にイ
コライジング処理を施す。遅延器６は上記ｆS／２４ビ
ットディジタル信号を信号処理回路５での処理時間分遅
延させる。減算器７は信号処理回路５からのｆS／２４
ビットディジタル出力信号とｆS／２４ビットディジタ
ル遅延信号との差分を演算する。インターポレーション
フィルタ８は上記ｆS／２４ビットディジタル信号の差
分結果を標本化周波数６４ｆSの２４ビットディジタル
信号にオーバーサンプリングする。遅延器９は、ΣΔ変
調器３からの６４ｆS／１ビットディジタル信号をデシ
メーションフィルタ４、信号処理回路５、減算器７及び
インターポレーションフィルタ８での合計処理時間分遅
延させる。
理を施すとなると、装置の規模が大きくなりかつ高価に
なってしまっていた。 【解決手段】 デシメーションフィルタ４はΣΔ変調器
３が出力した６４ｆS／１ビットディジタル信号をダウ
ンサンプリングする。信号処理回路５はデシメーション
フィルタ４からのｆS／２４ビットディジタル信号にイ
コライジング処理を施す。遅延器６は上記ｆS／２４ビ
ットディジタル信号を信号処理回路５での処理時間分遅
延させる。減算器７は信号処理回路５からのｆS／２４
ビットディジタル出力信号とｆS／２４ビットディジタ
ル遅延信号との差分を演算する。インターポレーション
フィルタ８は上記ｆS／２４ビットディジタル信号の差
分結果を標本化周波数６４ｆSの２４ビットディジタル
信号にオーバーサンプリングする。遅延器９は、ΣΔ変
調器３からの６４ｆS／１ビットディジタル信号をデシ
メーションフィルタ４、信号処理回路５、減算器７及び
インターポレーションフィルタ８での合計処理時間分遅
延させる。
Description
【０００１】
【発明の属する技術分野】本発明は、シグマデルタ変調
処理により得られた１ビットディジタル信号に例えばイ
コライジング処理のような音質調整処理を施す信号処理
装置、音質調整処理が施されたディジタル信号を記録す
る信号記録装置、及びシグマデルタ変調処理により得ら
れた１ビットディジタル信号に音質調整処理を施して再
生する信号再生装置に関する。
処理により得られた１ビットディジタル信号に例えばイ
コライジング処理のような音質調整処理を施す信号処理
装置、音質調整処理が施されたディジタル信号を記録す
る信号記録装置、及びシグマデルタ変調処理により得ら
れた１ビットディジタル信号に音質調整処理を施して再
生する信号再生装置に関する。
【０００２】
【従来の技術】一般的に、音声信号をディジタル化する
方法としては、アナログオーディオ信号を例えば標本化
周波数４４．１ＫＨｚ、データ語長１６ビットのマルチ
ビットオーディオ信号に変換する方法が知られている。
方法としては、アナログオーディオ信号を例えば標本化
周波数４４．１ＫＨｚ、データ語長１６ビットのマルチ
ビットオーディオ信号に変換する方法が知られている。
【０００３】これに対して、近時ではシグマデルタ（Σ
Δ）変調と呼ばれる方法で音声信号をディジタル化し
て、得られた１ビットオーディオ信号をそのまま扱うこ
とが考えられるようになった。
Δ）変調と呼ばれる方法で音声信号をディジタル化し
て、得られた１ビットオーディオ信号をそのまま扱うこ
とが考えられるようになった。
【０００４】ΣΔ変調された１ビットオーディオ信号
は、従来のマルチビットオーディオ信号に使われてきた
データのフォーマットに比べて、例えば標本化周波数が
４４．１ＫＨｚの６４倍でデータ語長が１ビットという
ように、非常に高い標本化周波数と短いデータ語長とい
った形をしており、広い伝送可能周波数帯域を特長にし
ている。また、ΣΔ変調により１ビットオーディオ信号
であっても、６４倍という標本化周波数に対して低域で
あるオーディオ帯域において、高いダイナミックレンジ
をも確保できる。
は、従来のマルチビットオーディオ信号に使われてきた
データのフォーマットに比べて、例えば標本化周波数が
４４．１ＫＨｚの６４倍でデータ語長が１ビットという
ように、非常に高い標本化周波数と短いデータ語長とい
った形をしており、広い伝送可能周波数帯域を特長にし
ている。また、ΣΔ変調により１ビットオーディオ信号
であっても、６４倍という標本化周波数に対して低域で
あるオーディオ帯域において、高いダイナミックレンジ
をも確保できる。
【０００５】上述したような１ビットオーディオ信号に
対しても、当然のことながらイコライジング処理等のよ
うな信号処理が必要となる。例えば、イコライジング処
理、すなわち可聴帯域内のある特定の帯域を強調した
り、弱めたりして、音質を調整する処理を行う信号処理
装置の最も基本的な構成を図８に示す。
対しても、当然のことながらイコライジング処理等のよ
うな信号処理が必要となる。例えば、イコライジング処
理、すなわち可聴帯域内のある特定の帯域を強調した
り、弱めたりして、音質を調整する処理を行う信号処理
装置の最も基本的な構成を図８に示す。
【０００６】図８に示した信号処理装置９５は、入力端
子９６から入力されたアナログオーディオ信号を先ずΣ
Δ変調器９７に供給する。ΣΔ変調器９７は、例えば現
行のコンパクトディスクで使われる標本化周波数ｆ
S（＝４４．１ＫＨｚ）の６４倍の標本化周波数６４ｆS
で上記入力アナログオーディオ信号を１ビットディジタ
ル信号に変換する。
子９６から入力されたアナログオーディオ信号を先ずΣ
Δ変調器９７に供給する。ΣΔ変調器９７は、例えば現
行のコンパクトディスクで使われる標本化周波数ｆ
S（＝４４．１ＫＨｚ）の６４倍の標本化周波数６４ｆS
で上記入力アナログオーディオ信号を１ビットディジタ
ル信号に変換する。
【０００７】この１ビットディジタル信号は現行のＰＣ
Ｍ処理用の信号処理回路９８に供給される。信号処理回
路９８は上記１ビットディジタル信号に対してイコライ
ジング処理を施す。
Ｍ処理用の信号処理回路９８に供給される。信号処理回
路９８は上記１ビットディジタル信号に対してイコライ
ジング処理を施す。
【０００８】信号処理回路９８からのイコライジング処
理信号はΣΔ変調器９９に供給され、再度１ビットディ
ジタル信号とされてから出力端子１００に供給される。
理信号はΣΔ変調器９９に供給され、再度１ビットディ
ジタル信号とされてから出力端子１００に供給される。
【０００９】
【発明が解決しようとする課題】ところで、上記ＰＣＭ
処理用の信号処理回路９８では、上記１ビットディジタ
ル信号の標本化周波数が６４ｆSであるため、ＰＣＭ処
理の標本化周波数の６４倍の処理速度が必要とされる
か、あるいは信号処理回路を例えばＤＳＰ（Digital Si
gnal Processor）で構成する場合には多数のＤＳＰが必
要とされる。また、標本化周波数６４ｆSに対してオー
ディオ帯域の周波数が極めて低い為、信号処理のビット
数も大きくしないと所望の特性を得ることができないの
で、システムが非常に大規模かつ高価になってしまう。
処理用の信号処理回路９８では、上記１ビットディジタ
ル信号の標本化周波数が６４ｆSであるため、ＰＣＭ処
理の標本化周波数の６４倍の処理速度が必要とされる
か、あるいは信号処理回路を例えばＤＳＰ（Digital Si
gnal Processor）で構成する場合には多数のＤＳＰが必
要とされる。また、標本化周波数６４ｆSに対してオー
ディオ帯域の周波数が極めて低い為、信号処理のビット
数も大きくしないと所望の特性を得ることができないの
で、システムが非常に大規模かつ高価になってしまう。
【００１０】本発明は、上記実情に鑑みてなされたもの
であり、イコライジング処理等の信号処理を小規模かつ
安価なハードウェアで実現できる信号処理装置、信号記
録装置及び信号再生装置の提供を目的とする。
であり、イコライジング処理等の信号処理を小規模かつ
安価なハードウェアで実現できる信号処理装置、信号記
録装置及び信号再生装置の提供を目的とする。
【００１１】
【課題を解決するための手段】本発明に係る信号処理装
置は、上記課題を解決するために、先ず、シグマデルタ
変調により得られた標本化周波数ＮｆSの１ビットディ
ジタル信号をダウンサンプリング手段で標本化周波数ｆ
Sのマルチビット信号にダウンサンプリングしてからこ
のマルチビット信号に信号処理手段で所定の信号処理を
施している。上記ダウンサンプリング手段からのダウン
サンプリング出力であるマルチビット信号は第１の遅延
手段により所定の時間遅延される。この遅延出力は、上
記信号処理手段の信号処理出力から、演算手段により減
算される。上記演算手段の差分結果は、オーバーサンプ
リング手段により標本化周波数ＮｆSのマルチビット信
号にオーバーサンプリングされる。このオーバーサンプ
リング手段のオーバーサンプリング出力は、第２の遅延
手段で所定時間遅延された標本化周波数ＮｆSの１ビッ
トディジタル信号と加算手段で加算される。そして、こ
の加算手段の加算結果は、シグマデルタ変調手段により
再度標本化周波数ＮｆSの１ビットディジタル信号に変
換されて出力される。
置は、上記課題を解決するために、先ず、シグマデルタ
変調により得られた標本化周波数ＮｆSの１ビットディ
ジタル信号をダウンサンプリング手段で標本化周波数ｆ
Sのマルチビット信号にダウンサンプリングしてからこ
のマルチビット信号に信号処理手段で所定の信号処理を
施している。上記ダウンサンプリング手段からのダウン
サンプリング出力であるマルチビット信号は第１の遅延
手段により所定の時間遅延される。この遅延出力は、上
記信号処理手段の信号処理出力から、演算手段により減
算される。上記演算手段の差分結果は、オーバーサンプ
リング手段により標本化周波数ＮｆSのマルチビット信
号にオーバーサンプリングされる。このオーバーサンプ
リング手段のオーバーサンプリング出力は、第２の遅延
手段で所定時間遅延された標本化周波数ＮｆSの１ビッ
トディジタル信号と加算手段で加算される。そして、こ
の加算手段の加算結果は、シグマデルタ変調手段により
再度標本化周波数ＮｆSの１ビットディジタル信号に変
換されて出力される。
【００１２】また、本発明に係る信号記録装置は、上記
課題を解決するために、先ず、シグマデルタ変調により
得られた標本化周波数ＮｆSの１ビットディジタル信号
をダウンサンプリング手段で標本化周波数ｆSのマルチ
ビット信号にダウンサンプリングしてからこのマルチビ
ット信号に信号処理手段で所定の信号処理を施してい
る。上記ダウンサンプリング手段からのダウンサンプリ
ング出力であるマルチビット信号は第１の遅延手段によ
り所定の時間遅延される。この遅延出力は、上記信号処
理手段の信号処理出力から、演算手段により減算され
る。上記演算手段の差分結果は、オーバーサンプリング
手段により標本化周波数ＮｆSのマルチビット信号にオ
ーバーサンプリングされる。このオーバーサンプリング
手段のオーバーサンプリング出力は、第２の遅延手段で
所定時間遅延された標本化周波数ＮｆSの１ビットディ
ジタル信号と加算手段で加算される。そして、この加算
手段の加算結果を、シグマデルタ変調手段により再度標
本化周波数ＮｆSの１ビットディジタル信号に変換して
から、記録処理手段で記録処理を施し、記録媒体に記録
する。
課題を解決するために、先ず、シグマデルタ変調により
得られた標本化周波数ＮｆSの１ビットディジタル信号
をダウンサンプリング手段で標本化周波数ｆSのマルチ
ビット信号にダウンサンプリングしてからこのマルチビ
ット信号に信号処理手段で所定の信号処理を施してい
る。上記ダウンサンプリング手段からのダウンサンプリ
ング出力であるマルチビット信号は第１の遅延手段によ
り所定の時間遅延される。この遅延出力は、上記信号処
理手段の信号処理出力から、演算手段により減算され
る。上記演算手段の差分結果は、オーバーサンプリング
手段により標本化周波数ＮｆSのマルチビット信号にオ
ーバーサンプリングされる。このオーバーサンプリング
手段のオーバーサンプリング出力は、第２の遅延手段で
所定時間遅延された標本化周波数ＮｆSの１ビットディ
ジタル信号と加算手段で加算される。そして、この加算
手段の加算結果を、シグマデルタ変調手段により再度標
本化周波数ＮｆSの１ビットディジタル信号に変換して
から、記録処理手段で記録処理を施し、記録媒体に記録
する。
【００１３】また、本発明に係る信号再生装置は、上記
課題を解決するために、先ず、シグマデルタ変調により
得られた標本化周波数ＮｆSの１ビットディジタル信号
をダウンサンプリング手段で標本化周波数ｆSのマルチ
ビット信号にダウンサンプリングしてからこのマルチビ
ット信号に信号処理手段で所定の信号処理を施してい
る。上記ダウンサンプリング手段からのダウンサンプリ
ング出力であるマルチビット信号は第１の遅延手段によ
り所定の時間遅延される。この遅延出力は、上記信号処
理手段の信号処理出力から、演算手段により減算され
る。上記演算手段の差分結果は、オーバーサンプリング
手段により標本化周波数ＮｆSのマルチビット信号にオ
ーバーサンプリングされる。このオーバーサンプリング
手段のオーバーサンプリング出力は、第２の遅延手段で
所定時間遅延された標本化周波数ＮｆSの１ビットディ
ジタル信号と加算手段で加算される。そして、この加算
手段の加算結果を、シグマデルタ変調手段により再度標
本化周波数ＮｆSの１ビットディジタル信号に変換して
から、アナログ変換手段によりアナログ信号に変換して
いる。
課題を解決するために、先ず、シグマデルタ変調により
得られた標本化周波数ＮｆSの１ビットディジタル信号
をダウンサンプリング手段で標本化周波数ｆSのマルチ
ビット信号にダウンサンプリングしてからこのマルチビ
ット信号に信号処理手段で所定の信号処理を施してい
る。上記ダウンサンプリング手段からのダウンサンプリ
ング出力であるマルチビット信号は第１の遅延手段によ
り所定の時間遅延される。この遅延出力は、上記信号処
理手段の信号処理出力から、演算手段により減算され
る。上記演算手段の差分結果は、オーバーサンプリング
手段により標本化周波数ＮｆSのマルチビット信号にオ
ーバーサンプリングされる。このオーバーサンプリング
手段のオーバーサンプリング出力は、第２の遅延手段で
所定時間遅延された標本化周波数ＮｆSの１ビットディ
ジタル信号と加算手段で加算される。そして、この加算
手段の加算結果を、シグマデルタ変調手段により再度標
本化周波数ＮｆSの１ビットディジタル信号に変換して
から、アナログ変換手段によりアナログ信号に変換して
いる。
【００１４】
【発明の実施の形態】以下、本発明に係る信号処理装
置、信号記録装置及び信号再生装置のいくつかの実施の
形態について説明する。
置、信号記録装置及び信号再生装置のいくつかの実施の
形態について説明する。
【００１５】先ず、第１の実施の形態について図１を参
照しながら説明する。この第１の実施の形態は、シグマ
デルタ（ΣΔ）変調器３でのΣΔ変調処理により得られ
た１ビットΣΔ変調ディジタル信号にイコライジング処
理のような音質調整処理を施した後、この１ビットΣΔ
変調ディジタル信号に記録処理回路１２で記録処理を施
し、磁気テープ１４に記録する信号記録装置１である。
照しながら説明する。この第１の実施の形態は、シグマ
デルタ（ΣΔ）変調器３でのΣΔ変調処理により得られ
た１ビットΣΔ変調ディジタル信号にイコライジング処
理のような音質調整処理を施した後、この１ビットΣΔ
変調ディジタル信号に記録処理回路１２で記録処理を施
し、磁気テープ１４に記録する信号記録装置１である。
【００１６】ここで、ΣΔ変調器３が出力する１ビット
ΣΔ変調ディジタル信号は、例えばコンパクトディスク
に用いられるような標本化周波数ｆS（＝４４．１ＫＨ
ｚ）の６４倍の標本化周波数６４ｆSで標本化されて生
成される。
ΣΔ変調ディジタル信号は、例えばコンパクトディスク
に用いられるような標本化周波数ｆS（＝４４．１ＫＨ
ｚ）の６４倍の標本化周波数６４ｆSで標本化されて生
成される。
【００１７】信号記録装置１は、入力端子２から入力さ
れるアナログオーディオ信号にΣΔ変調器３がΣΔ変調
を施して得られた標本化周波数６４ｆSの１ビットΣΔ
変調ディジタル信号（以下、６４ｆS／１ビットディジ
タル信号と記す。）を標本化周波数ｆSの例えば２４ビ
ットディジタル信号（以下、ｆS／２４ビットディジタ
ル信号と記す。）にダウンサンプリングするデシメーシ
ョンフィルタ４と、このデシメーションフィルタ４から
のｆS／２４ビットディジタル信号に例えばイコライジ
ング処理のような音質調整処理を施す現行のＰＣＭ処理
用の信号処理回路５と、デシメーションフィルタ４から
のｆS／２４ビットディジタル信号を信号処理回路５で
の処理時間分遅延させる遅延器６と、信号処理回路５か
らのｆS／２４ビットディジタル出力信号と遅延器６の
ｆS／２４ビットディジタル遅延信号との差分を演算す
る減算器７と、この減算器７からのｆS／２４ビットデ
ィジタル信号の差分結果を標本化周波数６４ｆSの２４
ビットディジタル信号（以下、６４ｆS／２４ビットデ
ィジタル信号と記す。）にオーバーサンプリングするイ
ンターポレーションフィルタ８と、ΣΔ変調器３からの
６４ｆS／１ビットディジタル信号をデシメーションフ
ィルタ４、信号処理回路５、減算器７及びインターポレ
ーションフィルタ８での合計処理時間分遅延させる遅延
器９と、インターポレーションフィルタ８からの６４ｆ
S／２４ビットディジタル信号と遅延器９からの６４ｆS
／１ビットディジタル信号とを加算する加算器１０と、
この加算器１０からの６４ｆS／２５ビットディジタル
信号を再度６４ｆS／１ビットディジタル信号に変換す
るΣΔ変調器１１と、このΣΔ変調器１１からの６４ｆ
Ｓ／１ビットディジタル信号に記録処理を施す記録処理
回路１２とを備えてなり、記録処理回路１２で記録処理
が施された１ビットディジタル信号のストリームを記録
ヘッド１３で磁気テープ１４に記録する。
れるアナログオーディオ信号にΣΔ変調器３がΣΔ変調
を施して得られた標本化周波数６４ｆSの１ビットΣΔ
変調ディジタル信号（以下、６４ｆS／１ビットディジ
タル信号と記す。）を標本化周波数ｆSの例えば２４ビ
ットディジタル信号（以下、ｆS／２４ビットディジタ
ル信号と記す。）にダウンサンプリングするデシメーシ
ョンフィルタ４と、このデシメーションフィルタ４から
のｆS／２４ビットディジタル信号に例えばイコライジ
ング処理のような音質調整処理を施す現行のＰＣＭ処理
用の信号処理回路５と、デシメーションフィルタ４から
のｆS／２４ビットディジタル信号を信号処理回路５で
の処理時間分遅延させる遅延器６と、信号処理回路５か
らのｆS／２４ビットディジタル出力信号と遅延器６の
ｆS／２４ビットディジタル遅延信号との差分を演算す
る減算器７と、この減算器７からのｆS／２４ビットデ
ィジタル信号の差分結果を標本化周波数６４ｆSの２４
ビットディジタル信号（以下、６４ｆS／２４ビットデ
ィジタル信号と記す。）にオーバーサンプリングするイ
ンターポレーションフィルタ８と、ΣΔ変調器３からの
６４ｆS／１ビットディジタル信号をデシメーションフ
ィルタ４、信号処理回路５、減算器７及びインターポレ
ーションフィルタ８での合計処理時間分遅延させる遅延
器９と、インターポレーションフィルタ８からの６４ｆ
S／２４ビットディジタル信号と遅延器９からの６４ｆS
／１ビットディジタル信号とを加算する加算器１０と、
この加算器１０からの６４ｆS／２５ビットディジタル
信号を再度６４ｆS／１ビットディジタル信号に変換す
るΣΔ変調器１１と、このΣΔ変調器１１からの６４ｆ
Ｓ／１ビットディジタル信号に記録処理を施す記録処理
回路１２とを備えてなり、記録処理回路１２で記録処理
が施された１ビットディジタル信号のストリームを記録
ヘッド１３で磁気テープ１４に記録する。
【００１８】一般的に、例えばイコライジング処理は、
目的として音質の調整が主であるから、可聴周波数帯域
のみを操作出来れば良く、可聴周波数帯域を超える帯域
の操作は実用上必要ないと考えられる。これはつまり、
可聴周波数帯域の成分を処理できるだけの標本化周波数
での演算で実用上十分と考えることができるということ
である。
目的として音質の調整が主であるから、可聴周波数帯域
のみを操作出来れば良く、可聴周波数帯域を超える帯域
の操作は実用上必要ないと考えられる。これはつまり、
可聴周波数帯域の成分を処理できるだけの標本化周波数
での演算で実用上十分と考えることができるということ
である。
【００１９】したがって、標本化周波数６４ｆSの１ビ
ットディジタル信号を、最低限度、可聴帯域の成分を処
理できるまでダウンコンバートして、信号処理すれば実
用上イコライジング処理としては目的を果たすことがで
き、かつハードウェア量を削減できることになる。
ットディジタル信号を、最低限度、可聴帯域の成分を処
理できるまでダウンコンバートして、信号処理すれば実
用上イコライジング処理としては目的を果たすことがで
き、かつハードウェア量を削減できることになる。
【００２０】しかしながら、単に原信号である６４ｆS
／１ビットディジタル信号をダウンコンバートして標本
化周波数をｆSに下げ、イコライジング処理を実現させ
るということは、演算量の削減を可能とするが、可聴帯
域外の情報も削除してしまうことになり、高速標本化さ
れた１ビットディジタル信号の持つ長所を失うことにな
る。
／１ビットディジタル信号をダウンコンバートして標本
化周波数をｆSに下げ、イコライジング処理を実現させ
るということは、演算量の削減を可能とするが、可聴帯
域外の情報も削除してしまうことになり、高速標本化さ
れた１ビットディジタル信号の持つ長所を失うことにな
る。
【００２１】そこで、この信号記録装置１では、ΣΔ変
調器３からの６４ｆS／１ビットディジタル信号をデシ
メーションフィルタ４側、及び遅延器９側の２系統に供
給している。
調器３からの６４ｆS／１ビットディジタル信号をデシ
メーションフィルタ４側、及び遅延器９側の２系統に供
給している。
【００２２】この内、デシメーションフィルタ４側の一
方の系統では標本化周波数６４ｆSの１ビットディジタ
ル信号を、該デシメーションフィルタ４で最低限度、可
聴帯域の成分を処理できるまでダウンコンバートする。
方の系統では標本化周波数６４ｆSの１ビットディジタ
ル信号を、該デシメーションフィルタ４で最低限度、可
聴帯域の成分を処理できるまでダウンコンバートする。
【００２３】デシメーションフィルタ４からのダウンコ
ンバート出力には信号処理回路５により例えばイコライ
ジング処理が施される。
ンバート出力には信号処理回路５により例えばイコライ
ジング処理が施される。
【００２４】このイコライジング処理出力から減算器７
が遅延器６を介した遅延信号を減算することで、信号処
理回路５でのイコライジング処理が可能であった可聴帯
域のみを抽出する。
が遅延器６を介した遅延信号を減算することで、信号処
理回路５でのイコライジング処理が可能であった可聴帯
域のみを抽出する。
【００２５】この可聴帯域のみのｆS／２４ビットディ
ジタル信号は、インターポレーションフィルタ８で６４
ｆS／２４ビットディジタル信号にオーバーサンプリン
グされ、他方の系統の遅延器９側の遅延出力に加算器１
０で加算される。
ジタル信号は、インターポレーションフィルタ８で６４
ｆS／２４ビットディジタル信号にオーバーサンプリン
グされ、他方の系統の遅延器９側の遅延出力に加算器１
０で加算される。
【００２６】加算器１０は、一方の系統で得られたイコ
ライジング処理が施された可聴帯域の６４ｆS／２４ビ
ットディジタル信号に、他方の系統からの可聴帯域外情
報を含んだ６４／１ビットディジタル信号を加算し、６
４ｆS／２５ビットディジタル信号をΣΔ変調器１１に
供給する。
ライジング処理が施された可聴帯域の６４ｆS／２４ビ
ットディジタル信号に、他方の系統からの可聴帯域外情
報を含んだ６４／１ビットディジタル信号を加算し、６
４ｆS／２５ビットディジタル信号をΣΔ変調器１１に
供給する。
【００２７】そして、ΣΔ変調器１１は、再度６４ｆS
／１ビットディジタル信号を生成し、記録処理回路１２
に供給する。記録処理回路１２は、上記６４ｆS／１ビ
ットディジタル信号に記録処理を施す。
／１ビットディジタル信号を生成し、記録処理回路１２
に供給する。記録処理回路１２は、上記６４ｆS／１ビ
ットディジタル信号に記録処理を施す。
【００２８】ここで、ΣΔ変調器３の具体的な構成を図
２に示す。入力端子２からのアナログオーディオ信号
は、抵抗１８を介して演算増幅器２０の反転入力端子
（−）に供給される。１ビットＤ／Ａ変換器２３の出力
も抵抗２２を介して演算増幅器２０の反転入力端子
（−）に供給される。
２に示す。入力端子２からのアナログオーディオ信号
は、抵抗１８を介して演算増幅器２０の反転入力端子
（−）に供給される。１ビットＤ／Ａ変換器２３の出力
も抵抗２２を介して演算増幅器２０の反転入力端子
（−）に供給される。
【００２９】演算増幅器２０の反転入力端子（−）と出
力の間にはコンデンサ２１が挿入されており、全体とし
て反転型積分器１９を構成しており、入力信号と帰還１
ビット信号の差分電流を積分した電圧が演算増幅器２０
から出力され、比較器２４に入力される。
力の間にはコンデンサ２１が挿入されており、全体とし
て反転型積分器１９を構成しており、入力信号と帰還１
ビット信号の差分電流を積分した電圧が演算増幅器２０
から出力され、比較器２４に入力される。
【００３０】比較器２４は、演算増幅器２０の出力が０
Ｖ以上のときには“１”を、０Ｖ未満のときには“０”
をＤラッチ２５に出力する。Ｄラッチ２５は、比較器２
４の出力をクロック端子２６から供給されるサンプリン
グクロックによりサンプリング周期毎にラッチし、１ビ
ットΣΔ変調ディジタル信号として出力する。また、こ
のＤラッチ２５はその出力により１ビットＤ／Ａ変換器
２３の出力を制御している。
Ｖ以上のときには“１”を、０Ｖ未満のときには“０”
をＤラッチ２５に出力する。Ｄラッチ２５は、比較器２
４の出力をクロック端子２６から供給されるサンプリン
グクロックによりサンプリング周期毎にラッチし、１ビ
ットΣΔ変調ディジタル信号として出力する。また、こ
のＤラッチ２５はその出力により１ビットＤ／Ａ変換器
２３の出力を制御している。
【００３１】１ビットＤ／Ａ変換器２３は、Ｄラッチ２
５の出力が“１”のときには“＋αＶ”を、“０”のと
きには“−αＶ”を出力し、抵抗１８を介した入力アナ
ログオーディオ信号に加算する。
５の出力が“１”のときには“＋αＶ”を、“０”のと
きには“−αＶ”を出力し、抵抗１８を介した入力アナ
ログオーディオ信号に加算する。
【００３２】このΣΔ変調器３が出力する６４ｆS／１
ビットディジタル信号の周波数特性Ｘを図３の（ａ）に
示す。この６４ｆS／１ビットディジタル信号の周波数
特性Ｘは、ｆS／２以下の可聴帯域ｘ1とｆS／２より大
きい可聴外帯域ｘhの和となる。
ビットディジタル信号の周波数特性Ｘを図３の（ａ）に
示す。この６４ｆS／１ビットディジタル信号の周波数
特性Ｘは、ｆS／２以下の可聴帯域ｘ1とｆS／２より大
きい可聴外帯域ｘhの和となる。
【００３３】デシメーションフィルタ４は、上記周波数
特性Ｘの１ビットディジタル信号をダウンコンバートし
て、図３の（ｂ）に示すような周波数特性ｘ1のｆS／２
４ビットディジタル信号を出力する。
特性Ｘの１ビットディジタル信号をダウンコンバートし
て、図３の（ｂ）に示すような周波数特性ｘ1のｆS／２
４ビットディジタル信号を出力する。
【００３４】信号処理回路５は、図３の（ｂ）に示した
周波数特性ｘ1のｆS／２４ビットディジタル信号に例え
ばイコライジング処理を施して、図３の（ｃ）に示すよ
うな周波数特性ｆ（ｘ1）のｆS／２４ビットディジタル
処理信号を出力する。
周波数特性ｘ1のｆS／２４ビットディジタル信号に例え
ばイコライジング処理を施して、図３の（ｃ）に示すよ
うな周波数特性ｆ（ｘ1）のｆS／２４ビットディジタル
処理信号を出力する。
【００３５】減算器７は、周波数特性ｆ（ｘ1）のｆS／
２４ビットディジタル処理信号から遅延器６を介した図
３の（ｂ）に示す周波数特性ｘ1のｆS／２４ビットディ
ジタル信号を減算し、図３の（ｄ）に示すような周波数
特性ｆ（ｘ1）−ｘ1のｆS／２４ビットディジタル信号
を出力する。
２４ビットディジタル処理信号から遅延器６を介した図
３の（ｂ）に示す周波数特性ｘ1のｆS／２４ビットディ
ジタル信号を減算し、図３の（ｄ）に示すような周波数
特性ｆ（ｘ1）−ｘ1のｆS／２４ビットディジタル信号
を出力する。
【００３６】図３の（ｄ）に示すような周波数特性ｆ
（ｘ1）−ｘ1のｆS／２４ビットディジタル信号は、イ
ンターポレーションフィルタ８によりオーバーサンプリ
ングされる。
（ｘ1）−ｘ1のｆS／２４ビットディジタル信号は、イ
ンターポレーションフィルタ８によりオーバーサンプリ
ングされる。
【００３７】加算器１０は、６４ｆS／２４ビットのオ
ーバーサンプリング出力に遅延器９を介した６４ｆS／
１ビットディジタル信号を加算する。
ーバーサンプリング出力に遅延器９を介した６４ｆS／
１ビットディジタル信号を加算する。
【００３８】そして、ΣΔ変調器１１は、加算器１０か
らの６４ｆS／２５ビットの加算出力にΣΔ変調処理を
施して、図３の（ｅ）に示すような周波数特性Ｘ’の６
４ｆS／１ビットディジタル信号に変換する。
らの６４ｆS／２５ビットの加算出力にΣΔ変調処理を
施して、図３の（ｅ）に示すような周波数特性Ｘ’の６
４ｆS／１ビットディジタル信号に変換する。
【００３９】この周波数特性Ｘ’の６４ｆS／１ビット
ディジタル信号は、図３の（ａ）に示した周波数特性Ｘ
＝ｘ1＋ｘhに、図３の（ｄ）に示すような周波数特性ｆ
（ｘ1）−ｘ1のｆS／２４ビットディジタル信号をオー
バーサンプリングしたオーバーサンプリング出力を加算
してから、ΣΔ変調処理を施すことによって得られるの
で、Ｘ’＝［ｘ1＋ｘh］＋［ｆ（ｘ1）−ｘ1］＝ｆ（ｘ
1）＋ｘhと表せる。
ディジタル信号は、図３の（ａ）に示した周波数特性Ｘ
＝ｘ1＋ｘhに、図３の（ｄ）に示すような周波数特性ｆ
（ｘ1）−ｘ1のｆS／２４ビットディジタル信号をオー
バーサンプリングしたオーバーサンプリング出力を加算
してから、ΣΔ変調処理を施すことによって得られるの
で、Ｘ’＝［ｘ1＋ｘh］＋［ｆ（ｘ1）−ｘ1］＝ｆ（ｘ
1）＋ｘhと表せる。
【００４０】そして、この周波数特性Ｘ’の６４ｆs／
１ビットディジタル信号に誤り訂正符号を付加するよう
な記録処理を記録処理回路１２で施してから記録ヘッド
１３を介して１ビットディジタル信号よりなるビットス
トリームを磁気テープ１４に記録する。
１ビットディジタル信号に誤り訂正符号を付加するよう
な記録処理を記録処理回路１２で施してから記録ヘッド
１３を介して１ビットディジタル信号よりなるビットス
トリームを磁気テープ１４に記録する。
【００４１】信号処理回路５は、現行のＰＣＭ信号処理
用の回路をそのまま活用するので、現行システムとの整
合性が良く、その出力となるｆS／２４ビットディジタ
ル信号は、出力端子１５から現行ＰＣＭ信号処理出力と
して導出される。
用の回路をそのまま活用するので、現行システムとの整
合性が良く、その出力となるｆS／２４ビットディジタ
ル信号は、出力端子１５から現行ＰＣＭ信号処理出力と
して導出される。
【００４２】以上より、この信号記録装置１は、イコラ
イジング処理等の信号処理を６４ｆ Sの標本化周波数を
使う高価な信号処理回路を不要とし、またＤＳＰを多数
用いることを不要として行うことができるので、安価か
つ小型化を実現できる。
イジング処理等の信号処理を６４ｆ Sの標本化周波数を
使う高価な信号処理回路を不要とし、またＤＳＰを多数
用いることを不要として行うことができるので、安価か
つ小型化を実現できる。
【００４３】また、現行のＰＣＭ信号処理用の信号処理
回路をそのまま使用した信号処理が行えるので、ユーザ
ーのコスト負担を低減できる。
回路をそのまま使用した信号処理が行えるので、ユーザ
ーのコスト負担を低減できる。
【００４４】さらに、信号処理の際に現行のディジタル
オーディオフォーマットの信号を取り出すことができる
ので、後に１ビットディジタル信号からデシメーション
して現行のディジタルオーディオフォーマットの信号を
取り出す必要がない。
オーディオフォーマットの信号を取り出すことができる
ので、後に１ビットディジタル信号からデシメーション
して現行のディジタルオーディオフォーマットの信号を
取り出す必要がない。
【００４５】次に、第２の実施の形態について図４を参
照しながら説明する。この第２の実施の形態もΣΔ変調
された１ビットディジタル信号にイコライジング処理等
のような音質調整処理を施した後、記録処理を施して、
磁気テープ１４に記録する信号記録装置３０であるが、
信号処理回路５の後段にフェーダ３１を設け、係数を変
更して例えばイコライジング処理出力のゲインを変化さ
せることができる点が上記第１の実施の形態の信号記録
装置１と異なる。なお、遅延器６及び遅延器９の後段に
もフェーダ３１と同様に係数を変更するフェーダ３２及
びフェーダ３３を設けるのは勿論である。以下、信号記
録装置１と同じ各部については同符号を付して説明を省
略する。
照しながら説明する。この第２の実施の形態もΣΔ変調
された１ビットディジタル信号にイコライジング処理等
のような音質調整処理を施した後、記録処理を施して、
磁気テープ１４に記録する信号記録装置３０であるが、
信号処理回路５の後段にフェーダ３１を設け、係数を変
更して例えばイコライジング処理出力のゲインを変化さ
せることができる点が上記第１の実施の形態の信号記録
装置１と異なる。なお、遅延器６及び遅延器９の後段に
もフェーダ３１と同様に係数を変更するフェーダ３２及
びフェーダ３３を設けるのは勿論である。以下、信号記
録装置１と同じ各部については同符号を付して説明を省
略する。
【００４６】フェーダ３１は、信号処理回路５と減算器
７との間に設けられ、信号処理回路５からのイコライジ
ング処理出力のゲインを、減衰又は増幅させるように、
係数を変更する。
７との間に設けられ、信号処理回路５からのイコライジ
ング処理出力のゲインを、減衰又は増幅させるように、
係数を変更する。
【００４７】フェーダ３２は、遅延器６と減算器７との
間に設けられ、フェーダ３１で信号処理回路５の例えば
イコライジング処理出力のゲインを変化させるために係
数を変更したとの同じように係数を変更して遅延器６の
遅延出力のゲインを変化させる。
間に設けられ、フェーダ３１で信号処理回路５の例えば
イコライジング処理出力のゲインを変化させるために係
数を変更したとの同じように係数を変更して遅延器６の
遅延出力のゲインを変化させる。
【００４８】フェーダ３３は、遅延器９と加算器１０と
の間に設けられ、フェーダ３１及びフェーダ３２で係数
を変更したのと同じように係数を変更して遅延器９の遅
延出力のゲインを変化させる。
の間に設けられ、フェーダ３１及びフェーダ３２で係数
を変更したのと同じように係数を変更して遅延器９の遅
延出力のゲインを変化させる。
【００４９】すなわち、この信号記録装置３０は、デシ
メーションフィルタ４でダウンサンプリングされたディ
ジタルオーディオ信号について現行ＰＣＭ信号処理用の
信号処理回路５で例えばイコライジング処理等の音質調
整処理を施した後、ゲイン操作をフェーダ３１によって
行う。
メーションフィルタ４でダウンサンプリングされたディ
ジタルオーディオ信号について現行ＰＣＭ信号処理用の
信号処理回路５で例えばイコライジング処理等の音質調
整処理を施した後、ゲイン操作をフェーダ３１によって
行う。
【００５０】次に、遅延器６によって時間軸補正したデ
シメーションフィルタ４からのディジタルオーディオ信
号をフェーダ３２でフェーダ３１と同じゲインに揃え、
信号処理後のデータとの差分データを減算器７によって
抽出し、この差分データをインターポレーションフィル
タ８を通して元の１ビットΣΔ変調ディジタル信号のサ
ンプリング周波数のデータにインターポレーションす
る。
シメーションフィルタ４からのディジタルオーディオ信
号をフェーダ３２でフェーダ３１と同じゲインに揃え、
信号処理後のデータとの差分データを減算器７によって
抽出し、この差分データをインターポレーションフィル
タ８を通して元の１ビットΣΔ変調ディジタル信号のサ
ンプリング周波数のデータにインターポレーションす
る。
【００５１】一方、遅延器９によって時間軸補正をした
元の１ビットΣΔ変調ディジタル信号もフェーダ３３に
よってフェーダ３１と同じゲインに揃えられてから加算
器１０でインターポレーションされた上記差分データと
加算される。この加算出力をΣΔ変調器１１で１ビット
ΣΔ変調ディジタル信号に戻すことで、信号処理された
１ビットΣΔ変調ディジタル信号が得られる。
元の１ビットΣΔ変調ディジタル信号もフェーダ３３に
よってフェーダ３１と同じゲインに揃えられてから加算
器１０でインターポレーションされた上記差分データと
加算される。この加算出力をΣΔ変調器１１で１ビット
ΣΔ変調ディジタル信号に戻すことで、信号処理された
１ビットΣΔ変調ディジタル信号が得られる。
【００５２】そして、信号処理された１ビットΣΔ変調
ディジタル信号に誤り訂正符号を付加するような記録処
理を記録処理回路１２で施してから記録ヘッド１３を介
して１ビットΣΔ変調信号よりなるビットストリームを
磁気テープ１４に記録する。
ディジタル信号に誤り訂正符号を付加するような記録処
理を記録処理回路１２で施してから記録ヘッド１３を介
して１ビットΣΔ変調信号よりなるビットストリームを
磁気テープ１４に記録する。
【００５３】このとき、信号処理回路５には、現行のＰ
ＣＭ信号処理用のディジタル信号処理装置をそのまま活
用できるので現行システムとの整合性が良く、ｆS／２
４ビットディジタル信号はフェーダ３１を介して出力端
子１５から現行ＰＣＭ信号処理出力として導出される。
ＣＭ信号処理用のディジタル信号処理装置をそのまま活
用できるので現行システムとの整合性が良く、ｆS／２
４ビットディジタル信号はフェーダ３１を介して出力端
子１５から現行ＰＣＭ信号処理出力として導出される。
【００５４】以上より、この信号記録装置３０も、イコ
ライジング処理等の信号処理を６４ｆSの標本化周波数
を使う高価な信号処理回路を不要とし、またＤＳＰを多
数用いることを不要として行うことができるので、安価
かつ小型化を実現できる。
ライジング処理等の信号処理を６４ｆSの標本化周波数
を使う高価な信号処理回路を不要とし、またＤＳＰを多
数用いることを不要として行うことができるので、安価
かつ小型化を実現できる。
【００５５】また、現行のＰＣＭ信号処理用の信号処理
回路をそのまま使用した信号処理が行えるので、ユーザ
ーのコスト負担を低減できる。
回路をそのまま使用した信号処理が行えるので、ユーザ
ーのコスト負担を低減できる。
【００５６】さらに、信号処理の際に現行のディジタル
オーディオフォーマットの信号を取り出すことができる
ので、後に１ビットディジタル信号からデシメーション
して現行のディジタルオーディオフォーマットの信号を
取り出す必要がない。
オーディオフォーマットの信号を取り出すことができる
ので、後に１ビットディジタル信号からデシメーション
して現行のディジタルオーディオフォーマットの信号を
取り出す必要がない。
【００５７】次に、第３の実施の形態について図５を参
照しながら説明する。この第３の実施の形態は、ΣΔ変
調器４２でのΣΔ変調処理により得られた１ビットディ
ジタル信号にイコライジング処理のような音質処理を施
してからアナログオーディオ信号に変換して再生する信
号再生装置４０である。
照しながら説明する。この第３の実施の形態は、ΣΔ変
調器４２でのΣΔ変調処理により得られた１ビットディ
ジタル信号にイコライジング処理のような音質処理を施
してからアナログオーディオ信号に変換して再生する信
号再生装置４０である。
【００５８】ΣΔ変調器４２が出力する１ビットディジ
タル信号も、例えばコンパクトディスクに用いられるよ
うな標本化周波数ｆS（＝４４．１ＫＨｚ）の６４倍の
標本化周波数６４ｆSで生成される。
タル信号も、例えばコンパクトディスクに用いられるよ
うな標本化周波数ｆS（＝４４．１ＫＨｚ）の６４倍の
標本化周波数６４ｆSで生成される。
【００５９】信号再生装置４０は、入力端子４１から入
力されるアナログオーディオ信号にΣΔ変調器４２がΣ
Δ変調を施して得られた標本化周波数６４ｆSの１ビッ
トディジタル信号を標本化周波数ｆSの例えば２４ビッ
トディジタル信号にダウンサンプリングするデシメーシ
ョンフィルタ４３と、このデシメーションフィルタ４３
からのｆS／２４ビットディジタル信号に例えばイコラ
イジング処理のような音質調整処理を施す現行のＰＣＭ
処理用の信号処理回路４４と、デシメーションフィルタ
４３からのｆS／２４ビットディジタル信号を信号処理
回路４４での処理時間分遅延させる遅延器４５と、信号
処理回路４４からのｆS／２４ビットディジタル出力信
号と遅延器４５のｆS／２４ビットディジタル遅延信号
との差分を演算する減算器４６と、この減算器４６から
のｆS／２４ビットディジタル信号の差分結果を６４ｆS
／２４ビットディジタル信号にオーバーサンプリングす
るインターポレーションフィルタ４７と、ΣΔ変調器４
２からの６４ｆS／１ビットディジタル信号をデシメー
ションフィルタ４３、信号処理回路４４、減算器４６及
びインターポレーションフィルタ４７での合計処理時間
分遅延させる遅延器４８と、インターポレーションフィ
ルタ４７からの６４ｆS／２４ビットディジタル信号と
遅延器４５からの６４ｆS／１ビットディジタル信号と
を加算する加算器４９と、この加算器４９からの６４ｆ
S／２５ビットディジタル信号を再度６４ｆS／１ビット
ディジタル信号に変換するΣΔ変調器５０と、このΣΔ
変調器５０からの６４ｆＳ／１ビットディジタル信号を
アナログ信号に変換するＤ／Ａ変換器５１とを備えてな
り、このＤ／Ａ変換器５１からのアナログオーディオ信
号を出力端子５２から出力することで１ビットディジタ
ル信号を再生する。
力されるアナログオーディオ信号にΣΔ変調器４２がΣ
Δ変調を施して得られた標本化周波数６４ｆSの１ビッ
トディジタル信号を標本化周波数ｆSの例えば２４ビッ
トディジタル信号にダウンサンプリングするデシメーシ
ョンフィルタ４３と、このデシメーションフィルタ４３
からのｆS／２４ビットディジタル信号に例えばイコラ
イジング処理のような音質調整処理を施す現行のＰＣＭ
処理用の信号処理回路４４と、デシメーションフィルタ
４３からのｆS／２４ビットディジタル信号を信号処理
回路４４での処理時間分遅延させる遅延器４５と、信号
処理回路４４からのｆS／２４ビットディジタル出力信
号と遅延器４５のｆS／２４ビットディジタル遅延信号
との差分を演算する減算器４６と、この減算器４６から
のｆS／２４ビットディジタル信号の差分結果を６４ｆS
／２４ビットディジタル信号にオーバーサンプリングす
るインターポレーションフィルタ４７と、ΣΔ変調器４
２からの６４ｆS／１ビットディジタル信号をデシメー
ションフィルタ４３、信号処理回路４４、減算器４６及
びインターポレーションフィルタ４７での合計処理時間
分遅延させる遅延器４８と、インターポレーションフィ
ルタ４７からの６４ｆS／２４ビットディジタル信号と
遅延器４５からの６４ｆS／１ビットディジタル信号と
を加算する加算器４９と、この加算器４９からの６４ｆ
S／２５ビットディジタル信号を再度６４ｆS／１ビット
ディジタル信号に変換するΣΔ変調器５０と、このΣΔ
変調器５０からの６４ｆＳ／１ビットディジタル信号を
アナログ信号に変換するＤ／Ａ変換器５１とを備えてな
り、このＤ／Ａ変換器５１からのアナログオーディオ信
号を出力端子５２から出力することで１ビットディジタ
ル信号を再生する。
【００６０】この信号再生装置４０では、ΣΔ変調器４
２からの６４ｆS／１ビットディジタル信号をデシメー
ションフィルタ４３側、及び遅延器４８側の２系統に供
給している。
２からの６４ｆS／１ビットディジタル信号をデシメー
ションフィルタ４３側、及び遅延器４８側の２系統に供
給している。
【００６１】この内、デシメーションフィルタ４３側の
一方の系統では標本化周波数６４ｆSの１ビットディジ
タル信号を、該デシメーションフィルタ４３で最低限
度、可聴帯域の成分を処理できるまでダウンコンバート
する。
一方の系統では標本化周波数６４ｆSの１ビットディジ
タル信号を、該デシメーションフィルタ４３で最低限
度、可聴帯域の成分を処理できるまでダウンコンバート
する。
【００６２】デシメーションフィルタ４３からのダウン
コンバート出力には信号処理回路４４により例えばイコ
ライジング処理が施される。このイコライジング処理出
力から減算器４６が遅延器４５を介した遅延出力を減算
することで、信号処理回路４４でのイコライジング処理
が可能であった可聴帯域のみを抽出する。
コンバート出力には信号処理回路４４により例えばイコ
ライジング処理が施される。このイコライジング処理出
力から減算器４６が遅延器４５を介した遅延出力を減算
することで、信号処理回路４４でのイコライジング処理
が可能であった可聴帯域のみを抽出する。
【００６３】この可聴帯域のみのｆS／２４ビットディ
ジタル信号は、インターポレーションフィルタ４７で６
４ｆS／２４ビットディジタル信号にオーバーサンプリ
ングされ、他方の系統の遅延器４８側の遅延出力に加算
器４９で加算される。
ジタル信号は、インターポレーションフィルタ４７で６
４ｆS／２４ビットディジタル信号にオーバーサンプリ
ングされ、他方の系統の遅延器４８側の遅延出力に加算
器４９で加算される。
【００６４】加算器４９は、一方の系統で得られたイコ
ライジング処理が施された可聴帯域の６４ｆS／２４ビ
ットディジタル信号に、他方の系統からの可聴帯域外情
報を含んだ６４／１ビットディジタル信号を加算し、６
４ｆS／２５ビットディジタル信号をΣΔ変調器５０に
供給する。
ライジング処理が施された可聴帯域の６４ｆS／２４ビ
ットディジタル信号に、他方の系統からの可聴帯域外情
報を含んだ６４／１ビットディジタル信号を加算し、６
４ｆS／２５ビットディジタル信号をΣΔ変調器５０に
供給する。
【００６５】ΣΔ変調器５０は、上記６４ｆS／２５ビ
ットディジタル信号にΣΔ変調処理を施して、再度６４
ｆS／１ビットディジタル信号に変換する。この６４ｆS
／１ビットディジタル信号は、Ｄ／Ａ変換器５１でアナ
ログオーディオ信号に変換される。ΣΔ変調器４２の具
体的な構成も図２に示すようになる。ここでは説明を省
略する。
ットディジタル信号にΣΔ変調処理を施して、再度６４
ｆS／１ビットディジタル信号に変換する。この６４ｆS
／１ビットディジタル信号は、Ｄ／Ａ変換器５１でアナ
ログオーディオ信号に変換される。ΣΔ変調器４２の具
体的な構成も図２に示すようになる。ここでは説明を省
略する。
【００６６】信号処理回路４４は、現行のＰＣＭ信号処
理用の回路をそのまま活用するので、現行システムとの
整合性が良く、その出力となるｆS／２４ビットディジ
タル信号は、出力端子５３から現行ＰＣＭ信号処理出力
として導出される。
理用の回路をそのまま活用するので、現行システムとの
整合性が良く、その出力となるｆS／２４ビットディジ
タル信号は、出力端子５３から現行ＰＣＭ信号処理出力
として導出される。
【００６７】以上より、この信号再生装置４０でも、イ
コライジング処理等の信号処理を６４ｆSの標本化周波
数を使う高価な信号処理回路を不要とし、またＤＳＰを
多数用いることを不要として行うことができるので、安
価かつ小型化を実現できる。
コライジング処理等の信号処理を６４ｆSの標本化周波
数を使う高価な信号処理回路を不要とし、またＤＳＰを
多数用いることを不要として行うことができるので、安
価かつ小型化を実現できる。
【００６８】また、現行のＰＣＭ信号処理用の信号処理
回路をそのまま使用した信号処理が行えるので、ユーザ
ーのコスト負担を低減できる。
回路をそのまま使用した信号処理が行えるので、ユーザ
ーのコスト負担を低減できる。
【００６９】さらに、信号処理の際に現行のディジタル
オーディオフォーマットの信号を取り出すことができる
ので、後に１ビットディジタル信号からデシメーション
して現行のディジタルオーディオフォーマットの信号を
取り出す必要がない。
オーディオフォーマットの信号を取り出すことができる
ので、後に１ビットディジタル信号からデシメーション
して現行のディジタルオーディオフォーマットの信号を
取り出す必要がない。
【００７０】次に、第４の実施の形態について図６を参
照しながら説明する。この第４の実施の形態もΣΔ変調
された１ビットディジタル信号にイコライジング処理等
のような音質調整処理を施した後、再生する信号再生装
置５５であるが、信号処理回路４４の後段にフェーダ５
６を設け、係数を変更して例えばイコライジング処理出
力のゲインを変化させることができる点が上記第３の実
施の形態の信号再生装置４０と異なる。なお、遅延器４
５及び遅延器４８の後段にもフェーダ５６と同様に係数
を変更するフェーダ５７及びフェーダ５８を設けるのは
勿論である。以下、信号再生装置４０と同じ各部につい
ては同符号を付して説明を省略する。
照しながら説明する。この第４の実施の形態もΣΔ変調
された１ビットディジタル信号にイコライジング処理等
のような音質調整処理を施した後、再生する信号再生装
置５５であるが、信号処理回路４４の後段にフェーダ５
６を設け、係数を変更して例えばイコライジング処理出
力のゲインを変化させることができる点が上記第３の実
施の形態の信号再生装置４０と異なる。なお、遅延器４
５及び遅延器４８の後段にもフェーダ５６と同様に係数
を変更するフェーダ５７及びフェーダ５８を設けるのは
勿論である。以下、信号再生装置４０と同じ各部につい
ては同符号を付して説明を省略する。
【００７１】フェーダ５６は、信号処理回路４４と減算
器４６との間に設けられ、信号処理回路４４からのイコ
ライジング処理出力のゲインを、減衰又は増幅させるよ
うに、係数を変更する。
器４６との間に設けられ、信号処理回路４４からのイコ
ライジング処理出力のゲインを、減衰又は増幅させるよ
うに、係数を変更する。
【００７２】フェーダ５７は、遅延器４５と減算器４６
との間に設けられ、フェーダ５６で信号処理回路４４の
例えばイコライジング処理出力のゲインを変化させるた
めに係数を変更したとの同じように係数を変更して遅延
器４５の遅延出力のゲインを変化させる。
との間に設けられ、フェーダ５６で信号処理回路４４の
例えばイコライジング処理出力のゲインを変化させるた
めに係数を変更したとの同じように係数を変更して遅延
器４５の遅延出力のゲインを変化させる。
【００７３】フェーダ５８は、遅延器４８と加算器４９
との間に設けられ、フェーダ５６及びフェーダ５７で係
数を変更したのと同じように係数を変更して遅延器４８
の遅延出力のゲインを変化させる。
との間に設けられ、フェーダ５６及びフェーダ５７で係
数を変更したのと同じように係数を変更して遅延器４８
の遅延出力のゲインを変化させる。
【００７４】すなわち、この信号再生装置５５は、デシ
メーションフィルタ４３でダウンサンプリングされたデ
ィジタルオーディオ信号について現行ＰＣＭ信号処理用
の信号処理回路４４で例えばイコライジング処理等の音
質調整処理を施した後、ゲイン操作をフェーダ５６によ
って行う。
メーションフィルタ４３でダウンサンプリングされたデ
ィジタルオーディオ信号について現行ＰＣＭ信号処理用
の信号処理回路４４で例えばイコライジング処理等の音
質調整処理を施した後、ゲイン操作をフェーダ５６によ
って行う。
【００７５】次に、遅延器４５によって時間軸補正した
デシメーションフィルタ４３からのディジタルオーディ
オ信号をフェーダ５７でフェーダ５６と同じゲインに揃
え、信号処理後のデータとの差分データを減算器４６に
よって抽出し、この差分データをインターポレーション
フィルタ４７を通して元の１ビットΣΔ変調ディジタル
信号のサンプリング周波数のデータにインターポレーシ
ョンする。
デシメーションフィルタ４３からのディジタルオーディ
オ信号をフェーダ５７でフェーダ５６と同じゲインに揃
え、信号処理後のデータとの差分データを減算器４６に
よって抽出し、この差分データをインターポレーション
フィルタ４７を通して元の１ビットΣΔ変調ディジタル
信号のサンプリング周波数のデータにインターポレーシ
ョンする。
【００７６】一方、遅延器４８によって時間軸補正をし
た元の１ビットΣΔ変調ディジタル信号もフェーダ５８
によってフェーダ５６と同じゲインに揃えてから加算器
４９でインターポレーションされた上記差分データと加
算し、これをΣΔ変調器５０で１ビットΣΔ変調ディジ
タル信号に戻すことで、信号処理された１ビットΣΔ変
調ディジタル信号を得る。
た元の１ビットΣΔ変調ディジタル信号もフェーダ５８
によってフェーダ５６と同じゲインに揃えてから加算器
４９でインターポレーションされた上記差分データと加
算し、これをΣΔ変調器５０で１ビットΣΔ変調ディジ
タル信号に戻すことで、信号処理された１ビットΣΔ変
調ディジタル信号を得る。
【００７７】そして、信号処理された１ビットΣΔ変調
ディジタル信号をＤ／Ａ変換器５１でアナログオーディ
オ信号に変換して、出力端子５２から導出する。
ディジタル信号をＤ／Ａ変換器５１でアナログオーディ
オ信号に変換して、出力端子５２から導出する。
【００７８】このとき、信号処理回路４４には、現行の
ＰＣＭ信号処理用のディジタル信号処理装置をそのまま
活用できるので現行システムとの整合性が良く、さらに
ｆS／２４ビットディジタル信号はフェーダ５６を介し
て出力端子５３から現行ＰＣＭ信号処理出力として導出
される。
ＰＣＭ信号処理用のディジタル信号処理装置をそのまま
活用できるので現行システムとの整合性が良く、さらに
ｆS／２４ビットディジタル信号はフェーダ５６を介し
て出力端子５３から現行ＰＣＭ信号処理出力として導出
される。
【００７９】以上より、この信号再生装置５５も、イコ
ライジング処理等の信号処理を６４ｆSの標本化周波数
を使う高価な信号処理回路を不要とし、またＤＳＰを多
数用いることを不要として行うことができるので、安価
かつ小型化を実現できる。
ライジング処理等の信号処理を６４ｆSの標本化周波数
を使う高価な信号処理回路を不要とし、またＤＳＰを多
数用いることを不要として行うことができるので、安価
かつ小型化を実現できる。
【００８０】また、現行のＰＣＭ信号処理用の信号処理
回路をそのまま使用した信号処理が行えるので、ユーザ
ーのコスト負担を低減できる。
回路をそのまま使用した信号処理が行えるので、ユーザ
ーのコスト負担を低減できる。
【００８１】さらに、信号処理の際に現行のディジタル
オーディオフォーマットの信号を取り出すことができる
ので、後に１ビットディジタル信号からデシメーション
して現行のディジタルオーディオフォーマットの信号を
取り出す必要がない。
オーディオフォーマットの信号を取り出すことができる
ので、後に１ビットディジタル信号からデシメーション
して現行のディジタルオーディオフォーマットの信号を
取り出す必要がない。
【００８２】次に、第５の実施の形態について図７を参
照しながら説明する。この第５の実施の形態は、入力端
子６１及び入力端子７８から入力されるＬチャンネル及
びＲチャンネルのアナログオーディオ信号をそれぞれΣ
Δ変調器６２及びΣΔ変調器７９で１ビットΣΔ変調デ
ィジタル信号に変換してからイコライジング処理のよう
な音質処理を施し、さらにミックスしてから最終的に１
ビットΣΔ変調ディジタル信号に再変換して出力するミ
キシング装置６０である。
照しながら説明する。この第５の実施の形態は、入力端
子６１及び入力端子７８から入力されるＬチャンネル及
びＲチャンネルのアナログオーディオ信号をそれぞれΣ
Δ変調器６２及びΣΔ変調器７９で１ビットΣΔ変調デ
ィジタル信号に変換してからイコライジング処理のよう
な音質処理を施し、さらにミックスしてから最終的に１
ビットΣΔ変調ディジタル信号に再変換して出力するミ
キシング装置６０である。
【００８３】ΣΔ変調器６２及びΣΔ変調器７９が出力
する１ビットディジタル信号も、例えばコンパクトディ
スクに用いられるような標本化周波数ｆS（＝４４．１
ＫＨｚ）の６４倍の標本化周波数６４ｆSで生成され
る。
する１ビットディジタル信号も、例えばコンパクトディ
スクに用いられるような標本化周波数ｆS（＝４４．１
ＫＨｚ）の６４倍の標本化周波数６４ｆSで生成され
る。
【００８４】このミキシング装置６０は、Ｌチャンネル
のアナログオーディオ信号を処理するＬチャンネル処理
系と、Ｒチャンネルのアナログオーディオ信号を処理す
るＲチャンネル処理系とを備え、この二つの系からのデ
ィジタル信号を加算器７５で加算した後、ΣΔ変調器７
６で再度１ビットディジタル信号に変換して出力端子７
７から導出している。また、これら二つの系の後述する
信号処理回路６４及び信号処理回路６８からの信号処理
出力はフェーダ６５及び６９を介して加算器６６で合成
され、出力端子６７からＰＣＭ変調出力として取り出さ
れる。先ず、Ｌチャンネル処理系は、入力端子６１から
入力されるＬチャンネルのアナログオーディオ信号にΣ
Δ変調器６２がΣΔ変調を施して得られた標本化周波数
６４ｆSの１ビットディジタル信号を標本化周波数ｆSの
例えば２４ビットディジタル信号にダウンサンプリング
するデシメーションフィルタ６３と、このデシメーショ
ンフィルタ６３からのｆS／２４ビットディジタル信号
に例えばイコライジング処理のような音質調整処理を施
す現行のＰＣＭ処理用の信号処理回路６４と、デシメー
ションフィルタ６３からのｆS／２４ビットディジタル
信号を信号処理回路６４での処理時間分遅延させる遅延
器７０と、信号処理回路６４からのｆS／２４ビットデ
ィジタル出力信号に係数を変更してゲイン調整処理を施
すフェーダ６５と、遅延器７０の遅延出力のｆS／２４
ビットディジタル遅延信号に係数を変更してゲイン調整
処理を施すフェーダ７１と、フェーダ６５のフェーダ出
力とフェーダ７１のフェーダ出力の差分を演算する減算
器７２と、この減算器７２からのｆS／２４ビットディ
ジタル信号の差分結果を６４ｆS／２４ビットディジタ
ル信号にオーバーサンプリングするインターポレーショ
ンフィルタ８７と、ΣΔ変調器６２からの６４ｆS／１
ビットディジタル信号をデシメーションフィルタ６３、
信号処理回路６４、フェーダ６５、減算器７２及びイン
ターポレーションフィルタ８７での合計処理時間分遅延
させる遅延器７３と、この遅延器７３の遅延出力のゲイ
ン調整を行うフェーダ７４とを備えてなる。
のアナログオーディオ信号を処理するＬチャンネル処理
系と、Ｒチャンネルのアナログオーディオ信号を処理す
るＲチャンネル処理系とを備え、この二つの系からのデ
ィジタル信号を加算器７５で加算した後、ΣΔ変調器７
６で再度１ビットディジタル信号に変換して出力端子７
７から導出している。また、これら二つの系の後述する
信号処理回路６４及び信号処理回路６８からの信号処理
出力はフェーダ６５及び６９を介して加算器６６で合成
され、出力端子６７からＰＣＭ変調出力として取り出さ
れる。先ず、Ｌチャンネル処理系は、入力端子６１から
入力されるＬチャンネルのアナログオーディオ信号にΣ
Δ変調器６２がΣΔ変調を施して得られた標本化周波数
６４ｆSの１ビットディジタル信号を標本化周波数ｆSの
例えば２４ビットディジタル信号にダウンサンプリング
するデシメーションフィルタ６３と、このデシメーショ
ンフィルタ６３からのｆS／２４ビットディジタル信号
に例えばイコライジング処理のような音質調整処理を施
す現行のＰＣＭ処理用の信号処理回路６４と、デシメー
ションフィルタ６３からのｆS／２４ビットディジタル
信号を信号処理回路６４での処理時間分遅延させる遅延
器７０と、信号処理回路６４からのｆS／２４ビットデ
ィジタル出力信号に係数を変更してゲイン調整処理を施
すフェーダ６５と、遅延器７０の遅延出力のｆS／２４
ビットディジタル遅延信号に係数を変更してゲイン調整
処理を施すフェーダ７１と、フェーダ６５のフェーダ出
力とフェーダ７１のフェーダ出力の差分を演算する減算
器７２と、この減算器７２からのｆS／２４ビットディ
ジタル信号の差分結果を６４ｆS／２４ビットディジタ
ル信号にオーバーサンプリングするインターポレーショ
ンフィルタ８７と、ΣΔ変調器６２からの６４ｆS／１
ビットディジタル信号をデシメーションフィルタ６３、
信号処理回路６４、フェーダ６５、減算器７２及びイン
ターポレーションフィルタ８７での合計処理時間分遅延
させる遅延器７３と、この遅延器７３の遅延出力のゲイ
ン調整を行うフェーダ７４とを備えてなる。
【００８５】また、Ｒチャンネル処理系は、入力端子７
８から入力されるＲチャンネルのアナログオーディオ信
号にΣΔ変調器７９がΣΔ変調を施して得られた標本化
周波数６４ｆSの１ビットディジタル信号を標本化周波
数ｆSの例えば２４ビットディジタル信号にダウンサン
プリングするデシメーションフィルタ８２と、このデシ
メーションフィルタ８２からのｆS／２４ビットディジ
タル信号に例えばイコライジング処理のような音質調整
処理を施す現行のＰＣＭ処理用の信号処理回路６８と、
デシメーションフィルタ８２からのｆS／２４ビットデ
ィジタル信号を信号処理回路６８での処理時間分遅延さ
せる遅延器８３と、信号処理回路６８からのｆS／２４
ビットディジタル出力信号に係数を変更してゲイン調整
処理を施すフェーダ６９と、遅延器８３の遅延出力のｆ
S／２４ビットディジタル遅延信号に係数を変更してゲ
イン調整処理を施すフェーダ８４と、フェーダ６９のフ
ェーダ出力とフェーダ８４のフェーダ出力の差分を演算
する減算器８５と、この減算器８５からのｆS／２４ビ
ットディジタル信号の差分結果を６４ｆS／２４ビット
ディジタル信号にオーバーサンプリングするインターポ
レーションフィルタ８６と、ΣΔ変調器７９からの６４
ｆS／１ビットディジタル信号をデシメーションフィル
タ８２、信号処理回路６８、フェーダ６９、減算器８５
及びインターポレーションフィルタ８６での合計処理時
間分遅延させる遅延器８０と、この遅延器８０の遅延出
力のゲイン調整を行うフェーダ８１とを備えてなる。
８から入力されるＲチャンネルのアナログオーディオ信
号にΣΔ変調器７９がΣΔ変調を施して得られた標本化
周波数６４ｆSの１ビットディジタル信号を標本化周波
数ｆSの例えば２４ビットディジタル信号にダウンサン
プリングするデシメーションフィルタ８２と、このデシ
メーションフィルタ８２からのｆS／２４ビットディジ
タル信号に例えばイコライジング処理のような音質調整
処理を施す現行のＰＣＭ処理用の信号処理回路６８と、
デシメーションフィルタ８２からのｆS／２４ビットデ
ィジタル信号を信号処理回路６８での処理時間分遅延さ
せる遅延器８３と、信号処理回路６８からのｆS／２４
ビットディジタル出力信号に係数を変更してゲイン調整
処理を施すフェーダ６９と、遅延器８３の遅延出力のｆ
S／２４ビットディジタル遅延信号に係数を変更してゲ
イン調整処理を施すフェーダ８４と、フェーダ６９のフ
ェーダ出力とフェーダ８４のフェーダ出力の差分を演算
する減算器８５と、この減算器８５からのｆS／２４ビ
ットディジタル信号の差分結果を６４ｆS／２４ビット
ディジタル信号にオーバーサンプリングするインターポ
レーションフィルタ８６と、ΣΔ変調器７９からの６４
ｆS／１ビットディジタル信号をデシメーションフィル
タ８２、信号処理回路６８、フェーダ６９、減算器８５
及びインターポレーションフィルタ８６での合計処理時
間分遅延させる遅延器８０と、この遅延器８０の遅延出
力のゲイン調整を行うフェーダ８１とを備えてなる。
【００８６】Ｌチャンネル処理系のデシメーションフィ
ルタ６３からのダウンコンバート出力には信号処理回路
６４によりイコライジング処理が施される。
ルタ６３からのダウンコンバート出力には信号処理回路
６４によりイコライジング処理が施される。
【００８７】このイコライジング処理出力のゲインを減
衰又は増幅させるようにフェーダ６５が係数を変更す
る。遅延器７０からの遅延出力のゲインは、フェーダ７
１が係数を変更して調整する。
衰又は増幅させるようにフェーダ６５が係数を変更す
る。遅延器７０からの遅延出力のゲインは、フェーダ７
１が係数を変更して調整する。
【００８８】減算器７２は、フェーダ６５を介したイコ
ライジング出力からフェーダ７１を介した遅延出力を減
算する。このため、信号処理回路６４でのイコライジン
グ処理が可能であった可聴帯域のみを抽出できる。
ライジング出力からフェーダ７１を介した遅延出力を減
算する。このため、信号処理回路６４でのイコライジン
グ処理が可能であった可聴帯域のみを抽出できる。
【００８９】この可聴帯域のみのｆS／２４ビットディ
ジタル信号は、インターポレーションフィルタ８７で６
４ｆS／２４ビットディジタル信号にオーバーサンプリ
ングされ、上記加算器７５に供給される。
ジタル信号は、インターポレーションフィルタ８７で６
４ｆS／２４ビットディジタル信号にオーバーサンプリ
ングされ、上記加算器７５に供給される。
【００９０】一方、Ｒチャンネル処理系のデシメーショ
ンフィルタ８２からのダウンコンバート出力には信号処
理回路６８によりイコライジング処理が施される。この
イコライジング処理出力のゲインを減衰又は増幅させる
ようにフェーダ６９が係数を変更する。遅延器８３から
の遅延出力のゲインは、フェーダ８４が係数を変更して
調整する。
ンフィルタ８２からのダウンコンバート出力には信号処
理回路６８によりイコライジング処理が施される。この
イコライジング処理出力のゲインを減衰又は増幅させる
ようにフェーダ６９が係数を変更する。遅延器８３から
の遅延出力のゲインは、フェーダ８４が係数を変更して
調整する。
【００９１】減算器８５は、フェーダ６９を介したイコ
ライジング出力からフェーダ８４を介した遅延出力を減
算する。このため、信号処理回路６８でのイコライジン
グ処理が可能であった可聴帯域のみを抽出できる。
ライジング出力からフェーダ８４を介した遅延出力を減
算する。このため、信号処理回路６８でのイコライジン
グ処理が可能であった可聴帯域のみを抽出できる。
【００９２】この可聴帯域のみのｆS／２４ビットディ
ジタル信号は、インターポレーションフィルタ８６で６
４ｆS／２４ビットディジタル信号にオーバーサンプリ
ングされ、上記加算器７５に供給される。
ジタル信号は、インターポレーションフィルタ８６で６
４ｆS／２４ビットディジタル信号にオーバーサンプリ
ングされ、上記加算器７５に供給される。
【００９３】加算器７５には、Ｌチャンネル処理系の遅
延器７３の遅延出力にフェーダ７４でゲイン調整が施さ
れた６４ｆS／２４ビットのディジタル信号と、Ｒチャ
ンネル処理系の遅延器８０の遅延出力にフェーダ８１で
ゲイン調整が施された６４ｆS／２４ビットのディジタ
ル信号も供給されている。
延器７３の遅延出力にフェーダ７４でゲイン調整が施さ
れた６４ｆS／２４ビットのディジタル信号と、Ｒチャ
ンネル処理系の遅延器８０の遅延出力にフェーダ８１で
ゲイン調整が施された６４ｆS／２４ビットのディジタ
ル信号も供給されている。
【００９４】この加算器７５への上記各信号の入力タイ
ミングは、上記各遅延器７０、７３、８３及び８０によ
って調整され、同じとされている。
ミングは、上記各遅延器７０、７３、８３及び８０によ
って調整され、同じとされている。
【００９５】したがって、加算器７５はＬチャンネル処
理系で音質調整されたディジタル信号とＲチャンネル処
理系で音質調整されたディジタル信号とをミックスした
６４ｆS／２５ビットのディジタル信号をΣΔ変調器７
６に供給する。
理系で音質調整されたディジタル信号とＲチャンネル処
理系で音質調整されたディジタル信号とをミックスした
６４ｆS／２５ビットのディジタル信号をΣΔ変調器７
６に供給する。
【００９６】ΣΔ変調器７６は、上記６４ｆS／２５ビ
ットのミックスディジタル信号にΣΔ変調処理を施して
６４ｆS／１ビットΣΔ変調信号を出力端子７７から導
出する。
ットのミックスディジタル信号にΣΔ変調処理を施して
６４ｆS／１ビットΣΔ変調信号を出力端子７７から導
出する。
【００９７】このミキシング装置６０の信号処理回路６
４、フェーダ６５、加算器６６、信号処理回路６８及び
フェーダ６９は、現行ディジタルオーディオシステムに
おけるミキシングコンソール９０である。したがって、
このミキシング装置６０は、従来のミシキングコンソー
ル９０に他の処理回路を外付け回路として付加するだけ
で１ビットΣΔ変調ディジタル信号用のディジタルミキ
シングコンソールを実現できるため、高価な現行のディ
ジタルミキシングコンソールを無駄なく生かすことがで
きる。
４、フェーダ６５、加算器６６、信号処理回路６８及び
フェーダ６９は、現行ディジタルオーディオシステムに
おけるミキシングコンソール９０である。したがって、
このミキシング装置６０は、従来のミシキングコンソー
ル９０に他の処理回路を外付け回路として付加するだけ
で１ビットΣΔ変調ディジタル信号用のディジタルミキ
シングコンソールを実現できるため、高価な現行のディ
ジタルミキシングコンソールを無駄なく生かすことがで
きる。
【００９８】また、このミキシング装置６０は、出力端
子６７から現行ＰＣＭディジタルオーディオシステムで
使用することのできるｆS／２４ビットのディジタルオ
ーディオ信号を出力できる。
子６７から現行ＰＣＭディジタルオーディオシステムで
使用することのできるｆS／２４ビットのディジタルオ
ーディオ信号を出力できる。
【００９９】
【発明の効果】本発明に係る信号処理装置は、先ず、シ
グマデルタ変調により得られた標本化周波数ＮｆSの１
ビットディジタル信号をダウンサンプリング手段で標本
化周波数ｆSのマルチビット信号にダウンサンプリング
してからこのマルチビット信号に信号処理手段で所定の
信号処理を施している。上記ダウンサンプリング手段か
らのダウンサンプリング出力であるマルチビット信号は
第１の遅延手段により所定の時間遅延される。この遅延
出力は、上記信号処理手段の信号処理出力から、演算手
段により減算される。上記演算手段の差分結果は、オー
バーサンプリング手段により標本化周波数ＮｆSのマル
チビット信号にオーバーサンプリングされる。このオー
バーサンプリング手段のオーバーサンプリング出力は、
第２の遅延手段で所定時間遅延された標本化周波数Ｎｆ
Sの１ビットディジタル信号と加算手段で加算される。
そして、この加算手段の加算結果は、シグマデルタ変調
手段により再度標本化周波数ＮｆSの１ビットディジタ
ル信号に変換されて出力される。このため、イコライジ
ング処理等の信号処理を小規模かつ安価なハードウェア
で実現できる。
グマデルタ変調により得られた標本化周波数ＮｆSの１
ビットディジタル信号をダウンサンプリング手段で標本
化周波数ｆSのマルチビット信号にダウンサンプリング
してからこのマルチビット信号に信号処理手段で所定の
信号処理を施している。上記ダウンサンプリング手段か
らのダウンサンプリング出力であるマルチビット信号は
第１の遅延手段により所定の時間遅延される。この遅延
出力は、上記信号処理手段の信号処理出力から、演算手
段により減算される。上記演算手段の差分結果は、オー
バーサンプリング手段により標本化周波数ＮｆSのマル
チビット信号にオーバーサンプリングされる。このオー
バーサンプリング手段のオーバーサンプリング出力は、
第２の遅延手段で所定時間遅延された標本化周波数Ｎｆ
Sの１ビットディジタル信号と加算手段で加算される。
そして、この加算手段の加算結果は、シグマデルタ変調
手段により再度標本化周波数ＮｆSの１ビットディジタ
ル信号に変換されて出力される。このため、イコライジ
ング処理等の信号処理を小規模かつ安価なハードウェア
で実現できる。
【０１００】また、本発明に係る信号記録装置は、先
ず、シグマデルタ変調により得られた標本化周波数Ｎｆ
Sの１ビットディジタル信号をダウンサンプリング手段
で標本化周波数ｆSのマルチビット信号にダウンサンプ
リングしてからこのマルチビット信号に信号処理手段で
所定の信号処理を施している。上記ダウンサンプリング
手段からのダウンサンプリング出力であるマルチビット
信号は第１の遅延手段により所定の時間遅延される。こ
の遅延出力は、上記信号処理手段の信号処理出力から、
演算手段により減算される。上記演算手段の差分結果
は、オーバーサンプリング手段により標本化周波数Ｎｆ
Sのマルチビット信号にオーバーサンプリングされる。
このオーバーサンプリング手段のオーバーサンプリング
出力は、第２の遅延手段で所定時間遅延された標本化周
波数ＮｆSの１ビットディジタル信号と加算手段で加算
される。そして、この加算手段の加算結果を、シグマデ
ルタ変調手段により再度標本化周波数ＮｆSの１ビット
ディジタル信号に変換してから、記録処理手段で記録処
理を施し、記録媒体に記録する。このため、イコライジ
ング処理等の信号処理を小規模かつ安価なハードウェア
で実現できる。
ず、シグマデルタ変調により得られた標本化周波数Ｎｆ
Sの１ビットディジタル信号をダウンサンプリング手段
で標本化周波数ｆSのマルチビット信号にダウンサンプ
リングしてからこのマルチビット信号に信号処理手段で
所定の信号処理を施している。上記ダウンサンプリング
手段からのダウンサンプリング出力であるマルチビット
信号は第１の遅延手段により所定の時間遅延される。こ
の遅延出力は、上記信号処理手段の信号処理出力から、
演算手段により減算される。上記演算手段の差分結果
は、オーバーサンプリング手段により標本化周波数Ｎｆ
Sのマルチビット信号にオーバーサンプリングされる。
このオーバーサンプリング手段のオーバーサンプリング
出力は、第２の遅延手段で所定時間遅延された標本化周
波数ＮｆSの１ビットディジタル信号と加算手段で加算
される。そして、この加算手段の加算結果を、シグマデ
ルタ変調手段により再度標本化周波数ＮｆSの１ビット
ディジタル信号に変換してから、記録処理手段で記録処
理を施し、記録媒体に記録する。このため、イコライジ
ング処理等の信号処理を小規模かつ安価なハードウェア
で実現できる。
【０１０１】また、本発明に係る信号再生装置は、先
ず、シグマデルタ変調により得られた標本化周波数Ｎｆ
Sの１ビットディジタル信号をダウンサンプリング手段
で標本化周波数ｆSのマルチビット信号にダウンサンプ
リングしてからこのマルチビット信号に信号処理手段で
所定の信号処理を施している。上記ダウンサンプリング
手段からのダウンサンプリング出力であるマルチビット
信号は第１の遅延手段により所定の時間遅延される。こ
の遅延出力は、上記信号処理手段の信号処理出力から、
演算手段により減算される。上記演算手段の差分結果
は、オーバーサンプリング手段により標本化周波数Ｎｆ
Sのマルチビット信号にオーバーサンプリングされる。
このオーバーサンプリング手段のオーバーサンプリング
出力は、第２の遅延手段で所定時間遅延された標本化周
波数ＮｆSの１ビットディジタル信号と加算手段で加算
される。そして、この加算手段の加算結果を、シグマデ
ルタ変調手段により再度標本化周波数ＮｆSの１ビット
ディジタル信号に変換してから、アナログ変換手段によ
りアナログ信号に変換している。このため、イコライジ
ング処理等の信号処理を小規模かつ安価なハードウェア
で実現できる。
ず、シグマデルタ変調により得られた標本化周波数Ｎｆ
Sの１ビットディジタル信号をダウンサンプリング手段
で標本化周波数ｆSのマルチビット信号にダウンサンプ
リングしてからこのマルチビット信号に信号処理手段で
所定の信号処理を施している。上記ダウンサンプリング
手段からのダウンサンプリング出力であるマルチビット
信号は第１の遅延手段により所定の時間遅延される。こ
の遅延出力は、上記信号処理手段の信号処理出力から、
演算手段により減算される。上記演算手段の差分結果
は、オーバーサンプリング手段により標本化周波数Ｎｆ
Sのマルチビット信号にオーバーサンプリングされる。
このオーバーサンプリング手段のオーバーサンプリング
出力は、第２の遅延手段で所定時間遅延された標本化周
波数ＮｆSの１ビットディジタル信号と加算手段で加算
される。そして、この加算手段の加算結果を、シグマデ
ルタ変調手段により再度標本化周波数ＮｆSの１ビット
ディジタル信号に変換してから、アナログ変換手段によ
りアナログ信号に変換している。このため、イコライジ
ング処理等の信号処理を小規模かつ安価なハードウェア
で実現できる。
【図面の簡単な説明】
【図１】本発明に係る信号処理装置、信号記録装置及び
信号再生装置の第１の実施の形態のブロック図である。
信号再生装置の第１の実施の形態のブロック図である。
【図２】上記第１の実施の形態となる信号記録装置に用
いられるΣΔ変調器の回路図である。
いられるΣΔ変調器の回路図である。
【図３】上記第１の実施の形態となる信号記録装置の動
作を説明するための周波数特性図である。
作を説明するための周波数特性図である。
【図４】本発明に係る信号処理装置、信号記録装置及び
信号再生装置の第２の実施の形態のブロック図である。
信号再生装置の第２の実施の形態のブロック図である。
【図５】本発明に係る信号処理装置、信号記録装置及び
信号再生装置の第３の実施の形態のブロック図である。
信号再生装置の第３の実施の形態のブロック図である。
【図６】本発明に係る信号処理装置、信号記録装置及び
信号再生装置の第４の実施の形態のブロック図である。
信号再生装置の第４の実施の形態のブロック図である。
【図７】本発明に係る信号処理装置、信号記録装置及び
信号再生装置の第５の実施の形態のブロック図である。
信号再生装置の第５の実施の形態のブロック図である。
【図８】従来の信号処理装置９５のブロック図である。
１ 信号記録装置、３ ΣΔ変調器、４ デシメーショ
ンフィルタ、５ 信号処理回路、６ 遅延器、７ 減算
器、８ インターポレーションフィルタ、９遅延器、１
０ 加算器、１１ ΣΔ変調器、１２ 記録処理回路、
１３ 記録ヘッド、１４ 磁気テープ
ンフィルタ、５ 信号処理回路、６ 遅延器、７ 減算
器、８ インターポレーションフィルタ、９遅延器、１
０ 加算器、１１ ΣΔ変調器、１２ 記録処理回路、
１３ 記録ヘッド、１４ 磁気テープ
Claims (5)
- 【請求項１】 シグマデルタ変調により得られた標本化
周波数ＮｆSの１ビットディジタル信号を標本化周波数
ｆSのマルチビット信号にダウンサンプリングするダウ
ンサンプリング手段と、 上記ダウンサンプリング手段からの標本化周波数ｆSの
マルチビット信号に所定の信号処理を施す信号処理手段
と、 上記ダウンサンプリング手段からの標本化周波数ｆSの
マルチビット信号を所定時間遅延させる第１の遅延手段
と、 上記信号処理手段の出力信号と上記第１の遅延手段の出
力信号の差分を演算する演算手段と、 上記演算手段からの差分結果を標本化周波数ＮｆSのマ
ルチビット信号にオーバーサンプリングするオーバーサ
ンプリング手段と、 上記シグマデルタ変調により得られた標本化周波数Ｎｆ
Sの１ビットディジタル信号を所定時間遅延させる第２
の遅延手段と、 上記オーバーサンプリング手段の出力信号と上記第２の
遅延手段の出力信号とを加算する加算手段と、 上記加算手段の加算結果を再度標本化周波数ＮｆSの１
ビットディジタル信号に変換するシグマデルタ変調手段
とを備えて成る信号処理装置。 - 【請求項２】 上記信号処理手段と上記演算手段との間
に係数変更手段を備えることを特徴とする請求項１記載
の信号処理装置。 - 【請求項３】 上記信号処理手段の信号処理出力である
標本化周波数ｆSのマルチビット信号を外部に導出する
ことを特徴とする請求項１記載の信号処理装置。 - 【請求項４】 シグマデルタ変調により得られた標本化
周波数ＮｆSの１ビットディジタル信号を標本化周波数
ｆSのマルチビット信号にダウンサンプリングするダウ
ンサンプリング手段と、 上記ダウンサンプリング手段からの標本化周波数ｆSの
マルチビット信号に所定の信号処理を施す信号処理手段
と、 上記ダウンサンプリング手段からの標本化周波数ｆSの
マルチビット信号を所定時間遅延させる第１の遅延手段
と、 上記信号処理手段の出力信号と上記第１の遅延手段の出
力信号の差分を演算する演算手段と、 上記演算手段からの差分結果を標本化周波数ＮｆSのマ
ルチビット信号にオーバーサンプリングするオーバーサ
ンプリング手段と、 上記シグマデルタ変調により得られた標本化周波数Ｎｆ
Sの１ビットディジタル信号を所定時間遅延させる第２
の遅延手段と、 上記オーバーサンプリング手段の出力信号と上記第２の
遅延手段の出力信号とを加算する加算手段と、 上記加算手段の加算結果を再度標本化周波数ＮｆSの１
ビットディジタル信号に変換するシグマデルタ変調手段
と、 上記シグマデルタ変調手段の１ビットディジタル信号に
記録処理を施す記録処理手段とを備えることを特徴とす
る信号記録装置。 - 【請求項５】 シグマデルタ変調により得られた標本化
周波数ＮｆSの１ビットディジタル信号を標本化周波数
ｆSのマルチビット信号にダウンサンプリングするダウ
ンサンプリング手段と、 上記ダウンサンプリング手段からの標本化周波数ｆSの
マルチビット信号に所定の信号処理を施す信号処理手段
と、 上記ダウンサンプリング手段からの標本化周波数ｆSの
マルチビット信号を所定時間遅延させる第１の遅延手段
と、 上記信号処理手段の出力信号と上記第１の遅延手段の出
力信号の差分を演算する演算手段と、 上記演算手段からの差分結果を標本化周波数ＮｆSのマ
ルチビット信号にオーバーサンプリングするオーバーサ
ンプリング手段と、 上記シグマデルタ変調により得られた標本化周波数Ｎｆ
Sの１ビットディジタル信号を所定時間遅延させる第２
の遅延手段と、 上記オーバーサンプリング手段の出力信号と上記第２の
遅延手段の出力信号とを加算する加算手段と、 上記加算手段の加算結果を再度標本化周波数ＮｆSの１
ビットディジタル信号に変換するシグマデルタ変調手段
と、 上記シグマデルタ変調手段からの標本化周波数ＮｆSの
１ビットディジタル信号をアナログ信号に変換するアナ
ログ変換手段とを備えることを特徴とする信号再生装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10975096A JP3327116B2 (ja) | 1996-04-30 | 1996-04-30 | 信号処理装置、信号記録装置及び信号再生装置 |
| KR1019970014006A KR100466643B1 (ko) | 1996-04-30 | 1997-04-16 | 음질을처리하는신호처리장치및음질처리에사용되는신호처리장치가설치된기록장치,재생장치및혼합장치 |
| US08/838,990 US5946402A (en) | 1996-04-30 | 1997-04-23 | Signal processing device for processing sound quality, and recording apparatus, reproducing apparatus and mixing apparatus provided with the signal processing device applied thereto |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10975096A JP3327116B2 (ja) | 1996-04-30 | 1996-04-30 | 信号処理装置、信号記録装置及び信号再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298468A true JPH09298468A (ja) | 1997-11-18 |
| JP3327116B2 JP3327116B2 (ja) | 2002-09-24 |
Family
ID=14518313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10975096A Expired - Lifetime JP3327116B2 (ja) | 1996-04-30 | 1996-04-30 | 信号処理装置、信号記録装置及び信号再生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5946402A (ja) |
| JP (1) | JP3327116B2 (ja) |
| KR (1) | KR100466643B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015201860A (ja) * | 2015-05-22 | 2015-11-12 | 株式会社日立製作所 | 無線送信機、無線受信機、無線通信システム、昇降機制御システムおよび変電設備制御システム |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2330747B (en) * | 1997-10-24 | 2002-10-16 | Sony Uk Ltd | Audio signal processors |
| DE69906979T2 (de) * | 1999-02-05 | 2003-12-18 | Widex As Vaerloese | Hörhilfegerät mit strahlformungseingeschaften |
| US6348888B1 (en) * | 1999-03-22 | 2002-02-19 | Texas Instruments Incorporated | Pipelined ADC with noise-shaped interstage gain error |
| CN1237536C (zh) * | 2000-05-22 | 2006-01-18 | 皇家菲利浦电子有限公司 | 在信息信号中嵌入水印的方法和设备 |
| US6975257B2 (en) * | 2001-11-15 | 2005-12-13 | Koninklijke Philips Electronics N.V. | Sigma-delta modulation |
| US7502422B2 (en) * | 2003-06-04 | 2009-03-10 | M/A—COM, Inc. | Electromagnetic wave transmitter systems, methods and articles of manufacture |
| US7365669B1 (en) | 2007-03-28 | 2008-04-29 | Cirrus Logic, Inc. | Low-delay signal processing based on highly oversampled digital processing |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2828543B2 (ja) * | 1991-08-02 | 1998-11-25 | シャープ株式会社 | スピーカ駆動回路 |
| US5347587A (en) * | 1991-11-20 | 1994-09-13 | Sharp Kabushiki Kaisha | Speaker driving device |
| JP2509789B2 (ja) * | 1992-08-22 | 1996-06-26 | 三星電子株式会社 | 可聴周波数帯域分割を利用した音響信号歪み補正装置 |
| JP3123286B2 (ja) * | 1993-02-18 | 2001-01-09 | ソニー株式会社 | ディジタル信号処理装置又は方法、及び記録媒体 |
| JP3229051B2 (ja) * | 1993-01-29 | 2001-11-12 | 株式会社東芝 | アナログコンパンダ回路 |
| JP2643761B2 (ja) * | 1993-03-11 | 1997-08-20 | ヤマハ株式会社 | 周波数変調楽音合成原理による波形加工装置 |
| US5592403A (en) * | 1993-03-11 | 1997-01-07 | Monolith Technologies Corporation | Digital-to-analog converter including integral digital audio filter |
| JPH0855428A (ja) * | 1994-08-17 | 1996-02-27 | Sony Corp | 録音信号処理装置 |
| KR960011953A (ko) * | 1994-09-15 | 1996-04-20 | 배순훈 | 적응적 디지탈 오디오 부호화 장치 |
| ATE284121T1 (de) * | 1994-10-06 | 2004-12-15 | Fidelix Y K | Verfahren zur wiedergabe von audiosignalen und vorrichtung dafür |
| JPH08321745A (ja) * | 1995-03-20 | 1996-12-03 | Fujitsu Ltd | オーディオデータ処理装置 |
| US5774567A (en) * | 1995-04-11 | 1998-06-30 | Apple Computer, Inc. | Audio codec with digital level adjustment and flexible channel assignment |
-
1996
- 1996-04-30 JP JP10975096A patent/JP3327116B2/ja not_active Expired - Lifetime
-
1997
- 1997-04-16 KR KR1019970014006A patent/KR100466643B1/ko not_active IP Right Cessation
- 1997-04-23 US US08/838,990 patent/US5946402A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015201860A (ja) * | 2015-05-22 | 2015-11-12 | 株式会社日立製作所 | 無線送信機、無線受信機、無線通信システム、昇降機制御システムおよび変電設備制御システム |
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| Publication number | Publication date |
|---|---|
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| KR970071715A (ko) | 1997-11-07 |
| US5946402A (en) | 1999-08-31 |
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