KR100466643B1 - 음질을처리하는신호처리장치및음질처리에사용되는신호처리장치가설치된기록장치,재생장치및혼합장치 - Google Patents

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Abstract

본 발명은, 1비트디지털신호의 음질을 제어할 때, 상기 디지털신호를 두 대역, 즉 가청대역 및 가청대역보다 높은 대역으로 분리하고, 가청대역의 음질만을 처리하고, 이 처리된 대역을 상기의 가청대역보다 높은 대역에 가산하는 작동을 하는 신호처리장치에 관한 것이다. 이 작동은 신호처리장치가, 음질이 1비트 디지털신호에 적합한 높은 다이나믹 레인지와 넓은 대역을 유지하도록 제어하는 것을 가능하게 한다. 상기 신호처리장치는 재생장치 및 기록장치에 사용될 수 있다.

Description

음질을 처리하는 신호처리장치 및 음질처리에 사용되는 신호처리장치가 설치된 기록장치, 재생장치 및 혼합장치
본 발명은 시그마-델타(ΣΔ)변조에 의해 얻어진 1비트디지틸신호에 대해 동등화와 같은 음질조절처리를 실행하는 신호처리장치, 음질조절된 디지털 신호를 기록하는 신호기록장치, 재생전에 시그마-델타변조에 의해 얻어진 1비트디지털신호에 대하여 음질의 조절을 수행하는 신호재생장치에 관한 것이다.
오디오신호를 디지털화하는 방법으로서, 일반적으로 44.1KHz의 표본화주파수로 표본화된 16비트의 양자화비트길이로 아날로그 오디오신호를 다중비트 오디오신호로 변조하는 방법이 알려져 있다.
최근에, 다중비트신호로 변조하는데에 있어서, 시그마-델타(ΣΔ)변조라고 불리는 방법이 오디오신호를 디지털화하는데에 실행되어서 이 결과 얻어진 1비트오디오신호가 그대로 취급된다.
상기 시그마-델타변조에 의해 얻어진 1비트오디오신호는 표본화주파수가 44.1KHz인 종래의 다중비트오디오신호의 표본화주파수의 64배가 되고 1비트의 양자화비트보다 64배만큼 짧도록 포맷이 만들어져서 넓은 송신가능한 주파수대역을 가진다. 상기 1비트 오디오신호는 오디오대역에 있어서 종래의 다중비트오디오신호 보다 더 높은 다이나믹레인지를 확보할 수 있다.
물론, 1비트오디오신호에 대해서도, 상기 다중비트오디오신호에서 실현된 동등화와 같은 사운드이펙트(sound effect)처리가 필요하다.
예를들어, 도 1은 가청대역의 특정주파수를 증폭 및 저하시키므로써 주파수 특성을 조절하기 위한 소위 등화처리의 가장 기본적인 배열을 나타낸다.
도 1에 나타난 신호처리장치에서, 아날로그오디오신호는 입력단자(96)에 입력되어서 시그마-델타 변조기(97)로 공급된다. 시그마-델타 변조기(97)는 현행콤팩트 디스크에서 사용되는 표본화주파수 fs(= 44.1 KHz)의 64배인 표본화주파수 64 x fs를 통해 입력아날로그오디오신호를 1비트디지털신호로 변조한다.
시그마-델타 변조기(97)의 출력인 상기 1비트디지털신호는 PCM(Pulse Code Modulation)용 신호처리회로(98)로 공급된다. 상기 신호처리회로(98)는 상기 입력 1비트디지털신호에 대해 등화처리를 수행한다.
상기 신호처리회로(98)의 출력신호인 동등화 신호는 또다른 시그마-델타 변조기(97)로 공급되어 동등화신호는 다시 상기 1비트디지털신호로 변조된다. 그러면, 상기 1비트디지털신호는 출력단자(100)로 공급된다.
PCM용 신호처리회로(98)는 상기 1비트디지털신호를 처리하는데 사용되는 표본화주파수 64 x fs를 제공한다. 만약 상기 신호처리회로(98)가 디지털신호처리기(DSP)로 구성된다면, 예를들어 상기 회로(98)는 많은 DSP가 필요하다. 상기 오디오대역이 상기 표본화주파수 64 x fs 보다 훨씬 낮은 주파수를 가지므로, 상기 신호처리회로(98)는 원하는 특성을 얻기 위해 더 많은 비트가 필요하다. 이 결과 크기와 비용에서 전체적으로 훨씬 증가된다.
본 발명은 상기 조건을 고려하여 만들어지므로, 본 발명의 목적은 작은 규모와 보다 적은 비용의 하드웨어로 동등화와 같은 신호처리를 수행하도록 장치된 신호처리장치, 신호기록장치, 및 신호재생장치를 제공하는 것이다.
본 발명은 시그마-델타변조 시스템을 통해 표본화주파수 N x fs(Hz)(N은 2 또는 그 이상의 정수이고 fs' x 2는 ≤ fs (Hz)이며 여기서 fs'는 가청대역주파수이다)로 처리된 1양자화비트의 디지털신호를 처리하기 위한 신호처리장치에 의해 달성되는데, 이 장치는 상기 1비트디지털신호를 표본화주파수(fs)(Hz)와 양자화다중비트를 가지는 디지털신호로 변환하는 제 1변환기와, 상기 제 1변환기에 의해 변환된 표본화주파수(fs)(Hz)와 양자화다중비트를 가지는 디지털신호를 처리하는 신호처리기와, 상기 제 1변환기에 의해 변환된 상기 표본화주파수(fs)(Hz)와 양자화다중비트를 가지는 디지털신호를 미리정해진 시간만큼 지연시키는 제 1지연부와, 상기 시그마-델타 변조시스템을 통해 얻어진 표본화주파수(N x fs)(Hz)와 1양자화비트를 가지는 디지털신호를 미리정해진 시간만큼 지연시키는 제 2지연부와, 상기 신호처리기와 상기 제 1지연부의 출력신호간에 차이를 연산하는 제 1계산기와, 상기 제 1계산기의 차이결과를 상기 표본화주파수(N x fs)(Hz)와 양자화다중비트를 가지는 디지털신호로 변환하는 제 2변환기와, 상기 제 2변환기의 출력신호를 상기 제 2지연부의 출력 신호에 부가하는 제 2계산기와, 상기 제 2계산기의 가산된 결과를 상기 표본화주파수(N x fs)(Hz)와 1양자화비트를 가지는 디지털신호로 재양자화하는 시그마-델타변조기를 포함한다.
또한, 본 발명은 신호처리장치가 설치되는 재생장치 또는 기록장치를 제공한다.
또한, 본 발명은 신호처리에 사용된 상기 신호처리장치가 설치되고 상기 신호처리장치의 출력과 다중채널의 각 1비트디지털신호를 혼합하는 혼합장치를 제공한다.
이후에, 본 발명의 바람직한 실시예에 따라 신호처리장치, 신호기록장치, 신호재생장치에 대해 설명될 것이다.
본 발명의 제 1실시예는 도 2를 참고로 설명될 것이다. 제 1실시예는 시그마-델타변조를 통해 시그마-델타변조기(3)에 의해 시그마-델타 변조된 1비트디지털 신호에 대해 동등화와 같은 음질조절처리를 수행하고, 기록처리회로(12)를 통해 상기 조절된 신호에 대해 상기 결과의 신호를 자기테이프(14)에 기록하는 기록처리를 수행하도록 구성된 신호기록장치(1)에 관한 것이다.
시그마-델타변조기(3)로부터의 1비트 시그마-델타디지털신호는 컴팩트디스크에 사용되는 표본화주파수(fs)(= 44.1KHz)의 64배인 표본화주파수(64 x fs)로 표본화 하므로써 발생된다.
이후에, 신호기록장치(1)가 설명될 것이다.
아날로그오디오신호는 입력단자(2)로 입력되고 시그마-델타 변조기(3)로 공급되어 상기 아날로그 오디오신호가 표본화주파수 64 x fs(이하 64 x fs/1비트 디지털신호로 칭한다)를 가지는 1비트 시그마-델타 변조신호로 시그마-델타 변조된다. 시그마-델타 변조기(3)에 의해 변조된 64 x fs/1비트디지털신호는 데시메이션(decimation)필터(4)에 의해 다운샘플링(down sampling)된다. 신호처리회로(5)에서, 동등화와 같은 음질조절이 데시메이션(decimation)필터(4)로부터의 fs/24디지털신호에 대해 실행된다. 그러면, 지연부(6)는 데시메이션(decimation)필터(4)의 출력신호인 fs/24비트디지털신호를 신호처리회로(5)에서 소비된 처리시간에 해당하는 시간 만큼 지연시킨다. 다음으로, 감산기(7)는 지연부(6)로부터의 fs/24비트 디지털지연신호에서 신호처리회로(5)로부터의 fs/24비트디지털출력신호를 감산한다. 다음으로, 보간필터(8)는 감산기(7)로부터의 차이를 표본화주파수(64 x fs)(이하 64 x fs/24비트디지털신호라 칭한다)로 표본화된 24비트디지털신호에 오버샘플링(over sampling)하도록 작동된다. 시그마-델타변조기(3)로부터의 64 x fs/1비트 디지털 신호는 데시메이션(decimation)필터(4), 신호처리회로(5), 감산기(7), 보간필터(8)를 통해 신호를 통과시키는데 소비된 시간만큼 지연부(9)에 의해 지연된다. 보간필터(8)로부터의 64 x fs/24비트 디지털신호는 가산기(10)에서 상기 지연부(9)로부터의 64 x fs/1비트 디지털신호에 가산된다. 상기 가산기(10)로부터의 64 x fs/35비트 디지털신호는 상기 시그마-델타변조기(11)를 통해 64 x fs/1비트 디지털신호로 다시 변조된다. 상기 시그마-델타변조기(1)로부터의 64 x fs/1비트 디지털신호는 기록처리회로(12)에 의해 기록처리된다. 상기 기록처리회로(12)에 의해 기록처리된 1비트디지털신호의 스트림(stream)은 기록헤드(13)를 통해 자기테이프(15)에 기록된다.
일반적으로, 등화처리는 주로 주파수특성을 조절하도록 된다. 따라서, 가청주파수대역만을 취급할 필요가 있다. 실제로, 가청주파수대역을 초과하는 대역은 취급할 필요가 없다. 즉, 실제적인 관점에서, 등화처리는 가청주파수 대역성분에 해당하는 표본화주파수로 연산될 때만 실행된다.
따라서, 표본화주파수 64 x fs로 표본화된 1비트디지털신호는 가청대역성분의 중간처리가능신호레벨로 다운(down)변환된다. 상기 다운변환된 신호는 등화 처리에 충분하다. 따라서, 이 등화처리는 하드웨어 양을 감소시킬 수 있다.
그런데, 만약 오리지널신호인 64 x fs/1비트 디지털신호의 다운변환이 표본화주파수를 fs로 낮춘다면, 예를 들어, 등화처리를 실현하는데 있어서, 연산양을 감소시킬 수 있지만 가청대역외에 포함된 정보를 삭제할 수 있다. 따라서 고속표본화된 1비트디지털신호에 의한 장점을 상실할 수 있다.
이런 단점을 극복하기 위해, 이 신호기록장치(1)는 시그마-델타변조기(3)로부터의 64 x fs/1비트 디지털신호가 데시메이션(decimation)필터(4)측 및 지연부(9)측으로 분화하도록 구성된다.
데시메이션(decimation)필터(4)의 시스템에서, 표본화주파수 64 x fs로 표본화된 1비트신호는 데시메이션(decimation)필터(4)에 의해 가청범위의 최소처리가능신호로 다운변환된다.
데시메이션(decimation)필터(4)로부터 다운변환된 출력은 상기 신호처리회로(5)에 의해 동등화된다.
상기 지연부(6)로부터의 지연신호는 감산기(7)를 통해 등화처리로부터의 출력에서 감산된다. 이 감산으로 신호처리회로(5)에 의해 동등화된 가청대역만을 추출할 수 있다. 가청대역만을 포함하는 fs/24비트 디지털신호는 보간필터(8)를 통해 64 x fs/24비트 디지털신호에 오버샘플링되어서 가산기(10)를 통해 다른 분화된 시스템에 위치한 지연부(9)로부터의 지연된 출력에 가산된다.
가산기(10)는 한 시스템에 의해 얻어진 동등화된 가청대역을 포함하는 64 x fs/24비트 디지털신호를 다른 시스템에 의한 가청범위외의 정보를 포함하는 64 x fs/1비트 디지털신호에 가산하여, 이 결과의 64 x fs/25비트디지털신호를 시그마-델타변조기(11)로 공급한다.
시그마-델타변조기(11)는 64 x fs/1비트디지털신호를 다시 발생시키고 이것을 기록처리회로(12)로 공급한다. 상기 기록처리회로(12)는 64 x fs/1비트디지털 신호에 대해 기록처리를 수행한다.
시그마-델타변조기(3)의 구체적인 구성은 도 3에 나타난다. 상기 입력단자(2)로부터의 아날로그 오디오신호는 저항(18)을 통해 연산증폭기(20)의 변환입력단자(-)로 입력된다. 1비트 D/A변환기(23)의 출력은 연산증폭기(20)의 변환 입력단자(-)로 입력된다.
변환입력단자(-)와 연산증폭기(20)의 출력사이에. 축전기(21)는 연산증폭기(20)와 축전기(21)가 하나의 전체로 반전 적분기(19)를 구성하도록 삽입된다. 입력신호와 피드백 1비트신호사이의 전류차이를 적분하므로써 이루어진 전압은 연산증폭기(20)에서 비교기(24)로 출력된다.
비교기(24)는 만약 연산증폭기(20)가 0 또는 그 이상의 전압을 공급하면 D래치(25)에 "1"의 값을 또는 만약 연산증폭기(20)가 D래치(25)에 0보다 낮은 전압을 공급하면 "0"의 값을 출력하도록 작동한다.
D래치(latch)(25)는 클록단자(26)로부터 공급된 표본화클록에 의해 각 표본화 주기에서 비교기(24)의 출력을 래치(latch)한다. 또한 D래치(25)는 1비트 D/A변환기(23)의 출력을 제어하기 위해 그것의 출력을 공급한다.
1비트 D/A변환기(23)는 D래치(25)가 "1"의 값을 공급할 때 "αV"를 공급하고, D래치가 "0"의 값을 공급할 때 "-αV"를 공급한다. 상기 변환기(23)의 출력은 저항(18)을 통해 입력아날로그 오디오신호에 가산된다.
시그마-델타변조기(3)로부터 공급된 64 x fs/1비트디지털신호의 주파수특성이 도 4a에 나타난다. 64 x fs/1비트디지털신호의 주파수특성(X)은 fs/2 또는 그 이하의 가청대역 x1 및 가청대역외의 fs/2이상의 대역 xh의 합이다.
데시메이션(decimation)필터(4)는 주파수특성(X)의 1비트디지털신호를 다운변환하여 도 4b에 나타난 것처럼 주파수특성(x1)의 fs/24비트 디지털신호를 공급한다.
신호처리회로(5)는 예를들여 도 4b에 나타난 주파수특성(x1)의 fs/24비트 디지털신호에 대해 등화처리를 수행하여 도 4c에 나타난 것과같이 주파수특성 f(x1)의 fs/24비트 디지털처리신호를 공급한다.
감산기(7)는 주파수특성 f(x1)의 fs/24비트 디지털처리신호로부터 지연부(6)를 통해 공급된 도 4b에 도시된 주파수특성(x1)의 fs/24비트 디지털신호를 감산하여 도 4d에 나타난 것과같이 주파수특성 f(x1) - x1의 fs/24비트 디지털신호를 출력한다.
도 4d에 나타난 주파수 f(x1) - x1의 fs/24비트 디지털신호는 보간필터(8)에 의해 오버샘플링된다. 가산기(10)는 오버샘플링된 64fs/24비트 출력을 지연부(9)를 통해 공급된 64fs/1비트 디지털신호에 가산한다. 그러면, 시그마-델타 변조기(11)는 가산기로부터의 64 x fs/25비트가산출력에 대해 시그마-델타변조를 수행하고 그리고나서 상기 변환된 출력을 도 4e에 나타난 것처럼 주파수특성(X')의 64fs/1비트디지털신호로 변환한다.
이 주파수특성(X')의 64 x fs/1비트 디지털신호는 도 4d에 나타난 것처럼 주파수특성 f(x1) - x1의 fs/24 비트 디지털신호가 도 4a에 나타난 주파수특성 X = x1 + xh의 신호로 오버샘플링된 신호를 가산하고 상기 가산된 결과에 대해 시그마-델타변호를 수행하므로써 얻어진다. 따라서, 주파수 특성(X')은 X'= [x1 + xh] + [f(x1) - x1] = f(x1) + xh로 표현된다.
그러면, 기록처리회로(12)는 에러수정표시를 주파수특성(X')의 64 x fs/ 1비트 디지털신호에 가산하는 것과 같은 기록처리를 수행한다. 그러면, 1비트 디지털신호의 비트 스트림은 기록헤드(13)를 통해 자기테이프(14)에 기록된다.
신호처리회로(5)는 PCM신호를 처리하는 현재회로를 그대로 사용한다. 따라서, 상기 회로(5)는 현행 시스템에 매우 적합하다. 회로의 출력(5), 즉 fs/24비트 디지털신호는 현재 처리된 PCM신호로서 출력단자(15)외부로 도출된다.
상기 작동으로부터, 신호기록장치는 예를들어 64 x fs의 표본화주파수 및 많은 DSP로 등화처리를 하기 위해 비용이 많이 드는 신호처리회로를 배제할 수 있다. 이것으로 신호처리장치의 비용 및 크기가 감소된다.
또한, 신호기록장치는 PCM신호용 현존 신호처리회로를 그대로 사용하므로써 상기 신호의 처리를 가능하게 한다. 이것으로 또한 사용자에게 부담이 되었던 장치의 비용을 감소시킬 수 있다.
또한 신호기록장치가 상기 신호를 처리할 때 현존 디지털오디오포맷의 신호를 포착할 수 있게 하므로, 상기 장치는 상기 1비트 디지털신호로부터 현존 디지털 오디오포맷의 신호를 감소시킬 필요가 없다.
다음으로, 도 5를 참고로 본 발명의 제 2실시예가 설명될 것이다. 제 1실시예처럼, 본 발명의 제 2실시예에 따른 신호기록장치(30)는 시그마-델타 변조된 1비트 디지털신호에 대해 등화처리 같은 음질조절처리를 수행하도록 구성됨과 동시에 상기 조절된 신호에 대해 기록처리를 수행하고, 이 결과의 신호를 자기테이프(14)에 기록한다. 제 1 및 제 2실시예사이의 차이는 페이더(31)가 신호처리회로(5)보다 뒤의 단계에 위치해서, 계수가 변할 수 있다는, 예를들어 동등화된 출력의 이득이 변할 수 있다는 것이다. 페이더(fader)(31)처럼, 계수를 변화시키는 페이더(32, 33)는 각각 지연부(6, 9)보다 뒤의 단계에 위치할 수 있다. 이후에, 상기 신호기록장치(1)에서 본 실시예와 비슷한 성분들은 비슷한 번호를 가지고 이하 설명은 생략한다.
페이더(31)는 신호처리회로(5)와 감산기(7)사이에 위치하여 상기 신호처리회로(5)로부터의 동등화출력의 이득이 저하되거나 증폭될 수 있다. 페이더(32)는 지연부(6)와 감산기(7)사이에 위치해서, 상기 페이더(31)처럼 페이더(32)는 지연부(6)의 지연출력의 이득을 변화시킬 수 있다. 페이더(33)는 지연부(9)와 가산기(10)사이에 위치해서 상기 페이더 (31 및 32)처럼 페이더(33)는 지연부(9)로부터 지연출력의 이득을 변화시킬 수 있다.
상기했듯이, 신호기록장치(30)에서, PCM신호용 현존 신호처리회로(5)는 데시메이션(decimation)필터(4)에 의해 다운샘플링된 디지털오디오신호에 대해 등화처리와 같은 음질조절처리를 수행하고 그리고나서 페이더(31)는 상기 처리된 신호의 이득을 조절한다.
다음으로, 페이더(32)는 데시메이션(decimation)필터(4)로부터 보내지고, 시간 베이스가 지연부(6)에 의해 수정된 디지털오디오신호의 이득을 상기 페이더(31)에 의해 조절된 이득에 맞추도록 작동한다. 그러면, 감산기(7)는 상기 처리된 데이터와 상기 지연부(6)로부터의 데이터간에 차이를 추출하여 이것을 상기 차이신호가 상기 보간필터(8)를 통해 오리지널 1비트 시그마-델타 변조 디지털신호의 표본주파수의 데이터에 삽입되는 보간필터(8)로 공급된다.
한편, 페이더(33)는 시간베이스가 상기 지연부(9)에 의해 수정된 오리지널 1비트 시그마-델타 변조 디지털신호를 상기 페이더(31)에 의해 조절된 이득에 맞추도록 작동한다. 상기 페이더(33)에 의해 조절된 신호는 가산기(10)에 의해 상기 차이 데이터에 가산된다. 이 가산된 출력은 시그마-델타변조기(11)를 통해 상기 1비트 시그마-델타 변조된 디지털신호로 다시 변조된다. 이 결과에 의한 신호는 상기 처리된 1비트 시그마-델타 변조 디지털신호이다.
그러면, 기록처리회로(12)는 상기 에러수정표시를 상기 처리된 1비트 시그마-델타 변조 디지털신호에 부가하는 것과 같은 기록처리를 수행한다, 그러면, 1비트 시그마-델타 변조신호의 비트 스트림은 기록헤드(13)를 통해 자기테이프(14)에 기록된다.
이때에, 신호처리회로(5)는 PCM신호용 현존 디지털신호처리장치를 바로 사용할 수 있다. 따라서, 상기 회로(5)는 현존 시스템과 매우 잘 맞는 특성을 가진다. fs/24비트디지털신호는 현존 PCM신호처리된 출력처럼 페이더(31)를 통해 출력단자(15)밖으로 출력된다.
상기 설명으로부터 이해되듯이, 본 신호기록장치(30)는 동등화와 같은 신호처리를 위해 64 x fs 의 표본화주파수와 또한 많은 DSP를 사용하는 비싼 신호처리회로를 필요로 하지 않는다. 상기 신호기록장치(30)는 비용이나 크기면에서 감소될 수 있다.
또한, 상기 신호기록장치(30)는 신호처리를 위해 사용자에게 부담이 되는 비용을 감소시키는 PCM신호용 현존 신호처리회로를 사용할 수도 있다.
또한, 상기 신호처리장치(30)는 신호를 처리할 때 현존 디지털 오디오형식의 신호를 꺼낼 수 있으므로, 상기 장치(30)는 상기 1비트디지털신호를 상기 현존디지털 오디오형식의 신호로 감쇠시키는 조치를 취할 필요가 없다.
다음으로, 도 6을 참고로 본 발명의 제 3실시예가 설명될 것이다. 본 발명의 제 3실시예는 시그마-델타 변조기(42)에 의해 얻어진 1비트디지털신호에 대해 동등화와 같은 음질처리를 수행하고 상기 처리된 신호를 아날로그 오디오신호로 변환하는 신호재생장치(40)와 관련된다.
상기 시그마-델타 변조기(42)에 의해 공급된 1비트 디지털신호는 예를들어, 표본화주파수(fs)( = 44.1KHz)가 콤팩트디스크용으로 사용되는 64 x fs의 표본화주파수로 발생된다.
이후에, 신호재생장치(40)가 설명될 것이다.
재생헤드(60)로 기록매체(59)로부터 재생된 1비트 디지털신호는 재생회로(61)에 의해 처리되어 데시메이션(decimation)필터(43) 및 지연부(48)에 입력된다.
상기 신호가 아날로그 재생장치에 의해 재생될 때, 입력단자(41)에 입력된 아날로그오디오신호는 시그마-델타변조기(42)에 의해 시그마-델타 변조되어 표본화주파수 64 x fs로 표본화된 1비트 디지털신호를 발생시킨다. 그러면, 데시메이션(decimation)필터(43)는 상기 1비트 디지털신호를 예를들어 표본화주파수(fs)로 표본화된 24비트 디지털신호로 다운샘플링하도록 작동한다. 다음으로, 신호처리회로(44)는 데시메이션(decimation)필터(43)로부터 보내진 fs/24비트디지털신호에 대해 등화처리와 같은 음질조절처리를 수행한다. 상기 데시메이션(decimation)필터(43)로부터 보내진 fs/24비트디지털신호는 지연부(49)에 입력되어 상기 신호는 신호처리회로(44)에 필요한 처리시간에 해당하는 시간만큼 지연된다. 다음으로, 감산기(46)는 지연부(45)로부터의 fs/24비트디지털지연신호에서 신호처리회로(44)로부터의 fs/24비트디지털출력신호를 감산하는 작동을 한다. 상기 감산기(46)로부터 그 사이의 차이는 64fs/1비트 디지털신호가 데시메이션(decimation)필터(43), 신호처리회로(44), 감산기(46)를 통해 시그마-델타 변조기(42)로부터 보간필터(47)까지 통과하는 동안에 필요한 처리시간만큼 지연부(48)에 의해 지연된다. 보간필터(47)는 64 x fs/25비트 디지털신호를 입력하고 지연부(45)는 64 - fs/1비트 디지털신호를 상기신호 모두를 서로 가산하기 위해 가산기(49)로 입력한다. 가산기(49)로부터의 64 x fs/25비트 디지털신호는 시그마-델타(50)변조기를 통해 64 x fs/1비트 디지털신호로 다시 변환된다. 시그마-델타변조기(50)로부터의 64 x fs/1비트디지털신호는 D/A변환기(51)를 통해 아날로그신호로 변환된다. D/A변환기로부터의 아날로그 오디오신호는 1비트 디지털신호로서 출력단자(52)에서 출력된다.
이 신호재생장치(40)는 시그마-델타 변조기(42)로부터의 64 x fs/1비트 디지털신호를 두 시스템측, 즉 데시메이션(decimation)필터(43)측과 지연부(48)측으로 공급하도록 작동한다.
데시메이션(decimation)필터(43)시스템에서, 표본화주파수 64 x fs로 표본화된 1비트디지털신호는 최저처리가능가청범위로 다운변환된다.
상기 신호처리회로(44)는 예를들어 데시메이션(decimation)필터(43)로부터 다운변환된 출력에 대해 등화처리를 수행한다. 그러면, 감산기(46)는 상기 신호처리회로(4)에 의해 동등화된 가청대역만을 추출하기 위해 상기 동등화된 출력에서 지연부(45)로부터 지연된 출력을 감산하도록 작동한다.
이 가청범위만으로 fs/24비트디지털신호는 보간필터(47)를 통해 64 x fs/24비트 디지털신호로 오버샘플링되어서 가산기(49)에 의해 다른 시스템의 지연부(48)로부터 공급된 지연출력에 가산한다.
상기 가산기(49)는 한 시스템에 의해 얻어진 동등화된 가청대역을 포함하는 64 x fs/24비트디지털신호를 다른시스템에 의한 상기 가청대역외의 정보를 포함하는 64 x fs/1비트 디지털신호에 가산하도록 작동되어서 이 결과의 64 x fs/25비트 디지털신호는 시그마-델타 변조기(50)로 공급된다.
시그마-델타 변조기(50)는 64 x fs/25비트디지털신호에 대해 시그마-델타변조를 수행한다. 그리고나서, 상기 신호는 64 x fs/1비트디지털신호로 다시 변환된다. 이 64 x fs/1비트디지털신호는 D/A변환기(51)에 의해 아날로그오디오신호로 변환된다. 시그마-델타 변조기(42)의 구체적인 구성은 도 3에 나타난다. 따라서, 이에 대한 설명은 생략한다.
상기 신호처리회로(44)는 PCM 신호용 현존처리회로를 바로 사용하고 따라서 현존시스템에 매우 적합한 특성을 갖는다. 회로(44)의 출력, 즉 fs/24비트디지털 신호는 현존 PCM처리신호로서 출력단자(53)밖으로 출력된다.
상기로부터 이해되듯이, 이 신호재생장치(40)는 동등화와 같은 신호처리를 위한 64 x fs의 표본화주파수와 또한 많은 DSP를 사용하는 비싼 신호처리회로를 배제할 필요가 없다. 이 장치(40)는 크기와 비용면에서 감소된다.
또한, 신호재생장치(40)는 변화없이 PCM용 현존 신호처리회로를 사용하므로, 장치(40)의 사용자에게 부담이 되었던 비용도 낮아지게 된다.
또한, 신호재생장치(40)는 상기 신호를 처리할 때 현존디지털오디오형식의 신호를 꺼낼 수 있으므로, 장치(40)는 1비트 디지털신호를 현존디지털오디오형식의 신호로 감쇠시키는 단계를 취할 필요가 없다.
다음으로, 도 7을 참고로 본 발명의 제 4실시예가 설명될 것이다. 본 발명의 제 4실시예는 시그마-델타 변조된 1비트 디지털신호에 대해 동등화와 같은 음질조절처리를 수행하고 이것을 재생하는 신호재생장치(55)와 관련된다. 이 신호재생장치(55)와 상기한 신호재생장치(40)간의 차이는 페이더(56)가 신호처리회로(44)보다 뒤의 단계에 위치하여 상기 페이더(56)가 동등화된 출력의 이득을 변화시키기 위해 계수를 변화시킬 수 있다는 것이다. 또한, 페이더(56)처럼, 페이더(57, 58)는 각각 지연부(45, 48)보다 뒤의 단계에 위치하여 계수를 변화시킨다. 상기의 장치(40)와 같은 이 장치(56)의 성분은 같은 번호를 취하고 따라서 이하 설명은 생략한다.
상기 페이더(56)는 신호처리회로(44)와 감산기(46)사이에 위치하여 페이더(56)는 신호처리회로(44)로부터의 동등화된 출력의 이득을 저하시키거나 증폭하도록 계수를 변화시킬 수 있다. 페이더(57)는 지연부(45)와 감산기(46)사이에 위치하여 페이더(57)는 계수를 변화시켜서 페이더(56)와 같이 지연부(45)의 지연된 출력의 이득을 변화시킬수 있다. 페이더(58)는 는 지연부(48)와 가산기(49)사이에 위치하여 페이더(58)는 계수를 변화시켜서 페이더(56, 56)처럼 지연부(48)의 지연출력의 이득을 변화시킬 수 있다.
다시말해, 이 신호재생장치(55)는 데시메이션(decimation)필터(43)에 의해 다운샘플링된 디지털오디오신호에 대해 동등화와 같은 음질조절처리를 수행하기 위해 현존 PCM신호용 신호처리회로(44)를 사용한다. 그러면, 장치(55)는 상기 처리된 디지털오디오신호의 이득을 변화시키기 위해 페이더(56)를 사용한다.
다음으로, 상기 데시메이션(decimation)필터(43)로부터 보내지고, 시간베이스가 수정된 디지털오디오신호는 페이더(57)에 의해 조절되어 상기 페이더(56)에 의해 조절된 것과 같은 이득을 가지게 된다. 그러면, 지연부(45)로부터의 신호 및 상기 신호처리회로(44)로부터의 신호사이에 차이는 감산기(46)에 의해 추출된다. 상기 데이터를 오리지널 1비트 시그마-델타변조 디지털신호의 표본화주파수를 갖는 데이터로 삽입하기 위해 보간필터(47)로 통과한다.
한편, 시간베이스가 지연부(48)에 의해 수정된 오리지널 1비트 시그마-델타변조 디지털신호는 페이더(58)에 의해 조절되어 페이더(56)에 의해 조절된 것과 같은 이득을 갖게되고 그리고나서 가산기(49)를 통해 상기 삽입된 차이데이터에 가산된다.
이 가산된 결과는 시그마-델타변조기(50)를 통해 다시 1비트 시그마-델타변조된 디지털신호로 다시 변조된다. 이 결과의 신호는 상기 처리된 1비트 시그마-델타변조 디지털신호로 된다.
그러면, 상기 처리된 1비트 시그마-델타변조디지털신호는 D/A변환기(51)에 의해 아날로그 오디오신호로 변환되어 출력단자(52)밖으로 출력된다.
이때에, 신호처리회로(44)는 현존 PCM신호용 디지털신호처리장치를 바로사용하고 따라서 현존 시스템에 매우 적합한 특성을 갖는다. 또한, fs/24비트 디지털신호는 현존 PCM신호처리 출력처럼 페이더(56)를 통해 출력단자밖으로 출력된다.
상기로부터 이해되듯이, 이 신호재생장치(55)는 동등화와 같은 신호처리를 위해 64 x fs의 표본화주파수를 사용하는 비싼 신호처리회로를 필요로 하지 않는다. 따라서, 장치(55)는 비용 및 크기면에서 감소된다.
또한, 신호재생장치(55)는 신호처리를 위해 현존 PCM 신호용 신호처리회로를 사용할 수 있다. 띠리사 상기 장치(56)의 사용자에게 부담이 되었던 비용이 낮아지게 된다.
게다가, 신호재생장치(55)가 신호를 처리할 때 현존 디지털오디오 형식의 신호로 감쇠시키는 단계를 취할 필요가 없다.
다음으로, 본 발명의 제 5실시예가 도 8을 참고로 설명될 것이다.
본 발명의 제 5실시예는 입력단자(61) 및 입력단자(78)로부터 입력된 우측 및 좌측 채널의 아날로그 오디오신호를 시그마-델타 변조기(62, 79)를 통해 각각 해당 1비트 시그마-델타 변조디지털신호로 변조하고, 상기 변조된 신호에 대해 등화처리와 같은 음질처리를 수행하고, 이 신호를 혼합하고, 이 혼합된 신호를 1비트 시그마-델타 변조디지털신호로 다시 변조하여 이 신호를 공급하는 혼합장치(60)와 관련된다.
시그마-델타변조기(62, 79)에 의해 공급된 1비트 디지털신호가 예를들어, 표본화주파수(fs)(= 44.1 KHz)가 콤팩트디스크용으로 사용되는 표본화주파수 64 x fs로 발생된다.
이 혼합장치(60)는 좌채널의 아날로그 오디오 신호를 처리하기 위한 좌채널 처리시스템 및 우채널의 아날로그 오디오신호를 처리하기 위한 우채널처리시스템을 제공한다. 이 두 시스템으로부터의 디지털신호는 가산기(75)에 의해 가산된다. 상기 가산된 신호는 상기 신호가 1비트 디지털신호로 다시 변조되는 시그마-델타변조기(76)로 다시 입력된다. 그리고나서, 상기 1비트 디지털신호는 출력단자(77)로 출력된다. 이 두 시스템의 (후술될)신호처리회로(64, 68)로부터의 신호처리출력은 페이더(65, 69)를 통과하여 가산기(66)를 통해 합성된다. 이 합성된 신호는 PCM변조출력처럼 출력단자(67)로 출력된다.
먼저, 좌채널처리시스템에서, 입력단자(61)에 입력된 좌채널 아날로그 오디오 신호는 표본화주파수 64 x fs로 표본화된 좌측 1비트디지털 신호를 발생시키기 위해 시그마-델타 변조기(62)에 의해 시그마-델타변조된다. 64 x fs/1비트디지털신호는 데시메이션(decimation)필터(63)를 통해 예를들어 표본화주파수(fs)로 표본화된 24비트 디지털신호로 다운샘플링된다. 그러면, 신호처리회로(64)는 상기 데시메이션(decimation)필터(63)로부터 fs/24비트 디지털신호에 대해 동등화와 같은 음질조절 처리를 수행한다. 데시메이션(decimation)필터(63)로부터의 fs/24비트 디지털신호는 상기 신호처리회로(64)에 의해 소비된 처리시간에 해당하는 시간만큼 지연부(70)에 의해 지연된다. 다음으로, 페이더(65)는 상기 신호의 이득을 조절하기 위해 상기 신호처리회로부터의 fs/24비트 디지털신호에 의해 계수를 곱하도록 작동한다. 그리고나서, 페이더(71)는 상기 이득을 조절하기 위해 지연부(70)로부터의 fs/24비트 디지털지연신호에 의해 계수를 곱하도록 작동한다. 다음으로, 감산기(72)는 페이더(71)의 출력으로부터 페이더(65)의 출력을 감산하도록 작동한다. 이 감산기(72)로부터 fs/24비트 디지털신호의 차이는 데시메이션(decimation)필터(63), 신호처리회로(64), 페이더(65), 감산기(72), 보간필터(87)에 필요한 전체 처리시간에 해당하는 시간만큼 지연부(73)에 의해 지연된다. 지연부(73)의 출력의 이득은 페이더(74)에 의해 조절된다.
또한, 우채널처리시스템에서, 입력단자(78)에 입력된 우채널의 아날로그오디오신호는 시그마-델타변조기(79)에 의해 표본화주파수 64 x fs로 표본화된 1비트 디지털신호로 시그마-델타 변조된다. 상기 1비트 디지털신호는 예를들어, 데시메이션(decimation)필터(82)를 통해 표본화주파수(fs)로 표본화된 24비트 디지털신호로 다운샘플링된다. 그러면, 상기 신호처리회로(68)는 데시메이션(decimation)필터(82)로 부터의 fs/24비트 디지털신호에 대해 동등화와 같은 음질조절처리를 수행한다. 데시메이션(decimation)필터(82)로부터의 fs/24비트 디지털신호는 신호처리회로(68)에 필요한 처리시간에 해당하는 시간만큼 지연부(83)에 의해 지연된다. 다음으로, 페이더(69)는 상기 이득을 조절하기 위해 상기 신호처리회로(68)로부터 fs/24비트 디지털신호와 계수를 곱하도록 작동한다. 그러면, 페이더(84)는 상기 이득을 조절하기 위해 계수를 지연부(83)에 의해 지연된 fs/24비트 디지털신호로 곱하도록 작동한다.
다음으로, 페이더(69, 84)의 출력간에 차이가 감산기(85)에 의해 도출된다. 감산기(85)로부터의 차이는 보간필터(86)를 통해 64 x fs/24비트디지털신호로 오버샘플링된다. 시그마-델타변조기(79)로부터의 64 x fs/1비트디지털신호는 데시메이션(decimation)필터(82), 신호처리회로(68), 페이더(69), 감산기(85), 보간필터(86)에 필요한 전체처리시간에 해당하는 시간만큼 지연부(80)에 의해 지연된다. 상기 지연부(80)로부터 지연된 출력의 이득은 페이더(81)에 의해 조절된다.
신호처리회로(64)는 좌채널 처리시스템에 설치된 데시메이션(decimation)필터(63)로부터의 다운처리된 출력에 대해 등화처리가 수행된다. 페이더(65)는 계수를 변화시켜 동등화된 출력의 이득을 저하시키거나 증폭한다. 페이더(71)는 계수를 변화시켜 지연부(70)로부터의 지연된 출력의 이득을 조절한다.
감산기(72)는 페이더(65)를 통해 보내진 동등화된 출력에서 페이더(71)를 통해 보내진 지연된 출력을 감산하도록 연산한다. 이 연산은 신호처리회로(64)에 의해 동등화된 가청대역만을 추출하는 것을 가능하게 한다.
가청대역만으로 이 fs/24비트 디지털신호 보간필터(87)를 통해 64 x fs/24비트디지털신호에 오버샘플링되어서 가산기(75)로 공급된다.
한편, 우채널처리시스템에 설치된 데시메이션(decimation)필터(82)로부터의 다운변환된 출력은 신호처리회로(68)에 의해 동등화된다. 페이더(69)는 계수를 변화시켜 동등화된 출력의 이득을 저하시키거나 증폭한다. 페이더(84)는 계수를 변화시켜 지연부(83)로부터 지연된 출력의 이득을 조절한다.
감산기(85)는 페이더(69)를 통해 보내진 동등화된 출력에서 페이더(84)로부터 보내진 지연된 출력을 감산한다. 이 연산으로 상기 신호처리회로(68)에 의해 동등화된 가청대역만을 추출하는 것이 가능하게 된다. 가청대역만으로 fs/24비트 디지털신호는 보간필터(86)를 통해 64 x fs/24비트디지털신호에 오버샘플링되어 가산기(75)로 공급된다.
가산기(75)는 좌채널처리시스템의 지연부(73)로부터 지연된 출력의 이득이 페이더(74)에 의해 조절되는 64 x fs/24비트디지털신호와 우채널처리시스템의 지연부(80)로부터 지연된 출력의 이득이 조절되는 64 x fs/24비트디지털신호를 수신한다.
이 가산기(75)에 신호의 입력타이밍은 각각 지연부(70, 73, 83, 80)에 의해 서로 같아지도록 조절된다.
따라서, 가산기(75)는 음질이 좌채널처리시스템에 대해 조절되는 디지털신호와 음질이 우채널처리시스템에 대해 조절되는 디지털신호를 혼합하여 이 결과의 64 x fs/25비트디지털신호를 시그마-델타변조기(76)로 공급한다. 시그마-델타변조기(76)는 64 x fs/25비트 혼합된 디지털신호에 대해 시그마-델타 변조를 수행하여 64 x fs/1비트디지털신호변조신호로서 출력단자(77)로 출력한다.
이 혼합장치(60)에 설치된 신호처리회로(64), 페이더(65), 가산기(66), 신호처리회로(68), 페이더(69)는 현존 디지털오디오시스템에서 혼합콘솔(console)(90)을 구성한다. 따라서, 이 혼합장치(60)는 단순히 또다른 처리회로를 부가 회로로서의 종래의 혼합콘솔(90)에 부가하므로써 1비트 시그마-델타변조디지털신호에 대해 디지털 혼합콘솔을 실현하도록 구성된다. 이것은 이 혼합장치(60)가 비싼 현존 디지털 혼합콘솔을 잘 사용할 수 있다는 것을 의미한다.
또한, 이 혼합장치(60)는 출력단자(67)에 fs/24비트 디지털오디오신호를 공급한다. 이 디지털오디오신호는 현존 PCM디지털오디오신호에 사용될 수 있다.
본 발명에 의한 신호처리장치는 표본화주파수 N X fs로 표본화된 1비트 디지털신호를 다운샘플링수단을 통해 표본화주파수(fs)로 표본화된 다중비트 신호로 다운샘플링하고 신호처리수단을 통해 상기 다중비트신호에 대해 미리정해진 신호처리를 수행하는 방법을 취하도록 구성된다. 그리고나서, 다운샘플링수단에 의해 다운샘플링된 출력인 상기 다중 비트 신호는 제 1지연수단에 의해 주어진 시간만큼 지연된다. 상기 지연된 출력은 연산수단에 의해 신호처리수단의 출력에서 감산된다. 상기 연산수단으로부터의 차이는 표본화주파수(N x fs)(N은 1보다 큰 정수)로 표본화된 다중비트신호에 오버샘플링된다. 이 오버 표본화수단으로부터의 오버샘플링된 출력은 제 2지연수단에 의해 주어진시간만큼 지연된 표본화주파수(N x fs)로 표본화된 1비트 디지털신호에 가산수단에 의해 가산된다. 상기 가산수단으로부터 가산된 결과는 표본화주파수(N x fs)로 표본화된 1비트 디지털신호로 다시 전환되어서 신호처리장치밖으로 공급된다. 이에의해, 이 신호처리장치는 작고 싼 하드웨어로 동등화와 같은 신호처리를 수행하는 것이 가능하게 된다.
본 발명에 의한 신호기록장치는 시그마-델타 변조에 의해 얻어진 표본화주파수(N x fs)로 표본화된 1비트 디지털신호를 다운샘플링수단을 통해 표본화주파수(fs)로 표본화된 다중비트신호로 다운샘플링하고 신호처리수단을 통해 다중 비트 신호에 대해 일종의 미리정해진 신호처리를 수행한다. 상기 다운샘플링수단에 의해 다운샘플링된 출력인 다중비트신호는 제 1지연수단에 의해 주어진 시간만큼 지연된다. 상기 지연된 출력은 연산수단에 의해 신호처리수단에 의해 처리된 출력에서 감산된다. 상기 연산수단으로부터의 차이는 오버샘플링수단을 통해 표본화주파수(N x fs)로 표본화된 다중비트 신호에 오버샘플링된다. 이 오버샘플링수단으로 부터의 출력은 제 2지연수단에 의해 주어진 시간만큼 지연된 표본화주파수(N x fs)로 표본화된 1비트 디지털신호에 가산수단에 의해 가산된다. 상기 가산수단으로부터 가산된 결과는 상기 시그마-델타 변조수단을 통해 표본화주파수(N x fs)로 표본화된 1비트 디지털신호로 다시 전환되어 기록수단에 의해 기록매체에 기록된다. 이에의해, 신호기록장치는 작고 싼 하드웨어로 동등화와 같은 신호처리를 수행하는 것이 가능하게 된다.
본 발명에 의한 신호재생장치는 시그마-델타 변조에 의해 얻어진 표본화주파수(N x fs)로 표본화된 1비트 디지털신호를 다운샘플링수단을 통해 표본주파수(fs)로 표본화된 다중비트 신호로 다운샘플링하고 상기 신호처리수단을 통해 상기 다중 비트 신호에 대해 일종의 신호처리를 수행하도록 구성된다. 다운샘플링수단에 의해 다운샘플링된 출력인 다중비트신호는 제 1지연수단에 의해 주어진 시간만큼 지연된다. 상기 지연된 출력은 상기 연산수단에 의해 신호처리수단에 의해 처리된 출력에서 감산된다. 상기 연산수단에서의 차이는 상기 오버샘플링수단을 통해 표본화주파수(N x fs)로 표본화된 다중비트 신호에 오버샘플링된다. 상기 오버샘플링 수단에 의해 오버샘플링된 출력은 가산수단에 의해 제 2지연수단에 의해 주어진 시간만큼 지연된 표본화주파수(N x fs)로 표본화된 1비트 디지털신호에 가산된다. 그리고나서, 상기 가산수단으로부터 가산된 결과는 시그마-델타변조수단을 통해 표본화주파수(N x fs)로 표본화된 1비트 디지털신호로 다시 전환된다. 상기 1비트 디지털신호는 아날로그변환수단을 통해 아날로그신호로 변환된다. 이에의해, 상기 신호재생장치는 작고 싼 하드웨어로 동등화와 같은 신호처리를 수행하는 것이 가능하게 된다.
본 발명에 관계되는 신호처리장치는 먼저 시그마델타변조에 의해 얻어진 표본화주파수(Nfs)의 1비트디지털신호를 다운샘플링수단에서 표본화주파수(fs)의 다중비트신호로 다운샘플링 하여 이 다중비트신호로 신호처리수단에서 소정의 신호처리를 시행하고 있다. 상기 다운샘플링수단으로부터의 다운샘플링출력인 다중비트신호는 제 1지연수단에 의해 미리정해진 시간만큼 시간지연 된다. 이 지연출력은 상기 신호처리수단의 신호처리출력에서 연산수단에 의해 감산된다. 상기 연산수단의 차이결과는 오버샘플링수단에 의해 표본화주파수(fs)의 멀티비트신호로 오버샘플링 된다. 이 오버샘플링수단의 오버샘플링출력은 제 2지연수단에서 소정시간지연 된 표본화주파수(Nfs)의 1비트디지털신호와 가산수단에서 가산된다. 그리고 이 가산수단의 가산결과는 시그마델타변조수단에 의해 다시 표본화주파수(Nfs)의 1비트디지털신호로 변환되어서 출력된다. 이에의해 등화처리 등의 신호처리를 소규모 또는 값싼 하드웨어로 실현할 수 있다.
도 1은 1비트디지털신호를 처리하기 위한 종래의 구성을 나타내는 블록도이다.
도 2는 본 발명의 제 1실시예에 따른 1비트디지털신호를 처리하기 위한 구성을 나타내는 블록도이다.
도 3은 본 발명에 적용되는 시그마-델타변조기의 내부를 나타내는 블록도이다.
도 4a는 본 발명에 적용되는 시그마-델타변조기(3)로부터의 출력신호의 주파수특성을 나타내는 그래프이다.
도 4b는 본 발명에 적용되는 데시메이션(decimation)필터(4)로부터의 출력신호의 주파수특성을 나타내는 그래프이다.
도 4c는 본 발명에 적용되는 신호처리회로(5)로부터의 출력신호의 주파수특성을 나타내는 그래프이다.
도 4d는 본 발명에 적용되는 감산기(7)로부터의 출력신호의 주파수특성을 나타내는 그래프이다.
도 4e는 본 발명에 적용되는 시그마-델타변조기(11)로부터의 출력신호의 주파수특성을 나타내는 그래프이다.
도 5는 본 발명의 제 1실시예에 페이더(fader)회로를 부가한 본 발명의 제 2 실시예를 나타내는 블록도이다.
도 6은 본 발명의 제 3실시예에 따른 1비트디지털신호를 처리하기 위한 구성을 나타내는 블록도이다.
도 7은 본 발명의 제 4실시예에 따른 1비트디지털신호를 처리하기 위한 구성을 나타내는 블록도이다.
도 8은 본 발명의 제 5실시예에 따른 1비트디지털신호를 처리하기 위한 구성을 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호설명
1,30. 신호기록장치 2,41. 입력단자
3,11,42,50. 시그마-델타 변조기 4,43. 데시메이션(decimation)필터
6,9,45,48,49. 지연부 5,44. 신호처리회로
8,47. 보간필터 7,46. 감산기
10,49. 가산기 12. 기록처리회로
51. D/A 변환기 19. 적분기
24. 비교기 23. 1비트 D/A변환기
40,55. 신호재생장치 60. 재생헤드

Claims (24)

  1. 표본화주파수 N x fs(Hz)(N은 1보다 큰 정수, fs는 fs'이 가청대역주파수이며 fs'x 2 ≤ fs인 관계를 만족한다)로 표본화된, 1양자화비트를 가지는 1비트디지털신호를 처리하는 신호처리장치에 있어서,
    상기 1비트 디지털신호를 fs의 표본화주파수(Hz)와 양자화다중비트를 가지는 디지털신호로 변환하는 제 1변환수단과,
    상기 제 1변환수단에 의해 변환된 fs(Hz)의 표본화주파수와 양자화다중비트를 가지는 디지털신호를 처리하는 신호처리수단과,
    상기 제 1변환수단에 의해 변환된 fs(Hz)의 표본화주파수와 양자화다중비트를 가지는 상기 디지털신호를 주어진 시간만큼 지연하는 제 1지연수단과,
    상기 시그마-델타변조 시스템에 의해 추출된 N x fs(Hz)의 표본화주파수와 1양자화비트를 가지는 디지털신호를 주어진 시간만큼 지연하는 제 2지연수단과,
    상기 신호처리수단의 출력신호 및 상기 제 1지연수단으로부터의 출력신호사이에 차이를 연산하는 제 1연산수단과,
    상기 제 1연산수단으로부터의 차이를 표본화주파수 N x fs(Hz)와 양자화 다중비트를 가지는 디지털신호로 변환하는 제 2변환수단과,
    상기 제 2변환수단의 출력신호를 상기 제 2지연수단의 출력신호에 가산하는 제 2연산수단과,
    상기 제 2연산수단으로부터의 가산된 결과를 표본화주파수 N x fs(Hz) 및 1양자화비트를 가지는 디지털신호로 재양자화하는 시그마-델타변조수단을 포함하여 구성된 것을 특징으로 하는 신호처리장치.
  2. 제 1항에 있어서,
    상기 신호처리수단과 상기 제 1연산수단사이에 위치한 계수변화수단을 더 포함하는 것을 특징으로 하는 신호처리장치.
  3. 제 1항에 있어서,
    상기 제 1지연수단과 상기 제 1연산수단사이에 위치한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 신호처리장치.
  4. 제 1항에 있어서,
    상기 제 2지연수단과 상기 제 2연산수단사이에 위치한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 신호처리장치.
  5. 제 1항에 있어서,
    상기 지연수단의 지연시간은 상기 신호처리수단에 필요한 처리시간에 해당하는 것을 특징으로 하는 신호처리장치.
  6. 제 1항에 있어서,
    상기 지연수단의 지연시간은 상기 제 1연산수단, 상기 제 1변환수단, 상기 제 2변환수단, 상기 신호처리수단의 전체처리시간에 해당하는 것을 특징으로 하는 신호처리장치.
  7. 시그마-델타 변조시스템을 통해 표본화주파수 N x fs(Hz)(N은 1보다 큰 정수이고 fs는, fs' 은 가청대역주파수이고 fs' x 2 ≤ fs(Hz)인 관계를 만족한다)로 표본화된, 1양자화비트를 가지는 디지털신호를 기록매체에 기록하는 기록장치에 있어서,
    상기 1비트 디지털신호를 fs의 표본화주파수(Hz)와 양자화다중비트를 가지는 디지털신호로 변환하는 제 1변환수단과,
    상기 제 1변환수단에 의해 변환된 상기 fs의 표본화주파수(Hz)와 양자화다중 비트를 가지는 디지털신호를 처리하는 신호처리수단과,
    상기 제 1변환수단에 의해 변환된 fs의 표본화주파수(Hz)와 양자화다중비트를 가지는 상기 디지털신호를 주어진 시간만큼 지연하는 제 1지연수단과,
    상기 시그마-델타 변조시스템을 통해 추출된 상기 N x fs의 표본화주파수(Hz)와 1양자화비트를 가지는 상기 디지털신호를 주어진 시간만큼 지연하는 제 2지연수단과,
    상기 신호처리수단의 출력신호와 상기 제 1지연수단의 출력신호사이에 차이를 연산하는 제 1연산수단과,
    상기 제 1연산수단으로부터의 차이를 상기 N x fs의 표본화주파수(Hz)와 양자화다중비트를 가지는 디지털신호로 변환하는 제 2변환수단과,
    상기 제 2변환수단의 출력신호를 상기 제 2지연수단의 출력신호에 가산하는 제 2연산수단과,
    상기 제 2연산수단의 가산된 결과를 N x fs의 상기 표본화주파수(Hz)와 1양자화비트를 가지는 디지털신호로 재양자화하는 시그마-델타 변조수단과,
    상기 시그마-델타변조수단에 의해 변조된 상기 N x fs의 표본화주파수(Hz)와 1양자화비트를 가지는 상기 디지털신호에 대해 미리정해진 신호처리를 수행하는 기록처리수단과,
    상기 기록처리수단에 의해 처리된 1비트 디지털신호를 기록매체에 기록하는 기록처리수단을 포함하여 구성된 것을 특징으로 하는 기록장치.
  8. 제 7항에 있어서,
    상기 신호처리수단과 상기 제 1연산수단사이에 위치한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 기록장치.
  9. 제 7항에 있어서,
    상기 제 1 지연수단과 상기 제 1연산수단사이에 위치한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 기록장치.
  10. 제 7항에 있어서,
    상기 제 2지연수단과 상기 제 2연산수단사이에 위치한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 기록장치.
  11. 제 7항에 있어서,
    상기 제 1지연수단의 지연시간은 상기 신호처리수단에 필요한 처리시간에 해당하는 것을 특징으로 하는 기록장치.
  12. 제 7항에 있어서,
    상기 제 2지연수단의 지연시간은 상기 제 1연산수단, 상기 제 1변환수단, 상기 제 2변환수단, 상기 신호처리수단의 전체 처리시간에 해당하는 것을 특징으로 하는 기록장치.
  13. 표본화주파수 N x fs(Hz)(N은 1보다 큰 정수이고 fs는, fs'는 가청대역주파수이고 fs'x 2 ≤ fs(Hz)인 관계를 만족한다)로 표본화된, 1양자화비트를 가지는 디지털신호가 기록된 기록매체로부터 1비트디지털신호를 재생하는 재생장치에 있어서,
    상기 기록매체로부터의 1비트디지털신호를 재생하는 재생수단과,
    상기 재생수단으로부터 재생된 상기 1비트디지털신호를 상기 fs의 표본화주파수(Hz)와 양자화다중비트를 가지는 디지털신호로 변환하는 제 1변환수단과,
    상기 제 1변환수단에 의해 변환된, 상기 fs의 표본화주파수(Hz)와 양자화다중비트를 가지는 상기 디지털신호를 처리하는 신호처리수단과,
    상기 제 1변환수단에 의해 변환된, fs의 표본화주파수(Hz)와 양자화다중비트를 가지는 상기 디지털신호를 주어진 시간만큼 지연하는 제 1지연수단과,
    상기 시그마-델타 변조시스템을 통해 추출된 상기 N x fs의 표본화주파수(Hz)와 1양자화비트를 가지는 상기 디지털신호를 주어진 시간만큼 지연하는 제 2지연수단과,
    상기 신호처리수단의 출력신호 및 상기 제 1지연수단의 출력신호사이에 차이를 연산하는 제 1연산수단과,
    상기 제 1연산수단으로부터의 상기 차이를 상기 N x fs의 표본화주파수(Hz)와 양자화다중비트를 가지는 디지털신호로 변환하는 제 2변환수단과,
    상기 제 2변환수단의 출력신호를 상기 제 2지연수단의 출력신호에 가산하는 제 2연산수단과,
    상기 제 2연산수단의 가산된 결과를 상기 N x fs의 표본화주파수(Hz) 및 1 양자화비트로 재양자화하는 시그마-델타변조수단을 포함하여 구성된 것을 특징으로 하는 재생장치.
  14. 제 13항에 있어서,
    상기 신호처리수단과 상기 제 1연산수단사이에 위치한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 재생장치.
  15. 제 13항에 있어서,
    상기 제 1지연수단과 상기 제 1연산수단사이에 위치한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 재생장치.
  16. 제 13항에 있어서,
    상기 제 2지연수단과 상기 제 2연산수단사이에 위치한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 재생장치.
  17. 제 13항에 있어서,
    상기 제 1지연수단의 지연시간은 상기 신호처리수단에 필요한 처리시간에 해당하는 것을 특징으로 하는 재생장치.
  18. 제 13항에 있어서,
    상기 제 2지연수단의 지연시간은 상기 제 1연산수단, 상기 제 1변환수단, 상기 제 2변환수단, 상기 신호처리수단에 필요한 전체처리시간에 해당하는 것을 특징으로 하는 재생장치.
  19. 표본화주파수 N x fs(Hz)(N은 1보다 큰 정수이고 fs는, fs'이 가청대역주파수이고 fs' x 2 ≤ fs의 관계를 만족한다)로 표본화된, 1양자화비트를 가지는 각 신호인, 디지털신호를 수신하고 m채널의 1비트디지털신호를 혼합하는 혼합장치에 있어서,
    상기 m채널의 1비트디지털신호 각각을 표본화주파수 fs(Hz) 및 양자화 다중 비트를 가지는 디지털신호로 변환하는 제 1변환수단과,
    상기 제 1변환수단에 의해 변환된 상기 표본화주파수 fs(Hz) 및 양자화다중 비트를 가지는 각 디지털신호인, 상기 m채널의 디지털신호 각각을 처리하는 신호처리수단과,
    상기 제 1변환수단에 의해 변환된 fs의 표본화주파수(Hz) 및 양자화 다준비트를 가지는 각 신호인, 상기 m채널의 디지털신호의 각각을 주어진 시간만큼 지연하는 제 1지연수단과,
    상기 시그마-델타변조시스템을 통해 추출된, 상기 표본화주파수 N x fs(Hz) 및 1양자화비트를 가지는 각 신호인, m채널의 상기 디지털신호의 각각을 주어진 시간만큼 지연하는 제 2지연수단과,
    상기 신호처리수단에 설치된 상기 m채널 각각의 출력신호 및 상기 제 1지연 수단에 설치된 상기 m채널 각각의 출력신호간의 차이를 연산하는 제 1연산수단과.
    상기 제 2변환수단의 상기 m채널 각각의 상기 차이를 N x fs의 표본주파수(Hz) 및 양자화다중비트를 가지는 디지털신호로 변환하는 제 2변환수단과,
    상기 제 2변환수단의 각 채널의 출력신호를 상기 제 2지연수단의 각 채널의 출력신호에 가산하는 제 2연산수단과,
    상기 제 2연산수단으로부터의 가산된 결과를 상기 N x fs의 상기 표본화주파수(Hz) 및 1양자화비트를 가지는 디지털신호로 재양자화하는 시그마-델타 변조수단을 포함하여 구성된 것을 특징으로 하는 혼합장치.
  20. 제 19항에 있어서,
    상기 신호처리수단과 상기 제 1연산수단사이에 위치한 각 채널에 대한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 혼합장치.
  21. 제 19항에 있어서,
    상기 제 1지연수단과 상기 제 1연산수단사이에 위치한 각 채널에 대한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 혼합장치.
  22. 제 19항에 있어서,
    상기 제 2지연수단과 상기 제 2연산수단사이에 위치한 각 채널에 대한 계수변화수단을 더 포함하여 구성된 것을 특징으로 하는 혼합장치.
  23. 제 19항에 있어서,
    상기 제 1지연수단의 지연시간은 상기 신호처리수단에 필요한 처리시간에 해당하는 것을 특징으로 하는 혼합장치.
  24. 제 19항에 있어서,
    상기 지연수단의 지연시간은 상기 제 1연산수단, 상기 제 1변환수단, 상기 신호처리수단에 필요한 전체처리시간에 해당하는 것을 특징으로 하는 혼합장치.
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