JP3334413B2

JP3334413B2 - ディジタル信号処理方法及び装置

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Publication number: JP3334413B2
Application number: JP07538095A
Authority: JP
Inventors: 雅義野口; 元市村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-03-31
Filing date: 1995-03-31
Publication date: 2002-10-15
Anticipated expiration: 2017-10-15
Also published as: JPH08274644A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば１ビットのよう
な少数ビットでディジタル化された音声信号に対して振
幅方向の信号処理を施すためのディジタル信号処理方法
及び装置に関する。

【０００２】

【従来の技術】例えば、音声信号をディジタル化して記
録、再生及び伝送する方法は、従来からコンパクトディ
スク（ＣＤ）、ディジタルオーディオテープ（ＤＡＴ）
等の記録再生装置や、衛星放送等のディジタル音声放送
で実施されている。このようなディジタルオーディオ伝
送装置において、従来はそのディジタル化に際して、サ
ンプリング周波数として４８ｋＨｚ、４４．１ｋＨｚ
等、また量子化ビット数として１６ビット等のフォーマ
ットが規定されていた。

【０００３】しかし、このような従来のディジタルオー
ディオ伝送装置では、一般的にディジタルオーディオデ
ータの量子化ビット数が、復調されたオーディオ信号の
ダイナミックレンジを規定してしまう。このため例えば
より高品質のオーディオ信号を伝送するためには、量子
化ビット数を現行の１６ビットから２０又は２４ビット
等に拡大することが必要である。しかしながら、一度フ
ォーマットを規定してしまうと、量子化ビット数の拡大
を容易に行うことが出来ないため、これらの装置からよ
り高品質のオーディオ信号を取り出すことができなかっ
た。

【０００４】ところで、音声信号をディジタル化する方
法としては、シグマデルタ（ΣΔ）変調と呼ばれる方法
が提案されている（日本音響学会誌４６巻３号（１９９
０）第２５１〜２５７頁「ＡＤ／ＤＡ変換器とディジタ
ルフィルター（山崎芳男）」等参照）。

【０００５】図１１は、例えば１ビットのディジタルデ
ータにΣΔ変調処理を施すΣΔ変調回路のブロック図で
ある。この図１１において、入力端子５１からの入力オ
ーディオ信号が加算器５２を通じて積分器５３に供給さ
れる。この積分器５３からの信号が比較器５４に供給さ
れ、例えば入力オーディオ信号の中点電位と比較されて
１サンプル期間ごとに例えば１ビット量子化される。な
おサンプル期間の周波数（サンプリング周波数）は、従
来の４８ｋＨｚ、４４．１ｋＨｚに対して、その６４倍
あるいは１２８倍の周波数が用いられる。また量子化は
２ビットあるいは４ビットでもよい。

【０００６】この量子化データが１サンプル遅延器５５
に供給されて１サンプル期間分遅延される。この遅延デ
ータが例えば１ビットのＤ／Ａ変換器５６でアナログ信
号に変換されて加算器５２に供給されて、入力端子５１
からの入力オーディオ信号に加算される。そして比較器
５４から出力される量子化データが出力端子５７に取り
出される。したがって、このΣΔ変調回路が行うΣΔ変
調処理によれば、上記文献にも記されているように、サ
ンプル期間の周波数（サンプリング周波数）を充分高く
することによって、例えば１ビットの少ないビット数で
も高いダイナミックレンジのオーディオ信号を得ること
ができる。また、広い伝送可能周波数帯域を持つことが
できる。また、ΣΔ変調回路は、回路構成が集積化に適
しており、また比較的簡単にＡ／Ｄ変換の精度を得るこ
とができることから従来からＡ／Ｄ変換器の内部などで
はよく用いられている。ΣΔ変調された信号は、簡単な
アナログローパスフィルタを通すことによって、アナロ
グオーディオ信号に戻すことができる。したがって、Σ
Δ変調回路は、これらの特徴を生かすことによって、高
品質のデータを扱うレコーダやデータ伝送に応用するこ
とができる。

【０００７】
ところで、上記ΣΔ変調回路を用い
たディジタルオーディオ伝送装置では、前述した例えば
１６ビット等のマルチビットのフォーマットのディジタ
ル信号を扱うようなディジタルオーディオ伝送装置（以
下、マルチビットディジタルオーディオ伝送装置とい
う。）で実現することができたアッテネーション処理の
一種であるフェード処理、イコライズ処理、フィルター
処理、クロスフェード処理や、ミキシング処理のような
振幅方向の信号処理をもとのビット長のままで実現する
ことが困難であり、せっかくの広帯域、高ダイナミック
レンジという特徴と生かすことが出来なかった。

【０００８】例えば、上記フェード処理には、再生され
るオーディオ信号のレベルを時間と共に徐々に低下させ
るフェードアウト処理や、オーディオ信号のレベルをゼ
ロレベルから徐々に上昇させるフェードイン処理があ
る。このようなフェード処理は、オーディオ信号の振幅
方向の信号処理としては一般的である。

【０００９】そこで、上記フェード処理を上記マルチビ
ットディジタルオーディオ伝送装置で行う場合について
図１２を参照しながら説明しておく。この図１２におい
て、入力端子６１からの例えば１６ビットであるような
マルチビットのディジタルオーディオ信号は、乗算器６
２を通じて出力端子６３に取り出される。ここで、例え
ばフェードの開始タイミングやスピードを指定する制御
信号が制御入力端子６４に供給されると、この制御信号
が制御回路６５に供給されて任意のフェード信号が発生
される。そして、このフェード信号が係数発生器６６に
供給されることによって、例えば音声信号のレベルを徐
々に低下させてゼロレベルにする係数が発生され、この
係数が乗算器６２に供給される。

【００１０】これによって、出力端子６３には、ディジ
タル信号入力端子６１に供給されたディジタル音声信号
に対して、その音声信号のレベルが、例えば制御信号で
指定されたタイミングから指定のスピードで徐々に低下
されてゼロレベルにミュートされた信号が取り出され、
上記フェードアウト処理が行われる。なお、例えば係数
の発生順を逆にすることによって、音声信号のレベルを
ゼロレベルから徐々に上昇させるフェードイン処理を行
うこともできる。

【００１１】
ところが、上述したように、上記Σ
Δ変調されたディジタル音声信号においては、このよう
な処理を行うことができない。すなわちΣΔ変調された
１ビット信号は、振幅情報も時間軸上の１ビットパター
ンとして表現されているため、従来と同様に乗算器６２
で乗算をし、１ビットのままで振幅操作処理を実現する
ことは困難であった。

【００１２】これに対して、例えば図１３に示すように
ΣΔ信号をローパスフィルタを用いて従来のＣＤやＤＡ
Ｔ等の信号フォーマットに変換して処理を行うことが考
えられる。すなわち、この図１３において、入力端子７
１に供給された例えば１ビットのΣΔ信号がローパスフ
ィルタ７２に供給されて、例えば１６ビットのマルチビ
ットのディジタル音声信号に変換される。この変換され
たディジタル音声信号が乗算器７３に供給される。

【００１３】また、例えばフェードの開始タイミングや
スピードを指定する制御信号が制御入力端子７４に供給
され、この制御信号が制御回路７５に供給されて任意の
フェード信号が発生される。そしてこのフェード信号が
係数発生器７６に供給されることによって、例えば音声
信号のレベルを徐々に低下させてゼロレベルにする係数
が発生され、この係数が乗算器７３に供給される。

【００１４】これによって、乗算器７３からはローパス
フィルタ７２からのディジタル音声信号に対して、その
音声信号のレベルが係数発生器７６からの係数によって
制御されたディジタル音声信号が取り出される。そし
て、さらにこのディジタル音声信号がΣΔ変調器７７に
供給されて、再び例えば１ビットのΣΔ信号に再変換さ
れ、この再変換されたΣΔ信号が出力端子７８に取り出
される。

【００１５】こうして出力端子７８には、入力端子７１
からのΣΔ信号に対して、その音声信号のレベルが、例
えば制御信号で指定されたタイミングから指定のスピー
ドで徐々に低下されてゼロレベルにされた信号が取り出
され、いわゆるフェードアウト処理が行われる。なお、
例えば係数の発生順を逆にすることにより、音声信号の
レベルをゼロレベルから徐々に上昇させるフェードイン
の処理を行うこともできる。すなわちこの装置によれ
ば、従来と同じ方法でフェード等の処理を行うことがで
きる。

【００１６】

【発明が解決しようとする課題】ところで、この装置を
用いた場合には、入力端子７１に供給されるΣΔ信号は
常にローパスフィルタ７２で例えば１６ビットのマルチ
ビットのディジタル音声信号に変換される。すなわちこ
の装置では、ΣΔ信号は、フェード等の処理を行ってい
ないときにも、ローパスフィルタ７２とΣΔ変調器７７
を通ってしまう。このため信号の特性は、従来のＣＤや
ＤＡＴ等と同じになってしまい、本来のΣΔ変調の持
つ、広帯域、高ダイナミックレンジ等の特徴を生かせな
いことになってしまう。

【００１７】そこで、図１４に示すように、フェード処
理のような振幅操作を行わないときには、スイッチ７８
の被選択端子Ａに供給されるオリジナルのΣΔ信号を遅
延器７９を介して出力端子８０から導出し、上記振幅操
作を行う場合にのみ、スイッチ７８の被選択端子Ｂに供
給されるΣΔ変調器７７で再変調されたΣΔ信号を出力
端子８０から導出することが考えられた。

【００１８】しかし、スイッチ７８で切り替えられる上
記二つのΣΔ信号は、ほぼ同一のアナログオーディオ信
号成分を持っているにもかかわらず異なるΣΔ変調器に
より時間軸上に変調された信号のため、直接切り替える
とその切り替え点で大きなノイズを発生してしまい実用
にならなかった。

【００１９】本発明は、上記実情に鑑みてなされたもの
であり、オリジナルのシグマデルタ信号と、該オリジナ
ルのシグマデルタ信号を再度シグマデルタ処理した再シ
グマデルタ信号とを切り替える際に、ノイズの発生を抑
えることのできるディジタル信号処理方法及び装置の提
供を目的とする。

【００２０】

【課題を解決するための手段】本発明に係るディジタル
信号処理装置は、ΣΔ変調された入力１ビットディジタ
ル信号の振幅方向の信号処理の命令に応じてマルチビッ
ト乗算係数を発生するマルチビット乗算係数発生手段
と、上記ΣΔ変調された入力１ビットディジタル信号に
上記マルチビット乗算係数発生手段にて発生したマルチ
ビット乗算係数を乗算する乗算手段と、上記乗算手段か
らの出力信号が入力され再度ΣΔ変調を施すΣΔ変調手
段とを備えたデイジタル信号処理装置において、上記再
度ΣΔ変調を施すΣΔ変調手段は、ｎ（ｎは３以上の整
数）次の多段接続されたフィルタ手段から構成される積
分手段と、上記積分手段の最終段出力を量子化する量子
化手段と、上記フィルタ手段のゲインを可変するフィル
タ係数を徐々に変化させることにより上記ΣΔ変調され
た入力１ビットディジタル信号をそのまま出力するスル
ー状態と上記ΣΔ変調された入力１ビットディジタル信
号に対して再度ΣΔ変調を施して出力する動作状態を徐
々に切り換える制御手段とを備えることによって上記課
題を解決する。

【００２１】本発明に係るディジタル信号処理方法は、
ΣΔ変調された入力１ビットディジタル信号の振幅方向
の信号処理の命令に応じてマルチビット乗算係数を発生
する工程と、上記ΣΔ変調された入力１ビットディジタ
ル信号に上記発生したマルチビット乗算係数を乗算する
工程と、上記入力１ビットディジタル信号にマルチビッ
ト乗算係数が乗算された乗算出力をｎ（ｎは３以上の整
数）次の多段接続されたフィルタにて積分処理する工程
と、上記積分処理の最終段出力を量子化する工程と、上
記各々のフィルタのゲインを可変するフィルタ係数を徐
々に変化させることにより上記ΣΔ変調された入力１ビ
ットディジタル信号をそのまま出力するスルー状態と上
記ΣΔ変調された入力１ビットディジタル信号に対して
再度ΣΔ変調を施して出力する動作状態を徐々に切り換
える工程とから構成されることにより上記課題を解決す
る。

【００２２】

【作用】シグマデルタ変調により得られた少数ビットの
入力信号の振幅成分を増減し、その出力に積分のために
備えられたｎ（ｎは３以上）次のフィルタを使ってシグ
マデルタ変調処理を施す際に、該ｎ次のフィルタのゲイ
ンを徐々に抑制又は復調制御するように変化させる。こ
れによりΣΔ変調された１ビットディジタルデータを伝
送記録する際に、クオリティーの高いオリジナル信号
と、振幅操作等の信号処理を施した第２のシグマデルタ
変調信号を、必要に応じて切り替えることができる。

【００２３】

【実施例】以下、本発明に係るディジタル信号処理方法
及び装置の実施例について図面を参照しながら説明す
る。

【００２４】この実施例は、入力オーディオ信号をシグ
マデルタ（ΣΔ）変調して例えば１ビットディジタル信
号（以下、１ビットディジタルデータという。）の形で
磁気テープに記録し、該磁気テープから１ビットディジ
タルデータを再生して出力するディジタルオーディオ記
録再生装置に適用されて好ましいディジタル信号処理装
置であり、上記１ビットディジタルデータに、アッテネ
ーション処理の一種であるフェード処理、イコライズ処
理、フィルター処理等の振幅方向の信号処理を施すこと
ができる。この振幅方向の信号処理は、上記１ビットデ
ィジタルデータの振幅成分を増減するような処理であ
る。

【００２５】図１に示すように、このディジタル信号処
理装置１は、入力端子２から供給される上記ΣΔ変調さ
れた１ビットディジタルデータにマルチビット信号を用
いて演算を施す乗算器４と、この乗算器４からの出力が
入力され、該入力信号をそのまま出力するスルー状態
と、再度ΣΔ変調して出力する動作状態とを切り替え可
能なΣΔ変調器５と、このΣΔ変調器５の上記スルー状
態と動作状態とを徐々に変化させるゲイン制御部９とを
備える。

【００２６】ここで、乗算器４とΣΔ変調部５は、振幅
制御ブロック３を構成している。乗算器４は、ユーザに
よって例えばフェード処理のような振幅方向の信号処理
が選択されている場合、上記１ビットディジタルデータ
に係数発生器７で生成された多値の乗算係数である例え
ば１６ビットのマルチビット乗算係数を乗算する。ま
た、この乗算器４は、ユーザによって上記振幅方向の信
号処理が選択されていない場合には、上記１ビットディ
ジタルデータをそのまま出力させる（スルーさせる）。
係数発生器７は、制御回路８に供給されるユーザが選択
した振幅方向の信号処理に関する命令信号に応じた上記
１６ビットのマルチビット乗算係数を生成する。制御回
路８には、図示しない制御信号入力端子を介して、ユー
ザによって選択された振幅方向の信号処理、例えばフェ
ード処理を実行させるための上記命令信号が供給され
る。すると、制御回路８は、該フェード処理を実行させ
るための命令信号を基に、係数発生器７にマルチビット
乗算係数を生成させる。乗算器４から出力されたマルチ
ビット、例えば１６ビットディジタルデータは、ΣΔ変
調部５を構成する後述する加算器に供給される。

【００２７】ΣΔ変調部５は、上記加算器の加算出力に
積分処理を施す積分部と、この積分部を介したデータを
１サンプル期間毎に１ビットディジタルデータに量子化
する後述する図２に示す量子化器１５とを備える。量子
化器１５の量子化出力は、積分部の各加算器に負符号と
されてフィードバックされ、乗算器４の乗算出力に加算
（結果的に減算）される。そして、量子化器１５から出
力される量子化出力である１ビットディジタルデータが
出力端子６から取り出される。

【００２８】上記積分部は、ｎ（ｎは３以上）次のフィ
ルタ、これらの各フィルタのゲインをゲイン制御部９に
より各フィルタ毎に徐々に変化させることにより上記ス
ルー状態とシグマデルタ変調の動作状態とを徐々に切り
替え制御する。この実施例では、上記積分部を例えば図
２に示すように、３次（３段）のフィルタに分けてい
る。そして、ゲイン制御部９により、各フィルタを構成
する可変ゲインアンプのゲインを１段毎に変化させる。

【００２９】すなわち、ΣΔ変調部５は、上記積分部を
第１段１２と、第２段１３と、第３段１４とに分け、こ
れらの各段１２、１３、１４を介した信号を量子化器１
５で量子化して、各段にフィードバックすると共に、出
力端子１６から導出している。

【００３０】ここで、入力端子１１を介して乗算器４か
ら供給されるマルチビット乗算出力又は上記スルー出力
は、積分ブロックの上記第１段１２を構成する加算器１
２ａに供給される。加算器１２ａの出力は、加算器１２
ｂを介して遅延器１２ｃに供給され、該遅延器１２ｃで
遅延される。この遅延器１２ｃの遅延出力は、可変係数
ｋ₃₁を持つ第１の可変ゲインアンプ１２ｄを介して、加
算器１２ｂにフィードバックされる。また、加算器１２
ａには、量子化器１５からの量子化データが可変係数ｋ
₃₂を持つ第２の可変ゲインアンプ１２ｅを介して負符号
とされフィードバックされる。また、遅延器１２ｃの遅
延出力は、可変係数ｋ₃₃を持つ第３の可変ゲインアンプ
１２ｆを介して次段、すなわち第２段１３に供給され
る。

【００３１】ここで、上記可変係数ｋ₃₁、ｋ₃₂、ｋ₃₃に
は、ｋ₃₁＝ｋ₃₃（ｋ₃₂−１）＋１という関係を持たせる。

【００３２】また、第１段１２の出力は、第２段１３を
構成する加算器１３ａに供給される。加算器１３ａの出
力は、加算器１３ｂを介して遅延器１３ｃに供給され、
該遅延器１３ｃで遅延される。この遅延器１３ｃの遅延
出力は、可変係数ｋ₂₁を持つ第１の可変ゲインアンプ１
３ｄを介して、加算器１３ｂにフィードバックされる。
また、加算器１３ａには、量子化器１５からの量子化デ
ータが可変係数ｋ₂₂を持つ第２の可変ゲインアンプ１３
ｅを介して負符号とされフィードバックされる。また、
遅延器１３ｃの遅延出力は、可変係数ｋ₂₃を持つ第３の
可変ゲインアンプ１３ｆを介して次段、すなわち第３段
１４に供給される。

【００３３】ここで、上記可変係数ｋ₂₁、ｋ₂₂、ｋ₂₃に
も、ｋ₂₁＝ｋ₂₃（ｋ₂₂−１）＋１という関係を持たせる。

【００３４】また、第２段１３の出力は、第３段１４を
構成する加算器１４ａに供給される。加算器１４ａの出
力は、加算器１４ｂを介して遅延器１４ｃに供給され、
該遅延器１４ｃで遅延される。この遅延器１４ｃの遅延
出力は、可変係数ｋ₁₁を持つ第１の可変ゲインアンプ１
４ｄを介して、加算器１４ｂにフィードバックされる。
また、加算器１４ａには、量子化器１５からの量子化デ
ータが可変係数ｋ₁₂を持つ第２の可変ゲインアンプ１４
ｅを介して負符号とされフィードバックされる。また、
遅延器１４ｃの遅延出力は、可変係数ｋ₁₃を持つ第３の
可変ゲインアンプ１４ｆを介して次段、すなわち第３段
１４に供給される。

【００３５】ここで、上記可変係数ｋ₁₁、ｋ₁₂、ｋ₁₃に
も、ｋ₁₁＝ｋ₁₃（ｋ₁₂−１）＋１という関係を持たせる。

【００３６】すなわち、ΣΔ変調部５の各フィルタは、
入力信号を遅延させる遅延器１２ｃ、１３ｃ、１４ｃを
介した信号をフィードバックする際に通過させる第１の
可変ゲインアンプ１２ｄ、１３ｄ、１４ｄと、上記ΣΔ
変調処理を構成する量子化器１５の量子化出力をフィー
ドバックする際に通過させる第２の可変ゲインアンプ１
２ｅ、１３ｅ、１４ｅと、上記遅延を１２ｃ、１３ｃ、
１４ｃを介した信号を次段に供給する際に通過させる第
３の可変ゲインアンプ１２ｆ、１３ｆ，１４ｆとを備
え、これら第１の可変ゲインアンプ、第２の可変ゲイン
アンプ、第３の可変ゲインアンプの各可変係数ｋ_n1、ｋ
_n2、ｋ_n3に、ｋ_n1＝ｋ_n3（ｋ_n2−１）＋１・・・（１）の関係を満たさせている。

【００３７】例えば、図２に示すようなΣΔ変調部５
が、３次のΣΔ変調部として働く場合のゲインの一例
を、（ｋ₁₁＝ｋ₁₂＝ｋ₁₃＝１）、（ｋ₂₁＝ｋ₂₂＝１、ｋ
₂₃＝１／２）、（ｋ₃₁＝ｋ₃₂＝１、ｋ₃₃＝１／４）であ
るとする。

【００３８】先ず、ゲイン制御部９は、可変係数ｋ₃₁、
ｋ₃₂、ｋ₃₃を可変させ、（ｋ₃₁＝ｋ₃₂＝０、ｋ₃₃＝１）
となるように、徐々にゲインを変化させる。すると、こ
のΣΔ変調部５は、１つの遅延器１２ｃを持つ２次のΣ
Δ変調器になる。

【００３９】次に、ゲイン制御部９は、可変係数ｋ₂₁、
ｋ₂₂、ｋ₂₃を可変させ、（ｋ₂₁＝ｋ₂₂＝０、ｋ₂₃＝１）
となるように、徐々にゲインを変化させる。すると、こ
のΣΔ変調部５は、２つの遅延器１２ｃ、１３ｃを持つ
１次のΣΔ変調器になる。

【００４０】さらに、ゲイン制御部９は、可変係数
ｋ₁₁、ｋ₁₂、ｋ₁₃を可変させ、（ｋ₁₁＝ｋ₁₂＝０、ｋ₁₃
＝１）となるように、徐々にゲインを変化させる。する
と、このΣΔ変調部５は、３つの遅延器１２ｃ、１３
ｃ、１４ｃを持つ単体の量子化器１５になる。

【００４１】すなわち、このΣΔ変調部５の３段に分け
られた積分部の各１段内の３つの可変ゲインアンプの各
可変係数は、ゲイン制御部９により徐々に変化するよう
に、制御される。これら３つの可変ゲインアンプは、各
１段毎に変化される。

【００４２】特に、この例では、ΣΔ変調部５が３次の
フィルタとして働き、各可変ゲインアンプの各可変係数
を（ｋ₁₁＝ｋ₁₂＝ｋ₁₃＝１）、（ｋ₂₁＝ｋ₂₂＝１、ｋ₂₃
＝１／２）、（ｋ₃₁＝ｋ₃₂＝１、ｋ₃₃＝１／４）とした
状態から、徐々に変化させ、最終的にオリジナルの１ビ
ットディジタルデータを出力するようにしている。

【００４３】なお、オリジナル１ビットディジタルデー
タからΣΔ変調部５で第２のΣΔ変調をかけた１ビット
ディジタルデータに切り替える場合には、振幅制御ブロ
ック３に上述した具体例の逆の動作を行わせればよい。

【００４４】例えば、上記（１）式の関係を満たすこと
を条件とすれば、図３、４及び５のように、各可変係数
（ｋ₃₁、ｋ₃₂、ｋ₃₃）、（ｋ₂₁、ｋ₂₂、ｋ₂₃）及び（ｋ
₁₁、ｋ₁₂、ｋ₁₃）を徐々に変化させることによって、切
り替えをノイズの発生を抑えて実現できる。

【００４５】なお、乗算器４は、上記１ビットディジタ
ルデータの２値状態、すなわち“１”又は“−１”のど
ちらであるかに応じて、図６に示すように、上記１ビッ
トディジタルデータに正又は負の１６ビットのマルチビ
ット乗算係数を乗算する。つまり、制御回路８に供給さ
れる上記命令信号に応じて係数発生器７が生成した正又
は負のマルチビット乗算係数は、上記１ビットディジタ
ルデータの２値状態に応じて上記１ビットディジタルデ
ータに乗算される。

【００４６】この乗算器４が上記１ビットディジタルデ
ータに施す演算は、上述したように、アッテネーション
処理の一種であるフェード処理、イコライズ処理等のよ
うな振幅方向の信号処理であるが、以下に、乗算器４で
行われる演算を、例えば、入力信号の振幅を１／２にす
るような演算というように簡易化して説明する。

【００４７】
例えば、乗算器４に、入力信号の振
幅を１／２にするような演算を行わせた場合の処理結果
について図７を用いて説明する。図７の（Ａ）は、図１
の入力端子２に供給される１ビットディジタルデータを
アナログのローパスフィルタに通してアナログ信号に戻
した場合の信号波形図である。図７の（Ｂ）は、乗算器
４で行われた演算によって得られたマルチビットディジ
タルデータをアナログ信号に戻した場合の信号波形図で
ある。このように乗算器４による演算によりアナログオ
ーディオ信号は振幅が１／２になっている。

【００４８】以上より、この実施例となるディジタル信
号処理装置１は、オリジナルのΣΔ信号と、該オリジナ
ルのΣΔ信号を再度ΣΔ処理した再ΣΔ信号とを切り替
える際に、ノイズの発生を抑えることができる。このた
め、ΣΔ変調された１ビットディジタルデータを伝送記
録する際に、品質の高いオリジナル信号と、振幅操作等
の信号処理を施した第２のΣΔ変調信号を、必要に応じ
てノイズを抑えて切り替えることができる。

【００４９】ここで、このディジタル信号処理装置１が
適用されるディジタルオーディオ記録再生装置は、入力
オーディオ信号にΣΔ変調処理を施して１ビットディジ
タルデータとし、該１ビットディジタルデータを所定数
単位毎に同期信号及び誤り訂正符号と共に記録する図８
に示すような記録部２０と、記録部２０の磁気テープ２
９から再生した上記所定数単位毎の１ビットディジタル
データを再生する図１０に示すような再生部３０とを有
して成る。ディジタル信号処理装置１は、再生部３０内
に設けられるが、説明の都合上、先ず、記録部２０につ
いて説明しておく。

【００５０】図８に示すように、この記録部２０では、
入力端子２１からの入力オーディオ信号が加算器２２を
通じて積分器２３に供給される。積分器２３からの信号
は、比較器２４に供給され、例えば入力オーディオ信号
の中点電位（“０Ｖ”）と比較されて１サンプル期間毎
に１ビット量子化される。ここで、サンプル期間の周波
数（サンプリング周波数）は、従来の４８ｋＨｚ、４
４．１ｋＨｚに対して、その６４倍或は１２８倍の周波
数が用いられる。

【００５１】この量子化データが１サンプル遅延器２５
に供給されて１サンプル期間分遅延される。この遅延デ
ータが１ビットディジタル／アナログ（Ｄ／Ａ）変換器
２６を通じて加算器２２に供給されて、入力端子２１か
らの入力オーディオ信号に加算される。これによって比
較器２４からは、上記入力オーディオ信号がΣΔ変調さ
れた量子化データが出力される。この比較器２４から出
力される量子化データが同期信号及び誤り訂正符号（Ｅ
ＣＣ）の付加回路２７に供給され、例えば、所定数のサ
ンプル毎の量子化データに同期信号と誤り訂正符号が付
加される。

【００５２】この記録フォーマットは、１ビットの量子
化データである１ビットディジタルデータを図９に示す
ように、例えばデータＤ₀〜Ｄ₃というように４個毎に分
割し、この４個の１ビットディジタルデータ毎に同期信
号Ｓ₀、Ｓ₁と誤り訂正符号Ｐ₀、Ｐ₁を付加している。こ
の同期信号及びＥＣＣ付加回路７で付加される誤り訂正
符号Ｐ₀、Ｐ₁により、記録再生中に発生する伝送誤りを
検出、訂正することができる。

【００５３】次に、図１０に示す再生部３０では、再生
ヘッド３１によって磁気テープ２９に記録された１ビッ
トディジタルデータが再生される。この１ビットディジ
タルデータは４個毎に、上記同期信号及び上記誤り訂正
符号を付加されたフォーマットで記録されているので、
同期分離及び誤り訂正回路３２に供給されると、同期信
号が分離され、かつ誤り訂正処理が施されて上述の入力
オーディオ信号がΣΔ変調された４個単位の１ビットデ
ィジタルデータのみが取り出される。この１ビットディ
ジタルデータは、図１に詳細な構成を示したディジタル
信号処理装置１に供給される。

【００５４】そして、上記１ビットディジタルデータ
は、上述したようなディジタル信号処理装置１によって
信号処理される。このディジタル信号処理装置１で信号
処理された１ビットディジタルデータは、アナログフィ
ルタ３３によりアナログオーディオ信号に戻される。こ
のアナログオーディオ信号は、モニタ端子３４から取り
出される。

【００５５】また、ディジタル信号処理装置１から出力
された上記再ΣΔ変調１ビットディジタルデータは、デ
シメーション（間引き）フィルタであるディジタルフィ
ルタ３５により、任意のＣＤやＤＡＴ等の信号フォーマ
ットに変換される。この任意のフォーマットに変換され
た信号は、任意のフォーマットのディジタルレコーダの
再生系３６や、ＣＤ，ＤＡＴの再生系３７、或はＤＣＣ
の再生系３８等を通して、通常のＤ／Ａ変換器３９に供
給される。そして、出力端子４０からは、アナログオー
ディオ信号が取り出される。

【００５６】したがって、本実施例のディジタル信号処
理装置１を適用したディジタルオーディオ記録再生装置
は、ΣΔ変調された１ビットディジタルデータを伝送記
録する際に、クオリティーの高いオリジナル信号と、振
幅操作等の信号処理を施した第２のΣΔ変調信号を、ノ
イズを抑えて切り替えることができる。

【００５７】なお、本発明に係るディジタル信号処理方
法及び装置は、上記実施例にのみ限定されるものではな
く、例えば上記ΣΔ変調部を構成するｎ次のフィルタの
次数は、３以上であればよい。

【００５８】

【発明の効果】本発明に係るディジタル信号処理方法
は、シグマデルタ変調により得られた少数ビットの入力
信号に対して、再度シグマデルタ変調を含む信号処理を
施す際に、上記少数ビット入力信号をそのまま出力する
状態と、再度シグマデルタ変調を施して出力する状態と
の切り替えを、上記再度のシグマデルタ変調処理のスル
ー状態と動作状態とを徐々に変化させることによって行
うので、オリジナルのΣΔ信号と、該オリジナルのΣΔ
信号を再度ΣΔ処理した再ΣΔ信号とを切り替える際に
ノイズの発生を抑えられる。

【００５９】また、本発明に係るディジタル信号処理装
置は、シグマデルタ変調により得られた少数ビットの入
力信号にマルチビット信号を用いて演算処理を施す演算
手段と、この演算手段からの出力が入力され、入力信号
をそのまま出力するスルー状態と、再度シグマデルタ変
調して出力する動作状態とを切り替え可能なシグマデル
タ変調手段と、上記シグマデルタ変調手段の上記スルー
状態と動作状態とを徐々に変化させる制御手段とを備え
るので、オリジナルのΣΔ信号と、該オリジナルのΣΔ
信号を再度ΣΔ処理した再ΣΔ信号とを切り替える際
に、ノイズの発生を抑えられる。

【図面の簡単な説明】

【図１】本発明に係るディジタル信号処理方法及び装置
の実施例であるディジタル信号処理装置の概略構成を示
すブロック図である。

【図２】上記実施例のディジタル信号処理装置のΣΔ変
調部の詳細な構成を示す回路図である。

【図３】上記ΣΔ変調部の積分部の第１段を構成する可
変ゲインアンプの可変係数の時間変化の具体例を示す特
性図である。

【図４】上記ΣΔ変調部の積分部の第２段を構成する可
変ゲインアンプの可変係数の時間変化の具体例を示す特
性図である。

【図５】上記ΣΔ変調部の積分部の第３段を構成する可
変ゲインアンプの可変係数の時間変化の具体例を示す特
性図である。

【図６】上記実施例のディジタル信号処理装置を構成す
る振幅制御ブロックの乗算器の動作を説明するための模
式図である。

【図７】上記乗算器で行われる演算の具体的な結果を説
明するためのアナログ波形図である。

【図８】上記実施例のディジタル信号処理装置を適用で
きるディジタルオーディオデータ記録再生装置の記録部
の概略構成を示すブロック図である。

【図９】上記ディジタルオーディオデータ記録再生装置
で用いられる記録フォーマットの例を示すフォーマット
図である。

【図１０】上記実施例のディジタル信号処理装置を適用
できるディジタルオーディオデータ記録再生装置の再生
部の概略構成を示すブロック図である。

【図１１】ΣΔ変調回路の概略構成を示すブロック図で
ある。

【図１２】マルチビットのディジタル信号処理装置の概
略構成を示すブロック図である。

【図１３】少数ビットディジタル信号を扱う従来のディ
ジタル信号処理装置の概略構成を示すブロック図であ
る。

【図１４】図１３に示したディジタル信号処理装置を用
いて、オリジナルの少数ビット信号と再度少数ビットに
変換した信号とを切り替えるように構成したディジタル
信号処理装置の概略構成を示すブロック図である。

【符号の説明】

１ディジタル信号処理装置３振幅制御ブロック４乗算器５ ΣΔ変調部７係数発生器８制御回路９ゲイン制御部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−283972（ＪＰ，Ａ) 特開平５−37824（ＪＰ，Ａ) 特開平６−132844（ＪＰ，Ａ) 特開昭62−26933（ＪＰ，Ａ) 特開昭62−34409（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 3/02 G10L 19/00 H03M 7/32

Claims

(57)【特許請求の範囲】

【請求項１】 ΣΔ変調された入力１ビットディジタル
信号の振幅方向の信号処理の命令に応じてマルチビット
乗算係数を発生するマルチビット乗算係数発生手段と、
上記ΣΔ変調された入力１ビットディジタル信号に上記
マルチビット乗算係数発生手段にて発生したマルチビッ
ト乗算係数を乗算する乗算手段と、上記乗算手段からの
出力信号が入力され再度ΣΔ変調を施すΣΔ変調手段と
を備えたデイジタル信号処理装置において、上記再度ΣΔ変調を施すΣΔ変調手段は、ｎ（ｎは３以上の整数）次の多段接続されたフィルタ手
段から構成される積分手段と、上記積分手段の最終段出力を量子化する量子化手段と、上記フィルタ手段のゲインを可変するフィルタ係数を徐
々に変化させることにより上記ΣΔ変調された入力１ビ
ットディジタル信号をそのまま出力するスルー状態と上
記ΣΔ変調された入力１ビットディジタル信号に対して
再度ΣΔ変調を施して出力する動作状態とを徐々に切り
換える制御手段とを備えることを特徴とするデイジタル
信号処理装置。
【請求項２】上記ｎ次のフィルタ手段の各々は、遅延
手段と、上記遅延手段の出力信号に第１の可変係数を乗
算する第１の可変ゲインアンプ手段と、上記第１の可変
ゲインアンプ手段からの出力信号を上記遅延手段の入力
端子に帰還する帰還手段と、上記帰還手段からの帰還信
号と上記入力信号を加算して上記遅延手段に入力する加
算手段と、上記量子化手段からの出力に第２の可変係数
を乗算して各フィルタ手段の入力端子に帰還する第２の
可変ゲインアンプ手段と、上記遅延手段の出力に第３の
可変係数を乗算する第３の可変ゲインアンプ手段とから
構成されることを特徴とする請求項１記載のデイジタル
信号処理装置。
【請求項３】上記第１の可変ゲインアンプ手段で乗算
される第１の可変係数ｋ_ｎ１と、上記第２の可変ゲイン
アンプ手段で乗算される第２の可変係数ｋ_ｎ２と、上記
第３の可変ゲインアンプ手段で乗算される第３の可変係
数ｋ_ｎ３とは、ｋ_ｎ１＝ｋ_ｎ３（ｋ_ｎ２−１）＋１の関
係であることを特徴とする請求項２記載のデイジタル信
号処理装置。
【請求項４】 ΣΔ変調された入力１ビットディジタル
信号の振幅方向の信号処理の命令に応じてマルチビット
乗算係数を発生する工程と、上記ΣΔ変調された入力１ビットディジタル信号に上記
発生したマルチビット乗算係数を乗算する工程と、上記入力１ビットディジタル信号にマルチビット乗算係
数が乗算された乗算出力をｎ（ｎは３以上の整数）次の
多段接続されたフィルタにて積分処理する工程と、上記積分処理の最終段出力を量子化する工程と、上記各々のフィルタのゲインを可変するフィルタ係数を
徐々に変化させることにより上記ΣΔ変調された入力１
ビットディジタル信号をそのまま出力するスルー状態と
上記ΣΔ変調された入力１ビットディジタル信号に対し
て再度ΣΔ変調を施して出力する動作状態を徐々に切り
換える工程とから構成されることを特徴とするデイジタ
ル信号処理方法。