JPH1168570A - デルタ・シグマ型ｄ／ａ変換器 - Google Patents
デルタ・シグマ型ｄ／ａ変換器Info
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- JPH1168570A JPH1168570A JP22642897A JP22642897A JPH1168570A JP H1168570 A JPH1168570 A JP H1168570A JP 22642897 A JP22642897 A JP 22642897A JP 22642897 A JP22642897 A JP 22642897A JP H1168570 A JPH1168570 A JP H1168570A
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- circuit
- quantization
- data
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Abstract
(57)【要約】
【課題】アナログ信号の出力振幅を電源電圧までかせぐ
ことができ、アナログ信号の歪みの発生を低減する。 【解決手段】デルタ・シグマ型Ｄ／Ａ変換器を構成する
ビット圧縮回路３の量子化回路１１は、例えば１８ビッ
トのデジタルデータを３ビットのデジタルデータＤＧ２
に変換する。加算回路１２は量子化回路１１の入力側の
信号及び出力側の信号に基づいて量子化ノイズを表すデ
ータを算出する。量子化ノイズを表すデータは、ラッチ
回路１３に供給されて１サンプリング期間だけ遅延され
た後、加算回路１４に入力されてデジタルデータＤＧ１
に加算される。クリップ回路１５は加算回路１４から出
力されたデジタルデータを量子化回路１１のデジタルデ
ータの変換範囲内にクリップする。
ことができ、アナログ信号の歪みの発生を低減する。 【解決手段】デルタ・シグマ型Ｄ／Ａ変換器を構成する
ビット圧縮回路３の量子化回路１１は、例えば１８ビッ
トのデジタルデータを３ビットのデジタルデータＤＧ２
に変換する。加算回路１２は量子化回路１１の入力側の
信号及び出力側の信号に基づいて量子化ノイズを表すデ
ータを算出する。量子化ノイズを表すデータは、ラッチ
回路１３に供給されて１サンプリング期間だけ遅延され
た後、加算回路１４に入力されてデジタルデータＤＧ１
に加算される。クリップ回路１５は加算回路１４から出
力されたデジタルデータを量子化回路１１のデジタルデ
ータの変換範囲内にクリップする。
Description
【０００１】
【産業上の利用分野】本発明は、オーバーサンプリング
により高い変換精度を実現する、オーディオ機器等への
採用に適したデルタ・シグマ型Ｄ／Ａ変換器に関する。
により高い変換精度を実現する、オーディオ機器等への
採用に適したデルタ・シグマ型Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】コンパクトディスクプレーヤ等のデジタ
ルオーディオ機器では、アナログ音声が所定の周波数で
サンプリングされて適数ビットのデジタルデータとして
記録されている。そして再生時には、コンパクトディス
ク等の記録媒体から読み出されるデジタルデータがＤ／
Ａ変換器によりアナログ信号に復元され、アンプ及びス
ピーカを通して音声信号として再生される。このデジタ
ルデータの再生時には、Ｄ／Ａ変換の変換誤差を最小限
にして再生信号の歪みを抑圧することが望まれ、これに
対応できるような高い変換精度を得られるＤ／Ａ変換方
式が各種考えられている。
ルオーディオ機器では、アナログ音声が所定の周波数で
サンプリングされて適数ビットのデジタルデータとして
記録されている。そして再生時には、コンパクトディス
ク等の記録媒体から読み出されるデジタルデータがＤ／
Ａ変換器によりアナログ信号に復元され、アンプ及びス
ピーカを通して音声信号として再生される。このデジタ
ルデータの再生時には、Ｄ／Ａ変換の変換誤差を最小限
にして再生信号の歪みを抑圧することが望まれ、これに
対応できるような高い変換精度を得られるＤ／Ａ変換方
式が各種考えられている。
【０００３】図４は、従来のオーディオ機器等に使用さ
れる信号処理装置の構成を示すブロック図である。信号
処理装置は、デジタルフィルタ１、クリップ回路２１及
びＤ／Ａ変換器２２より構成される。
れる信号処理装置の構成を示すブロック図である。信号
処理装置は、デジタルフィルタ１、クリップ回路２１及
びＤ／Ａ変換器２２より構成される。
【０００４】デジタルフィルタ１は一定の周期で入力さ
れるデジタルデータＤｉｎに対して所定の演算を行うこ
とにより特定の帯域の周波数を強調したり、位相をずら
したりした複数ビットよりなるデジタルデータＤＧ１を
出力する。通常、デジタルフィルタ１は演算処理でのデ
ータのオーバーフローを防止するため、出力のビット数
が増設される。
れるデジタルデータＤｉｎに対して所定の演算を行うこ
とにより特定の帯域の周波数を強調したり、位相をずら
したりした複数ビットよりなるデジタルデータＤＧ１を
出力する。通常、デジタルフィルタ１は演算処理でのデ
ータのオーバーフローを防止するため、出力のビット数
が増設される。
【０００５】クリップ回路２１はデジタルフィルタ１か
ら入力されるデジタルデータＤＧ１をＤ／Ａ変換器２２
の変換可能範囲に制限し、デジタルデータＤＧ５を出力
する。すなわち、デジタルフィルタ１から入力されるデ
ジタルデータＤＧ１がデジタルフィルタ１による演算処
理の結果、Ｄ／Ａ変換器２２の変換可能なビット数を越
える上位ビットに「１」が含まれる場合、そのデータを
変換可能範囲の最大値に置き換えてデジタルデータＤＧ
５を出力する。
ら入力されるデジタルデータＤＧ１をＤ／Ａ変換器２２
の変換可能範囲に制限し、デジタルデータＤＧ５を出力
する。すなわち、デジタルフィルタ１から入力されるデ
ジタルデータＤＧ１がデジタルフィルタ１による演算処
理の結果、Ｄ／Ａ変換器２２の変換可能なビット数を越
える上位ビットに「１」が含まれる場合、そのデータを
変換可能範囲の最大値に置き換えてデジタルデータＤＧ
５を出力する。
【０００６】Ｄ／Ａ変換器２２は複数ビット（例えば１
６ビット）よりなるデジタルデータＤＧ５をアナログ信
号ＡＮに変換して出力する。Ｄ／Ａ変換器２２には例え
ば、図３に示すように、グランド電圧として０Ｖ、電源
電圧として５Ｖが供給されているが、Ｄ／Ａ変換器２２
が全ビット「１」または全ビット「０」のデジタルデー
タＤＧ５に対して出力できる最大振幅は一点鎖線で示す
ようにグランド電圧０Ｖ及び電源電圧５Ｖに対してマー
ジンを持つように設定されている。このように、Ｄ／Ａ
変換器２２が出力できる最大振幅を０ｄＢ（デシベル）
という。この０ｄＢの範囲に対応するようにクリップ回
路２１のクリップレベルが設定される。
６ビット）よりなるデジタルデータＤＧ５をアナログ信
号ＡＮに変換して出力する。Ｄ／Ａ変換器２２には例え
ば、図３に示すように、グランド電圧として０Ｖ、電源
電圧として５Ｖが供給されているが、Ｄ／Ａ変換器２２
が全ビット「１」または全ビット「０」のデジタルデー
タＤＧ５に対して出力できる最大振幅は一点鎖線で示す
ようにグランド電圧０Ｖ及び電源電圧５Ｖに対してマー
ジンを持つように設定されている。このように、Ｄ／Ａ
変換器２２が出力できる最大振幅を０ｄＢ（デシベル）
という。この０ｄＢの範囲に対応するようにクリップ回
路２１のクリップレベルが設定される。
【０００７】
【発明が解決しようとする課題】Ｄ／Ａ変換器２２にお
いて、量子化ノイズを高周波数帯域に偏らせるノイズシ
ェーピングループが採用される場合、デジタルデータＤ
Ｇ５の取り得る範囲が、Ｄ／Ａ変換器２２の変換可能な
範囲に対して狭くなるようにしてクリップ回路２１のク
リップレベルが設定される。このようなデジタルデータ
ＤＧ５の取り得る範囲とＤ／Ａ変換器２２の変換可能な
範囲との差については、大きく設定することで動作の安
定性が向上し、小さく設定することで入力のダイナミッ
クレンジが広くなる。換言すれば、確実な動作を得るた
めにクリップ回路２１のクリップレベルを低めに設定す
ると、Ｄ／Ａ変換器２２の入力のダイナミックレンジが
狭くなり、出力できる最大振幅が小さくなる。一方、最
大振幅を大きくするためにクリップ回路２１のクリップ
レベルを高めに設定すると、ノイズシェーピングループ
の作用でデータのオーバーフローが生じ易くなり、結果
的にアナログ信号ＡＮの波形の歪みを招くことになる。
いて、量子化ノイズを高周波数帯域に偏らせるノイズシ
ェーピングループが採用される場合、デジタルデータＤ
Ｇ５の取り得る範囲が、Ｄ／Ａ変換器２２の変換可能な
範囲に対して狭くなるようにしてクリップ回路２１のク
リップレベルが設定される。このようなデジタルデータ
ＤＧ５の取り得る範囲とＤ／Ａ変換器２２の変換可能な
範囲との差については、大きく設定することで動作の安
定性が向上し、小さく設定することで入力のダイナミッ
クレンジが広くなる。換言すれば、確実な動作を得るた
めにクリップ回路２１のクリップレベルを低めに設定す
ると、Ｄ／Ａ変換器２２の入力のダイナミックレンジが
狭くなり、出力できる最大振幅が小さくなる。一方、最
大振幅を大きくするためにクリップ回路２１のクリップ
レベルを高めに設定すると、ノイズシェーピングループ
の作用でデータのオーバーフローが生じ易くなり、結果
的にアナログ信号ＡＮの波形の歪みを招くことになる。
【０００８】そこで本発明は、アナログ信号の出力振幅
を最大限に広くするとともに、アナログ信号の歪みの発
生を低減することができるデルタ・シグマ型Ｄ／Ａ変換
器を提供することを目的とする。
を最大限に広くするとともに、アナログ信号の歪みの発
生を低減することができるデルタ・シグマ型Ｄ／Ａ変換
器を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、多数ビットの第１のデジ
タルデータをビット数が削減された第２のデジタルデー
タに変換する量子化回路と、上記第１のデジタルデータ
に対する上記第２のデジタルデータの差から得られる量
子化時の量子化誤差を示す誤差データを上記量子化回路
の入力側に帰還し、一定の周期で入力されるデジタルデ
ータに加算して上記第１のデジタルデータを得るノイズ
シェーピングループと、上記量子化回路の入力段階で上
記第１のデジタルデータを所定のビット数に制限するク
リップ回路とを備え、上記量子化回路は、デジタルデー
タの入力周期よりも短い周期で動作し、上記ノイズシェ
ーピングループは、上記量子化回路の動作周期に従って
上記誤差データを遅らせて帰還するデルタ・シグマ型Ｄ
／Ａ変換器をその要旨とする。
め、請求項１に記載の発明は、多数ビットの第１のデジ
タルデータをビット数が削減された第２のデジタルデー
タに変換する量子化回路と、上記第１のデジタルデータ
に対する上記第２のデジタルデータの差から得られる量
子化時の量子化誤差を示す誤差データを上記量子化回路
の入力側に帰還し、一定の周期で入力されるデジタルデ
ータに加算して上記第１のデジタルデータを得るノイズ
シェーピングループと、上記量子化回路の入力段階で上
記第１のデジタルデータを所定のビット数に制限するク
リップ回路とを備え、上記量子化回路は、デジタルデー
タの入力周期よりも短い周期で動作し、上記ノイズシェ
ーピングループは、上記量子化回路の動作周期に従って
上記誤差データを遅らせて帰還するデルタ・シグマ型Ｄ
／Ａ変換器をその要旨とする。
【００１０】請求項２に記載の発明は、ビット数が削減
された上記第２のデジタルデータをデータ内容に応じて
立ち上がりの期間が変更される１ビットの第３のデジタ
ルデータに変換するパルス幅変調回路と、上記第３のデ
ジタルデータを平滑化してアナログ信号を出力するロー
パスフィルタとをさらに備えることをその要旨とする。
された上記第２のデジタルデータをデータ内容に応じて
立ち上がりの期間が変更される１ビットの第３のデジタ
ルデータに変換するパルス幅変調回路と、上記第３のデ
ジタルデータを平滑化してアナログ信号を出力するロー
パスフィルタとをさらに備えることをその要旨とする。
【００１１】
【発明の実施の形態】図１は、本発明のデルタ・シグマ
型Ｄ／Ａ変換器の概略を示すブロック図である。
型Ｄ／Ａ変換器の概略を示すブロック図である。
【００１２】デジタルフィルタ１はデジタルデータＤｉ
ｎを入力し所定の演算を行うことにより特定の帯域の周
波数を強調したり、位相をずらしたりした複数ビット
（例えば２０ビット）よりなるデジタルデータＤＧ１を
デルタ・シグマ型Ｄ／Ａ変換器２に出力する。デルタ・
シグマ型Ｄ／Ａ変換器２は、ビット圧縮回路３、パルス
幅変調回路４、ローパスフィルタ５より構成される。
ｎを入力し所定の演算を行うことにより特定の帯域の周
波数を強調したり、位相をずらしたりした複数ビット
（例えば２０ビット）よりなるデジタルデータＤＧ１を
デルタ・シグマ型Ｄ／Ａ変換器２に出力する。デルタ・
シグマ型Ｄ／Ａ変換器２は、ビット圧縮回路３、パルス
幅変調回路４、ローパスフィルタ５より構成される。
【００１３】ビット圧縮回路３は、デジタルフィルタ１
から出力されるデジタルデータＤＧ１を受けて、このデ
ジタルデータＤＧ１を例えば３ビットのデジタルデータ
ＤＧ２に変換して出力する。このビット圧縮回路３での
データの変換では、サンプリング周波数ｆｓの例えば４
８倍の周波数（４８ｆｓ）でデジタルデータＤＧ１をオ
ーバーサンプリングし、±３の７段階で再度量子化して
３ビットのデジタルデータＤＧ２を得るように構成され
る。この際、量子化ノイズ、即ち、デジタルデータＤＧ
１に対するデジタルデータＤＧ２の誤差は、各変換ステ
ップで順次フィードバックされて入力側のデジタルデー
タＤＧ１に加算される。さらに、この誤差が加算された
デジタルデータＤＧ１に対して、最大値及び最小値を制
限するクリップ処理が施される。量子化誤差をフィード
バックして加算するノイズシェーピングループによれ
ば、量子化ノイズが高周波領域側に偏らされる。このた
め、低周波領域における量子化ノイズが大幅に低減さ
れ、ローパスフィルタを通すことにより量子化ノイズは
大部分が除去される。
から出力されるデジタルデータＤＧ１を受けて、このデ
ジタルデータＤＧ１を例えば３ビットのデジタルデータ
ＤＧ２に変換して出力する。このビット圧縮回路３での
データの変換では、サンプリング周波数ｆｓの例えば４
８倍の周波数（４８ｆｓ）でデジタルデータＤＧ１をオ
ーバーサンプリングし、±３の７段階で再度量子化して
３ビットのデジタルデータＤＧ２を得るように構成され
る。この際、量子化ノイズ、即ち、デジタルデータＤＧ
１に対するデジタルデータＤＧ２の誤差は、各変換ステ
ップで順次フィードバックされて入力側のデジタルデー
タＤＧ１に加算される。さらに、この誤差が加算された
デジタルデータＤＧ１に対して、最大値及び最小値を制
限するクリップ処理が施される。量子化誤差をフィード
バックして加算するノイズシェーピングループによれ
ば、量子化ノイズが高周波領域側に偏らされる。このた
め、低周波領域における量子化ノイズが大幅に低減さ
れ、ローパスフィルタを通すことにより量子化ノイズは
大部分が除去される。
【００１４】パルス幅変調回路４には図３に示すよう
に、グランド電圧として０Ｖ、電源電圧として５Ｖが供
給されている。パルス幅変調回路４は、入力が３ビット
の場合、１データ変換期間に８クロックを設定し、この
８クロック期間のうち、デジタルデータＤＧ２に対応す
るクロック期問に「１」レベル（５Ｖ）の信号を出力
し、残余のクロック期間に「０」レベル（０Ｖ）の信号
を出力するように構成される。これにより、デジタルデ
ータＤＧ２に対応して各データ変換期間に「１」及び
「０」レベルの信号を繰り返す１ビットのデジタルデー
タＤＧ３が得られる。
に、グランド電圧として０Ｖ、電源電圧として５Ｖが供
給されている。パルス幅変調回路４は、入力が３ビット
の場合、１データ変換期間に８クロックを設定し、この
８クロック期間のうち、デジタルデータＤＧ２に対応す
るクロック期問に「１」レベル（５Ｖ）の信号を出力
し、残余のクロック期間に「０」レベル（０Ｖ）の信号
を出力するように構成される。これにより、デジタルデ
ータＤＧ２に対応して各データ変換期間に「１」及び
「０」レベルの信号を繰り返す１ビットのデジタルデー
タＤＧ３が得られる。
【００１５】そして、このデジタルデータＤＧ３は、Ｒ
Ｃ回路等で構成されるアナログローパスフィルタ５を通
すことにより、高周波成分が除去された平滑なアナログ
信号ＡＮとして次段の回路へ出力される。
Ｃ回路等で構成されるアナログローパスフィルタ５を通
すことにより、高周波成分が除去された平滑なアナログ
信号ＡＮとして次段の回路へ出力される。
【００１６】図２は、１次のノイズシェーピングループ
を採用したビット圧縮回路３の構成を示すブロック図で
ある。ビット圧縮回路３は、量子化回路１１、減算回路
１２、ラッチ回路１３、加算回路１４及びクリップ回路
１５より構成される。
を採用したビット圧縮回路３の構成を示すブロック図で
ある。ビット圧縮回路３は、量子化回路１１、減算回路
１２、ラッチ回路１３、加算回路１４及びクリップ回路
１５より構成される。
【００１７】量子化回路１１は、例えば１８ビットのデ
ジタルデータが示す信号レベルを±３の７段階で評価
し、それらに対応する３ビットのデジタルデータＤＧ２
を出力する。この量子化回路１１の入力側の信号及び出
力側の信号は、それぞれ減算回路１２に入力され、量子
化回路１１に入力されるデータが量子化回路１１から出
力されるデータから差し引かれて量子化ノイズを表す誤
差データが算出される。この誤差データは、遅延回路と
して働くラッチ回路１３に供給されて１サンプリング期
間だけ保持された後、加算回路１４に入力されて次のデ
ジタルデータＤＧ１に加算される。
ジタルデータが示す信号レベルを±３の７段階で評価
し、それらに対応する３ビットのデジタルデータＤＧ２
を出力する。この量子化回路１１の入力側の信号及び出
力側の信号は、それぞれ減算回路１２に入力され、量子
化回路１１に入力されるデータが量子化回路１１から出
力されるデータから差し引かれて量子化ノイズを表す誤
差データが算出される。この誤差データは、遅延回路と
して働くラッチ回路１３に供給されて１サンプリング期
間だけ保持された後、加算回路１４に入力されて次のデ
ジタルデータＤＧ１に加算される。
【００１８】そして、加算回路１４の出力はクリップ回
路１５を介して量子化回路１１に供給される。クリップ
回路１５は加算回路１４から出力されたデジタルデータ
（デジタルデータＤＧ１とラッチ回路１３の出力との
和）を量子化回路１１のデジタルデータの変換範囲内に
クリップするものである。すなわち、加算回路１４から
出力されたデジタルデータの示す値が量子化回路１１の
入力範囲を越える値を示す場合、その値を量子化回路１
１のデジタルデータの入力範囲の最大値に置き換える。
これにより、量子化回路１１の誤変換を防止するように
している。
路１５を介して量子化回路１１に供給される。クリップ
回路１５は加算回路１４から出力されたデジタルデータ
（デジタルデータＤＧ１とラッチ回路１３の出力との
和）を量子化回路１１のデジタルデータの変換範囲内に
クリップするものである。すなわち、加算回路１４から
出力されたデジタルデータの示す値が量子化回路１１の
入力範囲を越える値を示す場合、その値を量子化回路１
１のデジタルデータの入力範囲の最大値に置き換える。
これにより、量子化回路１１の誤変換を防止するように
している。
【００１９】次に、上記のように構成されたデルタ・シ
グマ型Ｄ／Ａ変換器２の作用について説明する。今、デ
ジタルフィルタ１によってデジタルデータＤｉｎの特定
周波数帯域の強調処理が行われたとき、デジタルデータ
ＤＧ１はクリップされることなくビット圧縮回路３の加
算回路１４に入力される。量子化回路１１の入力側の信
号及び出力側の信号に基づいて減算回路１２によって量
子化ノイズを表す誤差データが算出される。この誤差デ
ータは、ラッチ回路１３に保持されて１サンプリング期
間だけ遅延された後、加算回路１４に入力されてデジタ
ルデータＤＧ１に加算される。
グマ型Ｄ／Ａ変換器２の作用について説明する。今、デ
ジタルフィルタ１によってデジタルデータＤｉｎの特定
周波数帯域の強調処理が行われたとき、デジタルデータ
ＤＧ１はクリップされることなくビット圧縮回路３の加
算回路１４に入力される。量子化回路１１の入力側の信
号及び出力側の信号に基づいて減算回路１２によって量
子化ノイズを表す誤差データが算出される。この誤差デ
ータは、ラッチ回路１３に保持されて１サンプリング期
間だけ遅延された後、加算回路１４に入力されてデジタ
ルデータＤＧ１に加算される。
【００２０】そして、加算回路１４から出力されるデジ
タルデータが量子化回路１１の入力範囲を越える場合に
のみ、加算回路１４から出力されるデジタルデータはク
リップ回路１５によってクリップされて量子化回路１１
の入力範囲の最大値に設定される。入力されるデジタル
データＤＧ１が量子化回路１１の入力範囲を越える値を
示すときでも、量子化回路１１は常に適正な量子化処理
を達成する。クリップ回路１５によるクリップ処理は、
デジタルデータＤＧ１にノイズシェーピングループから
得られる誤差データを加算した後に施されるため、クリ
ップレベルをグランド電圧０Ｖと電源電圧５Ｖとの間で
広く設定することができる。即ち、クリップ回路１５の
出力に対して誤差データが加算されることがないため、
量子化回路１１の入力範囲にクリップレベルを一致させ
た場合でも、量子化回路１１の入力範囲を越えるデータ
が入力されるのを防止できる。その結果、図３に実線で
示すように、ローパスフィルタ５から出力されるアナロ
グ信号ＡＮの出力振幅をグランド電圧０Ｖから電源電圧
５Ｖまでの間に最大限にとることができる。
タルデータが量子化回路１１の入力範囲を越える場合に
のみ、加算回路１４から出力されるデジタルデータはク
リップ回路１５によってクリップされて量子化回路１１
の入力範囲の最大値に設定される。入力されるデジタル
データＤＧ１が量子化回路１１の入力範囲を越える値を
示すときでも、量子化回路１１は常に適正な量子化処理
を達成する。クリップ回路１５によるクリップ処理は、
デジタルデータＤＧ１にノイズシェーピングループから
得られる誤差データを加算した後に施されるため、クリ
ップレベルをグランド電圧０Ｖと電源電圧５Ｖとの間で
広く設定することができる。即ち、クリップ回路１５の
出力に対して誤差データが加算されることがないため、
量子化回路１１の入力範囲にクリップレベルを一致させ
た場合でも、量子化回路１１の入力範囲を越えるデータ
が入力されるのを防止できる。その結果、図３に実線で
示すように、ローパスフィルタ５から出力されるアナロ
グ信号ＡＮの出力振幅をグランド電圧０Ｖから電源電圧
５Ｖまでの間に最大限にとることができる。
【００２１】尚、実施の形態は上記に限定されるもので
はなく、次のように変更してもよく、その場合でも同様
の作用および効果を得ることができる。 （１）上記実施形態では、１次のノイズシェーピングル
ープを採用したビット圧縮回路３としたが、２次以上の
ノイズシェーピングループを採用したビット圧縮回路を
用いてもよい。
はなく、次のように変更してもよく、その場合でも同様
の作用および効果を得ることができる。 （１）上記実施形態では、１次のノイズシェーピングル
ープを採用したビット圧縮回路３としたが、２次以上の
ノイズシェーピングループを採用したビット圧縮回路を
用いてもよい。
【００２２】
【発明の効果】本発明によれば、アナログ信号の出力振
幅を電源電圧までかせぐことができ、アナログ信号の歪
みの発生を低減することができる。
幅を電源電圧までかせぐことができ、アナログ信号の歪
みの発生を低減することができる。
【図１】一実施形態のデルタ・シグマ型Ｄ／Ａ変換器の
ブロック図
ブロック図
【図２】ビット圧縮回路の回路図
【図３】実施形態と従来例の出力特性を示す線図
【図４】従来のＤ／Ａ変換器を示すブロック図
３…ビット圧縮回路、４…パルス幅変調回路、５…ロー
パスフィルタ、１１…量子化回路、１２…減算回路、１
３…ラッチ回路、１４…加算回路、１５…クリップ回
路。
パスフィルタ、１１…量子化回路、１２…減算回路、１
３…ラッチ回路、１４…加算回路、１５…クリップ回
路。
Claims (2)
- 【請求項１】 多数ビットの第１のデジタルデータをビ
ット数が削減された第２のデジタルデータに変換する量
子化回路と、 上記第１のデジタルデータに対する上記第２のデジタル
データの差から得られる量子化時の量子化誤差を示す誤
差データを上記量子化回路の入力側に帰還し、一定の周
期で入力されるデジタルデータに加算して上記第１のデ
ジタルデータを得るノイズシェーピングループと、 上記量子化回路の入力段階で上記第１のデジタルデータ
を所定のビット数に制限するクリップ回路とを備え、 上記量子化回路は、デジタルデータの入力周期よりも短
い周期で動作し、上記ノイズシェーピングループは、上
記量子化回路の動作周期に従って上記誤差データを遅ら
せて帰還するデルタ・シグマ型Ｄ／Ａ変換器。 - 【請求項２】 ビット数が削減された上記第２のデジタ
ルデータをデータ内容に応じて立ち上がりの期間が変更
される１ビットの第３のデジタルデータに変換するパル
ス幅変調回路と、上記第３のデジタルデータを平滑化し
てアナログ信号を出力するローパスフィルタと、をさら
に備えた請求項１に記載のデルタ・シグマ型Ｄ／Ａ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22642897A JP3416477B2 (ja) | 1997-08-22 | 1997-08-22 | デルタ・シグマ型ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22642897A JP3416477B2 (ja) | 1997-08-22 | 1997-08-22 | デルタ・シグマ型ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168570A true JPH1168570A (ja) | 1999-03-09 |
| JP3416477B2 JP3416477B2 (ja) | 2003-06-16 |
Family
ID=16844971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22642897A Expired - Fee Related JP3416477B2 (ja) | 1997-08-22 | 1997-08-22 | デルタ・シグマ型ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3416477B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021501359A (ja) * | 2017-10-31 | 2021-01-14 | シナプティクス インコーポレイテッド | 低遅延デシメータ及びインターポレータフィルタ |
-
1997
- 1997-08-22 JP JP22642897A patent/JP3416477B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021501359A (ja) * | 2017-10-31 | 2021-01-14 | シナプティクス インコーポレイテッド | 低遅延デシメータ及びインターポレータフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3416477B2 (ja) | 2003-06-16 |
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