JP2708994B2 - デルタ・シグマ型ｄ／ａ変換器 - Google Patents
デルタ・シグマ型ｄ／ａ変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は、オーバーサンプリング
により高い変換精度を実現する、オーディオ機器等への
採用に適したデルタ・シグマ型Ｄ／Ａ変換器に関する。
により高い変換精度を実現する、オーディオ機器等への
採用に適したデルタ・シグマ型Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】コンパクトディスクプレーヤ等のデジタ
ルオーディオ機器では、アナログ音声が所定の周波数で
サンプリングされて適数ビットのデジタルデータとして
記録されている。そして再生時には、コンパクトディス
ク等の記録媒体から読み出されるデジタルデータがＤ／
Ａ変換器によりアナログ信号に復元され、アンプ及びス
ピーカを通して音声信号として再生される。このデジタ
ルデータの再生時には、Ｄ／Ａ変換の変換誤差を最小限
にして再生信号の歪みを抑圧することが望まれ、これに
対応できるような高い変換精度を得られるＤ／Ａ変換方
式が各種提案されている。
ルオーディオ機器では、アナログ音声が所定の周波数で
サンプリングされて適数ビットのデジタルデータとして
記録されている。そして再生時には、コンパクトディス
ク等の記録媒体から読み出されるデジタルデータがＤ／
Ａ変換器によりアナログ信号に復元され、アンプ及びス
ピーカを通して音声信号として再生される。このデジタ
ルデータの再生時には、Ｄ／Ａ変換の変換誤差を最小限
にして再生信号の歪みを抑圧することが望まれ、これに
対応できるような高い変換精度を得られるＤ／Ａ変換方
式が各種提案されている。
【０００３】例えば、特開昭６３−１７６０２０号公報
には、多ビットのデジタルデータを高速でサンプリング
することによりビットを圧縮し、圧縮されたデジタルデ
ータを時間軸上に分解してアナログ信号を得るように構
成されたデルタ・シグマ型Ｄ／Ａ変換器が開示されてい
る。図４は、デルタ・シグマ型Ｄ／Ａ変換器の概略を示
すブロック図である。
には、多ビットのデジタルデータを高速でサンプリング
することによりビットを圧縮し、圧縮されたデジタルデ
ータを時間軸上に分解してアナログ信号を得るように構
成されたデルタ・シグマ型Ｄ／Ａ変換器が開示されてい
る。図４は、デルタ・シグマ型Ｄ／Ａ変換器の概略を示
すブロック図である。
【０００４】デジタル量子化回路１は、例えば、１６ビ
ットのデジタルデータＤＧ１を受けて、このデジタルデ
ータＤＧ１を３ビットのデジタルデータＤＧ２に変換し
て出力する。このデジタル量子化回路１での変換におい
ては、サンプリング周波数ｆ Sの４８倍の周波数（４８
ｆS）でデジタルデータＤＧ１をオーバーサンプリング
し、±３の７段階で再量子化して３ビットのデジタルデ
ータＤＧ２を得るように構成される。この際、量子化ノ
イズ、即ち、デジタルデータＤＧ１に対するデジタルデ
ータＤＧ２の誤差は、各変換ステップで誤差を順次フィ
ードバックして入力側のデジタルデータＤＧ１に加算す
る、所謂ノイズシェーピング動作により高周波領域側に
偏らされている。このため、低周波領域における量子化
ノイズが大幅に低減され、ローパスフィルタを通すこと
により量子化ノイズは大部分が除去される。
ットのデジタルデータＤＧ１を受けて、このデジタルデ
ータＤＧ１を３ビットのデジタルデータＤＧ２に変換し
て出力する。このデジタル量子化回路１での変換におい
ては、サンプリング周波数ｆ Sの４８倍の周波数（４８
ｆS）でデジタルデータＤＧ１をオーバーサンプリング
し、±３の７段階で再量子化して３ビットのデジタルデ
ータＤＧ２を得るように構成される。この際、量子化ノ
イズ、即ち、デジタルデータＤＧ１に対するデジタルデ
ータＤＧ２の誤差は、各変換ステップで誤差を順次フィ
ードバックして入力側のデジタルデータＤＧ１に加算す
る、所謂ノイズシェーピング動作により高周波領域側に
偏らされている。このため、低周波領域における量子化
ノイズが大幅に低減され、ローパスフィルタを通すこと
により量子化ノイズは大部分が除去される。
【０００５】パルス幅変調方式のＤ／Ａ変換回路２は、
１データ変換期間に８クロックを設定し、この８クロッ
ク期間のうち、デジタルデータＤＧ２に対応するクロッ
ク期間に「１」レベルの信号を出力し、残余のクロック
期間に「０」レベルの信号を出力するように構成され
る。これにより、デジタルデータＤＧ２に対応して
「１」及び「０」レベルの信号を繰り返すアナログ信号
ＡＮ１が得られる。そして、このアナログ信号ＡＮ１
は、ＲＣ回路等で構成されるアナログローパスフィルタ
を通すことにより高調波が除去され、平滑なアナログ信
号ＡＮ２として出力される。
１データ変換期間に８クロックを設定し、この８クロッ
ク期間のうち、デジタルデータＤＧ２に対応するクロッ
ク期間に「１」レベルの信号を出力し、残余のクロック
期間に「０」レベルの信号を出力するように構成され
る。これにより、デジタルデータＤＧ２に対応して
「１」及び「０」レベルの信号を繰り返すアナログ信号
ＡＮ１が得られる。そして、このアナログ信号ＡＮ１
は、ＲＣ回路等で構成されるアナログローパスフィルタ
を通すことにより高調波が除去され、平滑なアナログ信
号ＡＮ２として出力される。
【０００６】図５は、Ｄ／Ａ変換回路２の構成を示すブ
ロック図で、図６は、その出力を表す波形図である。パ
ルス幅変調方式のＤ／Ａ変換回路２は、３ビットのデジ
タルデータＤＧ２をアドレスデータとして受けて８ビッ
トのデータＱ１〜Ｑ８を出力するリードオンリーメモリ
４及び並列に出力される８ビットのデータＱ１〜Ｑ８を
第１ビットから順に時間軸上に出力するパラレル／シリ
アル変換回路５により構成される。リードオンリーメモ
リ４は、中間ビットのデータＱ５を中心として上位側と
下位側とでデータが対称となるような８ビットのデータ
Ｑ１〜Ｑ８に、３ビットのデジタルデータＤＧ２が１対
１で対応付けられており、各データ変換期間にそのデー
タＱ１〜Ｑ８を並列に出力する。そして、１データ変換
期間に８クロックＤ１〜Ｄ８を設定するパラレル／シリ
アル変換回路５は、リードオンリーメモリ４から与えら
れる８ビットのデータＱ１〜Ｑ８を各クロックＤ１〜Ｄ
８に対応させて出力する。これにより、図６に示すよう
に、５番目のクロックＤ５を中心として「１」または
「０」レベルの信号が対称に配列されたアナログ信号Ａ
Ｎ１が出力される。このようなアナログ信号ＡＮ１は、
各データ変換期間でのパワーの中心が一定となるため、
高調波が抑圧されている。
ロック図で、図６は、その出力を表す波形図である。パ
ルス幅変調方式のＤ／Ａ変換回路２は、３ビットのデジ
タルデータＤＧ２をアドレスデータとして受けて８ビッ
トのデータＱ１〜Ｑ８を出力するリードオンリーメモリ
４及び並列に出力される８ビットのデータＱ１〜Ｑ８を
第１ビットから順に時間軸上に出力するパラレル／シリ
アル変換回路５により構成される。リードオンリーメモ
リ４は、中間ビットのデータＱ５を中心として上位側と
下位側とでデータが対称となるような８ビットのデータ
Ｑ１〜Ｑ８に、３ビットのデジタルデータＤＧ２が１対
１で対応付けられており、各データ変換期間にそのデー
タＱ１〜Ｑ８を並列に出力する。そして、１データ変換
期間に８クロックＤ１〜Ｄ８を設定するパラレル／シリ
アル変換回路５は、リードオンリーメモリ４から与えら
れる８ビットのデータＱ１〜Ｑ８を各クロックＤ１〜Ｄ
８に対応させて出力する。これにより、図６に示すよう
に、５番目のクロックＤ５を中心として「１」または
「０」レベルの信号が対称に配列されたアナログ信号Ａ
Ｎ１が出力される。このようなアナログ信号ＡＮ１は、
各データ変換期間でのパワーの中心が一定となるため、
高調波が抑圧されている。
【０００７】以上のようなデルタ・シグマ型Ｄ／Ａ変換
器では、時間軸により変換精度を得ているため、回路を
構成する素子に要求される精度が緩和され、高精度の変
換動作を期待できる。
器では、時間軸により変換精度を得ているため、回路を
構成する素子に要求される精度が緩和され、高精度の変
換動作を期待できる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
デルタ・シグマ型Ｄ／Ａ変換器では、所定のサンプリン
グ周波数ｆSに従うデジタルデータＤＧ１を高い周波数
（例えば４８ｆS）でオーバーサンプリングし、さらに
そのデータ変換期間に適数のクロック（例えば８クロッ
ク）を設定する必要があるため、極めて速い回路動作が
要求されることになり、これに対応するシステムクロッ
クも必要となる。即ち、最も動作速度が速くなるパルス
幅変調の際に用いられるシステムクロックの周波数によ
り回路全体の動作速度が制限されるため、オーバーサン
プリングの倍数を高くして変換精度、Ｓ／Ｎ比を高くし
ているデルタ・シグマ型Ｄ／Ａ変換器においては、動作
速度の問題を解決することが一つの課題となっている。
例えば、一般的に採用されているサプリング周波数ｆS
の３８４倍の周波数（３８４ｆS）を有するシステムク
ロックの場合、１データ変換期間に８クロックを設定す
ると、オーバーサンプリングの倍数は、４８倍となる。
デルタ・シグマ型Ｄ／Ａ変換器では、所定のサンプリン
グ周波数ｆSに従うデジタルデータＤＧ１を高い周波数
（例えば４８ｆS）でオーバーサンプリングし、さらに
そのデータ変換期間に適数のクロック（例えば８クロッ
ク）を設定する必要があるため、極めて速い回路動作が
要求されることになり、これに対応するシステムクロッ
クも必要となる。即ち、最も動作速度が速くなるパルス
幅変調の際に用いられるシステムクロックの周波数によ
り回路全体の動作速度が制限されるため、オーバーサン
プリングの倍数を高くして変換精度、Ｓ／Ｎ比を高くし
ているデルタ・シグマ型Ｄ／Ａ変換器においては、動作
速度の問題を解決することが一つの課題となっている。
例えば、一般的に採用されているサプリング周波数ｆS
の３８４倍の周波数（３８４ｆS）を有するシステムク
ロックの場合、１データ変換期間に８クロックを設定す
ると、オーバーサンプリングの倍数は、４８倍となる。
【０００９】そこで本発明は、回路構成の増大を伴うこ
となく動作速度の制限を緩和し、変換精度を高くできる
デルタ・シグマ型Ｄ／Ａ変換器の提供を目的とする。
となく動作速度の制限を緩和し、変換精度を高くできる
デルタ・シグマ型Ｄ／Ａ変換器の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、入力される第１のデジタル信号に対応して、第１の
デジタル信号よりビット数の小さい第２のデジタル信号
を得ると共に、第１のデジタル信号に対する第２のデジ
タル信号の誤差分を入力側に帰還して加算するデルタ・
シグマ変調回路、１データ変換期間内に上記第２のデジ
タル信号の変化ステップより１少ない数のクロックを設
定し、上記第２のデジタルデータに対応するクロック期
間に「１」レベルの信号を出力し、残余のクロック期間
に「０」レベルの信号を出力するパルス変調回路、から
なり、上記パルス変調回路は、上記第２のデジタルデー
タから、中間ビットを中心として上位側と下位側とで対
称となる上記第２のデジタル信号の変換ステップに等し
いビット数の第３のデジタル信号を得る手段と、この第
３のデジタル信号の最終ビットを１データ変換期間記憶
し、このビットのデータが「１」を示すとき、続くデー
タ変換期間の第１ビットを「１」とすると共に、この第
１ビットに「１」が重なるときには、その第３のデジタ
ル信号の中間ビットを「１」とする手段と、を備えるこ
とにある。
解決するためになされたもので、その特徴とするところ
は、入力される第１のデジタル信号に対応して、第１の
デジタル信号よりビット数の小さい第２のデジタル信号
を得ると共に、第１のデジタル信号に対する第２のデジ
タル信号の誤差分を入力側に帰還して加算するデルタ・
シグマ変調回路、１データ変換期間内に上記第２のデジ
タル信号の変化ステップより１少ない数のクロックを設
定し、上記第２のデジタルデータに対応するクロック期
間に「１」レベルの信号を出力し、残余のクロック期間
に「０」レベルの信号を出力するパルス変調回路、から
なり、上記パルス変調回路は、上記第２のデジタルデー
タから、中間ビットを中心として上位側と下位側とで対
称となる上記第２のデジタル信号の変換ステップに等し
いビット数の第３のデジタル信号を得る手段と、この第
３のデジタル信号の最終ビットを１データ変換期間記憶
し、このビットのデータが「１」を示すとき、続くデー
タ変換期間の第１ビットを「１」とすると共に、この第
１ビットに「１」が重なるときには、その第３のデジタ
ル信号の中間ビットを「１」とする手段と、を備えるこ
とにある。
【００１１】
【作用】本発明によれば、所定の奇数ステップのデータ
をその変化ステップより少ない数のクロック期間で出力
させることができるため、パルス幅変調の際のデータ変
換期間を２クロック分短縮でき、システムクロックの周
波数を変更することなくその短縮分だけオーバーサンプ
リングの倍数を高く設定することができる。
をその変化ステップより少ない数のクロック期間で出力
させることができるため、パルス幅変調の際のデータ変
換期間を２クロック分短縮でき、システムクロックの周
波数を変更することなくその短縮分だけオーバーサンプ
リングの倍数を高く設定することができる。
【００１２】
【実施例】図１は、本発明のデルタ・シグマ型Ｄ／Ａ変
換器の主要部分のブロック図で、パルス幅変調方式のＤ
／Ａ変換回路部分を示している。パルス幅変調方式のＤ
／Ａ変換回路１０は、３ビットのデジタルデータＤＧ２
をアドレスデータとして受けて７ビットのデータＱ１〜
Ｑ７を出力するリードオンリーメモリ１１、デジタルデ
ータＤＧ２の最終ビットのデータＱ７を１データ変換期
間遅延する遅延回路１２、１データ変換期間遅延された
データＱ７の内容に対応して第１ビットのデータＱ１と
中間ビットのデータＱ４とを「１」とするロジック回路
１３及び並列に出力される７ビットのデータＱ１〜Ｑ７
のうち、第６ビットまでを第１ビットから順に出力する
パラレル／シリアル変換回路１４により構成される。リ
ードオンリーメモリ１１に入力される３ビットのデジタ
ルデータＤＧ２は、図５と同一のデジタル量子化回路１
から供給され、リードオンリーメモリ１１は、その３ビ
ットのデジタルデータＤＧ２に７ビットのデータＱ１〜
Ｑ７を１対１で対応付け、各データ変換期間にそのデー
タＱ１〜Ｑ７を並列に出力する。この７ビットのデータ
Ｑ１〜Ｑ７は、図５のリードオンリーメモリ４と同様
に、中間ビットのデータＱ４を中心にして上位側と下位
側とで対称となるように設定されており、このうちデー
タＱ７が遅延回路１２に入力され、残る６ビットのデー
タＱ１〜Ｑ６が、遅延回路１２で１データ変換期間遅延
されたデータＱ７と共にロジック回路１３に入力され
る。
換器の主要部分のブロック図で、パルス幅変調方式のＤ
／Ａ変換回路部分を示している。パルス幅変調方式のＤ
／Ａ変換回路１０は、３ビットのデジタルデータＤＧ２
をアドレスデータとして受けて７ビットのデータＱ１〜
Ｑ７を出力するリードオンリーメモリ１１、デジタルデ
ータＤＧ２の最終ビットのデータＱ７を１データ変換期
間遅延する遅延回路１２、１データ変換期間遅延された
データＱ７の内容に対応して第１ビットのデータＱ１と
中間ビットのデータＱ４とを「１」とするロジック回路
１３及び並列に出力される７ビットのデータＱ１〜Ｑ７
のうち、第６ビットまでを第１ビットから順に出力する
パラレル／シリアル変換回路１４により構成される。リ
ードオンリーメモリ１１に入力される３ビットのデジタ
ルデータＤＧ２は、図５と同一のデジタル量子化回路１
から供給され、リードオンリーメモリ１１は、その３ビ
ットのデジタルデータＤＧ２に７ビットのデータＱ１〜
Ｑ７を１対１で対応付け、各データ変換期間にそのデー
タＱ１〜Ｑ７を並列に出力する。この７ビットのデータ
Ｑ１〜Ｑ７は、図５のリードオンリーメモリ４と同様
に、中間ビットのデータＱ４を中心にして上位側と下位
側とで対称となるように設定されており、このうちデー
タＱ７が遅延回路１２に入力され、残る６ビットのデー
タＱ１〜Ｑ６が、遅延回路１２で１データ変換期間遅延
されたデータＱ７と共にロジック回路１３に入力され
る。
【００１３】ロジック回路１３は、１データ変換期間遅
延されたデータＱ７と第１ビットのデータＱ１とが入力
されるＯＲゲート１３ａ、同じく遅延されたデータＱ７
とデータＱ１とが入力されるＡＮＤゲート１３ｂ及びこ
のＡＮＤゲート１３ｂの出力と第４ビットのデータＱ４
とが入力されるＯＲゲート１３ｃからなり、遅延された
最終ビットのデータＱ７が「１」のときに第１ビットの
データを「１」とし、且つ、この第１ビットに「１」が
重なるときに中間ビットのデータＱ４を「１」とするよ
うに構成される。そして、１データ変換期間に６クロッ
クＤ１〜Ｄ６を設定するパラレル／シリアル変換回路１
４は、図２に示すとおり、遅延回路１２及び論理回路１
３を通してリードオンリーメモリ１１から与えられる６
ビットのデータＱ１〜Ｑ６を各クロックＤ１〜Ｄ６に対
応させて出力する。ここで、リードオンリーメモリ１１
から出力される最終ビットのデータＱ７は、第６クロッ
クＤ６に続く第７クロックＤ７として、次のデータ変換
期間の第１クロックＤ１に対応して出力されることにな
る。即ち、入力されるデジタルデータＤＧ２の第１ビッ
トのデータＱ１及び最終ビットのデーターＱ７は、デジ
タルデータＤＧ２が最大値（＋３）を示すときに限って
「１」となるため、デジタルデータＤＧ２が複数のデー
タ変換期間に亘って最大値を示す場合を除けば、最終ビ
ットのデータＱ７を次のデータ変換期間の第１ビットの
データＱ１に重ねて出力するようにしても差し支えな
い。そして、複数のデータ変換期間に亘ってデジタルデ
ータＤＧ２が最大値を示す場合には、それをＡＮＤゲー
ト１３ｂにより検知し、最大値を示すときには必ず
「０」となる中間ビットのデータＱ４を「１」とするこ
とで対応させる。これにより、デジタルデータＤＧ２が
複数のデータ変換期間に連続して最大値を示すときに
は、図３に示すように、最初のデータ変換期間を除いた
データ変換期間で、各クロックＤ１〜Ｄ６に対応して出
力されるデータＱ１〜Ｑ６が全て「１」となる。
延されたデータＱ７と第１ビットのデータＱ１とが入力
されるＯＲゲート１３ａ、同じく遅延されたデータＱ７
とデータＱ１とが入力されるＡＮＤゲート１３ｂ及びこ
のＡＮＤゲート１３ｂの出力と第４ビットのデータＱ４
とが入力されるＯＲゲート１３ｃからなり、遅延された
最終ビットのデータＱ７が「１」のときに第１ビットの
データを「１」とし、且つ、この第１ビットに「１」が
重なるときに中間ビットのデータＱ４を「１」とするよ
うに構成される。そして、１データ変換期間に６クロッ
クＤ１〜Ｄ６を設定するパラレル／シリアル変換回路１
４は、図２に示すとおり、遅延回路１２及び論理回路１
３を通してリードオンリーメモリ１１から与えられる６
ビットのデータＱ１〜Ｑ６を各クロックＤ１〜Ｄ６に対
応させて出力する。ここで、リードオンリーメモリ１１
から出力される最終ビットのデータＱ７は、第６クロッ
クＤ６に続く第７クロックＤ７として、次のデータ変換
期間の第１クロックＤ１に対応して出力されることにな
る。即ち、入力されるデジタルデータＤＧ２の第１ビッ
トのデータＱ１及び最終ビットのデーターＱ７は、デジ
タルデータＤＧ２が最大値（＋３）を示すときに限って
「１」となるため、デジタルデータＤＧ２が複数のデー
タ変換期間に亘って最大値を示す場合を除けば、最終ビ
ットのデータＱ７を次のデータ変換期間の第１ビットの
データＱ１に重ねて出力するようにしても差し支えな
い。そして、複数のデータ変換期間に亘ってデジタルデ
ータＤＧ２が最大値を示す場合には、それをＡＮＤゲー
ト１３ｂにより検知し、最大値を示すときには必ず
「０」となる中間ビットのデータＱ４を「１」とするこ
とで対応させる。これにより、デジタルデータＤＧ２が
複数のデータ変換期間に連続して最大値を示すときに
は、図３に示すように、最初のデータ変換期間を除いた
データ変換期間で、各クロックＤ１〜Ｄ６に対応して出
力されるデータＱ１〜Ｑ６が全て「１」となる。
【００１４】以上のようなパルス幅変調方式のＤ／Ａ変
換回路１０によると、±３の７ステップの変化を示すデ
ジタルデータＤＧ２を６クロックＤ１〜Ｄ６に対応付け
てアナログ信号に変換することができるため、システム
クロックを変更することなく、データ変換期間をさらに
短く設定でき、オーバーサンプリングの倍数を高くする
ことができる。例えば、３８４ｆSの周波数を有するシ
ステムクロックを用いた場合には、従来、４８倍のオー
バーサンプリングであったのを６４倍とすることが可能
になる。逆に、オーバーサンプリングの周波数を変更し
ない場合には、システムクロックの周波数を低く設定す
ることができ、各回路の動作速度制限をを緩和すること
ができる。
換回路１０によると、±３の７ステップの変化を示すデ
ジタルデータＤＧ２を６クロックＤ１〜Ｄ６に対応付け
てアナログ信号に変換することができるため、システム
クロックを変更することなく、データ変換期間をさらに
短く設定でき、オーバーサンプリングの倍数を高くする
ことができる。例えば、３８４ｆSの周波数を有するシ
ステムクロックを用いた場合には、従来、４８倍のオー
バーサンプリングであったのを６４倍とすることが可能
になる。逆に、オーバーサンプリングの周波数を変更し
ない場合には、システムクロックの周波数を低く設定す
ることができ、各回路の動作速度制限をを緩和すること
ができる。
【００１５】以上の実施例においては、パルス幅変調方
式のＤ／Ａ変換回路１０の入力、即ち、デジタルデータ
ＤＧ２の変化を７ステップとする場合を例示したが、デ
ジタル量子化回路１の判定レベルをその他の奇数段階と
することで、必要に応じたステップ数に設定することが
できる。その場合、パルス幅変調方式のＤ／Ａ変換回路
１０のデータ変換期間には、ステップ数より１少ない数
のクロックが設定される。
式のＤ／Ａ変換回路１０の入力、即ち、デジタルデータ
ＤＧ２の変化を７ステップとする場合を例示したが、デ
ジタル量子化回路１の判定レベルをその他の奇数段階と
することで、必要に応じたステップ数に設定することが
できる。その場合、パルス幅変調方式のＤ／Ａ変換回路
１０のデータ変換期間には、ステップ数より１少ない数
のクロックが設定される。
【００１６】
【発明の効果】本発明によれば、パルス幅変調の際のデ
ータ変換期間を短縮でき、システムクロックの周波数を
高くすることなくオーバーサンプリングの倍数を高く設
定することが可能になる。従って、高い変換精度を実現
でき、Ｓ／Ｎの向上を図れる。また、リードオンリーメ
モリやパラレル／シリアル変換回路のビット数を削減で
きることから、遅延回路やロジック回路を追加したとし
ても全体として回路規模を縮小でき、コストの低減が望
める。
ータ変換期間を短縮でき、システムクロックの周波数を
高くすることなくオーバーサンプリングの倍数を高く設
定することが可能になる。従って、高い変換精度を実現
でき、Ｓ／Ｎの向上を図れる。また、リードオンリーメ
モリやパラレル／シリアル変換回路のビット数を削減で
きることから、遅延回路やロジック回路を追加したとし
ても全体として回路規模を縮小でき、コストの低減が望
める。
【図１】本発明のデルタ・シグマ型Ｄ／Ａ変換器の要部
を示すブロック図である。
を示すブロック図である。
【図２】本発明に用いられるパルス幅変調方式のＤ／Ａ
変換回路の出力波形図である。
変換回路の出力波形図である。
【図３】出力データの置換の様子を説明する波形図であ
る。
る。
【図４】デルタ・シグマ型Ｄ／Ａ変換器の概略を示すブ
ロック図である。
ロック図である。
【図５】従来のパルス幅変調方式のＤ／Ａ変換回路を示
すブロック図である。
すブロック図である。
【図６】従来のパルス幅変調方式のＤ／Ａ変換回路の出
力波形図ある。
力波形図ある。
１ デジタル量子化回路 ２、１０ パルス幅変調方式のＤ／Ａ変換回路 ３ ローパスフィルタ ４、１１ リードオンリーメモリ ５、１５ パラレル／シリアル変換回路 １２ 遅延回路 １３ ロジック回路
Claims (1)
- 【請求項１】 入力される第１のデジタル信号に対応し
て、第１のデジタル信号よりビット数の小さい第２のデ
ジタル信号を得ると共に、第１のデジタル信号に対する
第２のデジタル信号の誤差分を入力側に帰還して加算す
るデルタ・シグマ変調回路、１データ変換期間内に上記
第２のデジタル信号の変化ステップより１すくない数の
クロックを設定し、上記第２のデジタルデータに対応す
るクロック期間に「１」レベルの信号を出力し、残余の
クロック期間に「０」レベルの信号を出力するパルス変
調回路、からなり、上記パルス変調回路は、上記第２の
デジタルデータから、中間ビットを中心として上位側と
下位側とで対称となる上記第２のデジタル信号の変化ス
テップに等しいビット数の第３のデジタル信号を得る手
段と、この第３のデジタル信号の最終ビットを１データ
変換期間記憶し、このビットのデータが「１」を示すと
き、続くデータ変換期間の第１ビットを「１」とすると
共に、この第１ビットに「１」が重なるときには、その
第３のデジタル信号の中間ビットを「１」とする手段
と、を備えることを特徴とするデルタ・シグマ型Ｄ／Ａ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1410892A JP2708994B2 (ja) | 1992-01-29 | 1992-01-29 | デルタ・シグマ型ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1410892A JP2708994B2 (ja) | 1992-01-29 | 1992-01-29 | デルタ・シグマ型ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206864A JPH05206864A (ja) | 1993-08-13 |
| JP2708994B2 true JP2708994B2 (ja) | 1998-02-04 |
Family
ID=11851927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1410892A Expired - Lifetime JP2708994B2 (ja) | 1992-01-29 | 1992-01-29 | デルタ・シグマ型ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708994B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112008001060T5 (de) * | 2007-04-18 | 2010-02-11 | Advantest Corp. | D/A-Wandler und D/A-Umwandlungsverfahren |
-
1992
- 1992-01-29 JP JP1410892A patent/JP2708994B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05206864A (ja) | 1993-08-13 |
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