JP2752284B2

JP2752284B2 - ビット圧縮回路

Info

Publication number: JP2752284B2
Application number: JP4036441A
Authority: JP
Inventors: 浩二林
Original assignee: Sanyo Denki Co Ltd
Current assignee: Sanyo Denki Co Ltd
Priority date: 1992-02-24
Filing date: 1992-02-24
Publication date: 1998-05-18
Anticipated expiration: 2013-05-18
Also published as: JPH05235773A; KR930018843A; KR100193359B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オーバーサンプリング
及びノイズシェーピングを用いてデジタルデータのビッ
ト数を圧縮するビット圧縮回路に関する。

【０００２】

【従来の技術】コンパクトディスクプレーヤ等のデジタ
ルオーディオ機器では、アナログ音声が所定の周波数で
サンプリングされて適数ビットのデジタルデータとして
記録されている。そして再生時には、コンパクトディス
ク等の記録媒体から読み出されるデジタルデータがＤ／
Ａ変換器によりアナログ信号に復元され、アンプ及びス
ピーカを通して音声信号として再生される。このデジタ
ルデータの再生時には、Ｄ／Ａ変換の変換誤差を最小限
にして再生信号の歪みを抑圧することが望まれ、これに
対応できるような高い変換精度を得られるＤ／Ａ変換方
式が各種考えられている。

【０００３】図３は、デルタ・シグマ型Ｄ／Ａ変換器の
概略を示すブロック図である。ビット圧縮回路１は、例
えば、１６ビットのデジタルデータＤＧ１を受けて、こ
のデジタルデータＤＧ１を３ビットのデジタルデータＤ
Ｇ２に変換して出力する。このビット圧縮回路１でのデ
ータの変換では、サンプリング周波数ｆ_Sの４８倍の周
波数（４８ｆ_S）でデジタルデータＤＧ１をオーバーサ
ンプリングし、±３の７段階で再度量子化して３ビット
のデジタルデータＤＧ２を得るように構成される。この
際、量子化ノイズ、即ち、デジタルデータＤＧ１に対す
るデジタルデータＤＧ２の誤差は、各変換ステップで誤
差を順次フィードバックして入力側のデジタルデータＤ
Ｇ１に加算する、所謂ノイズシェーピングループにより
高周波領域側に偏らされている。このため、低周波領域
における量子化ノイズが大幅に低減され、ローパスフィ
ルタを通すことにより量子化ノイズは大部分が無視され
る。

【０００４】パルス幅変調回路２は、入力されるデジタ
ルデータＤＧ３が３ビットの場合、１データ変換期間に
８クロックを設定し、この８クロック期間のうち、デジ
タルデータＤＧ２に対応するクロック期間に「１」レベ
ルの信号を出力し、残余のクロック期間に「０」レベル
の信号を出力するように構成される。これにより、デジ
タルデータＤＧ２に対応して「１」及び「０」レベルの
信号を繰り返す１ビットのデジタルデータＤＧ３が得ら
れる。そして、このデジタルデータＤＧ３は、ＲＣ回路
等で構成されるアナログローパスフィルタ３を通すこと
により、高周波成分が除去されてアナログ信号ＡＮとし
て次段の回路へ出力される。

【０００５】図４は、２次のノイズシェーピングループ
を採用したビット圧縮回路１の構成を示すブロック図で
ある。量子化回路４は、１６ビットのデジタルデータＤ
Ｇ１が示す信号レベルを±３の７段階で評価し、それら
に対応する３ビットのデジタルデータＤＧ２を出力す
る。この量子化回路４の入力側のデータ及び出力側のデ
ータは、それぞれ加算回路５に入力され、量子化回路４
に入力されるデータから量子化回路４より出力されるデ
ータが差し引かれて量子化ノイズを表すデータが算出さ
れる。この量子化ノイズを表すデータは、遅延回路６に
供給されて１サンプリング期間だけ遅延され、第２の遅
延回路７及び乗算回路８に入力される。そして、遅延回
路７の出力が加算回路９に入力されてデジタルデータＤ
Ｇ１から差し引かれると共に、乗数が２に設定された乗
算回路８の出力が加算回路１０に入力されて加算回路９
の出力に足し合わされ、この加算回路１０の出力が量子
化回路４に入力される。

【０００６】ここで、デジタルデータＤＧ１、ＤＧ２を
Ｘ、Ｙ、加算回路１０、９の出力をＡ、Ｂとし、量子化
回路４での量子化ノイズをＮとすると、加算回路５の出
力が−Ｎとなることから、Ｙ＝Ａ＋ＮＢ−２Ｎ・Ｚ^-1＝ＡＸ＋Ｎ・Ｚ^-2＝Ｂの３式が成り立つ。そこで、これらの式よりＡ、Ｂを消
去すると、入力Ｘに対する出力Ｙは、Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）² となるため、２次のノイズシェーピング動作が示され
る。

【０００７】これに対して３次のノイズシェーピングル
ープを採用するビット圧縮回路は、図５に示すように、
２次のノイズシェーピングループを構成するビット圧縮
回路の入力側に、遅延回路１１、乗算回路１２及び加算
回路１３が追加されている。即ち、遅延回路７の出力を
遅延回路１１及び乗算回路１２に入力し、遅延回路１１
の出力を加算回路１３に入力してデジタルデータＤＧ１
に足し合わせると共に、乗算回路１２の出力を加算回路
９に入力して加算回路１３の出力から差し引くように構
成される。なお、各乗算回路８及び１２の乗数について
は、共に３に設定される。

【０００８】ここで、加算回路１３の出力をＣとすれ
ば、図４の場合と同様にして、Ｙ＝Ａ＋ＮＢ−３Ｎ・Ｚ^-1＝ＡＣ＋３Ｎ・Ｚ^-2＝ＢＸ−Ｎ・Ｚ^-3＝Ｃの４式が成り立つ。これらの式よりＡ、Ｂ、Ｃを消去す
ることで、Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）³ となるため、３次のノイズシェーピング動作が示され
る。

【０００９】ところで、Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）ⁿで
表されるｎ次のノイズシェーピングループの特性は、通
常｜Ｚ^-1｜が１より小さいことから、ノイズシェーピン
グの次数を高くするほどノイズ成分を小さくすることが
できる。しかしながら、次数の高いノイズシェーピング
ループでは、高周波領域へのノイズ成分の偏りが増すた
め、高周波帯域のノイズを除去するローパスフィルタ３
に対して急峻な特性が要求される。従って、ノイズシェ
ーピングループの次数は、低周波帯域でのノイズを抑圧
することを目的とする場合に高く設定され、逆に高周波
帯域のノイズを抑圧することを目的とする場合には低く
設定される。

【００１０】

【発明が解決しようとする課題】回路設計の際にノイズ
シェーピングループの次数が設定されるデルタ・シグマ
型Ｄ／Ａ変換器においては、その変換特性が固定された
ものとなり、利用範囲が限られるため、汎用性に欠け、
コスト高となる問題を有している。そこで本発明は、ノ
イズシェーピングループの次数を可変設定できるように
してデルタ・シグマ型Ｄ／Ａ変換器の変換特性を目的に
応じて変更することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、一定の周期で入力される複数ビットの第１のデジタ
ルデータを第１のデジタルデータの入力周期より短い周
期でサンプリングし、ビット数が削減された第２のデジ
タルデータに変換する量子化回路と、上記第１のデジタ
ルデータから上記第２のデジタルデータへの変換時に生
じる量子化ノイズを表すデータを各変換毎にサンプリン
グ周期単位で遅延した後に上記量子化回路の入力側に帰
還して入力側のデータに順次加算するｎ次のノイズシェ
ーピングループと、このノイズシェーピングループとは
別に上記量子化ノイズを表すデータをサンプリング周期
毎に順次加算し、累加算データを上記量子化回路の入力
側に帰還する積分型の補助ループと、を備え、上記補助
ループからの累加算データを上記量子化回路の入力側の
データに加算して（ｎ＋１）次のノイズシェーピングル
ープを構成することにある。

【００１２】

【作用】本発明によれば、ｎ次のノイズシェーピングル
ープに補助ループを付加して（ｎ＋１）次とし、この補
助ループを回路外部から与えられるモード設定用の信号
等に対応して選択的に動作させることで、回路構成を変
更することなくノイズシェーピングループの次数の変更
が可能となる。これにより、デルタ・シグマ型Ｄ／Ａ変
換器の変換特性を外部からの指示によって切り換えるこ
とができるようになる。

【００１３】

【実施例】図１は、本発明のビット圧縮回路の一実施例
を示す回路図で、（２＋１）次のノイズシェーピングル
ープを採用した場合の構成を示す。この図において、加
算回路５、９、１０、遅延回路６、７、及び乗算回路８
は、図４と同一であり、量子化回路４の入力側のデータ
から出力側のデータを差し引いて得たデータを遅延回路
６に入力し、この遅延回路６の出力を遅延回路７を通し
てデジタルデータＤＧ１から差し引くと共に乗算回路８
を通して加算回路９の出力に足し合わせて２次のノイズ
シェーピングループを構成している。

【００１４】本発明の特徴とするところは、遅延回路６
の出力を積分して量子化回路４の入力側に帰還する補助
ループを設け、この補助ループから帰還されたデータを
量子化回路４の入力に選択的に足し合わせるようにした
ところにある。即ち、補助ループは、加算回路２１及び
遅延回路２２からなる積分回路２０により構成され、こ
の積分回路２０の出力が、量子化回路４の入力側に設け
られた加算回路２３に入力される。そして、積分回路２
０からの帰還データあるいは「０」データの何れかが、
加算回路２３で加算回路１０の出力に足し合わされるこ
とになる。この加算回路２３における入力データの選択
は、加算回路の入力側に入力切り換え用のゲートを設け
ることにより容易に実現され、このゲートを制御する制
御信号としては、回路外部から供給されるモード設定用
の信号が用いられる。

【００１５】ここで、デジタルデータＤＧ１、ＤＧ２を
Ｘ、Ｙ、加算回路１０、９の出力をＡ、Ｂとし、加算回
路５の出力をＫとすると、Ｋ＝Ａ−Ｙ・・・・（１）Ａ＝Ｂ＋２Ｋ・Ｚ^-1 ・・・・（２）Ｂ＝Ｘ−Ｋ・Ｚ^-1 ・・・・（３）の３式が成り立つ。そこで、式（２）及び式（３）より
Ａ、Ｂを消去すると、入力Ｘに対する出力Ｙは、Ｙ＝Ｘ−Ｋ・（１−Ｚ^-1）² ・・・・（４）となる。また、量子化回路４での量子化ノイズをＮと
し、積分回路２０の出力をαとすれば、Ｙ＝Ａ＋Ｎ＋α ・・・・（５）が成り立つ。このとき、α＝０（加算回路２３が「０」
データを加算するとき）であれば、式（１）及び式
（５）より、Ｋ＝−Ｎとなるため、式（４）は、Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）² となる。一方、α≠０（加算回路２３が帰還データを加
算するとき）であれば、積分回路２３の伝達関数が（１
−Ｚ^-1）^-1であることから、α＝Ｋ・Ｚ^-1・（１−
Ｚ^-1）^-1となり、式（１）及び式（５）より、Ｋ＝−Ｎ
・（１−Ｚ^-1）となるため、式（４）は、Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）³ となる。

【００１６】従って、加算回路２３で加算回路１０の出
力に積分回路２０の帰還データを足し合わせて量子化回
路４に入力すると、３次のノイズシェーピングループが
実現され、「０」データを足し合わせて量子化回路４に
入力すると、２次のノイズシェーピングループが実現さ
れる。これにより、加算回路２３の動作の選択に対応し
てノイズシェーピングループの次数が変更される。

【００１７】図２は、本発明のビット圧縮回路の他の実
施例を示す回路図で、図１と同様、（２＋１）次のノイ
ズシェーピングループを採用した場合の構成を示す。量
子化回路３０は、図４の場合と同様に、１６ビットのデ
ジタルデータＤＧ１が示す信号レベルを±３の７段階で
評価することで、３ビットのデジタルデータＤＧ２に圧
縮する。この量子化回路３０の入力側には、３次のノイ
ズシェーピングループに対応できるように、３つの加算
回路３１〜３３及び積分回路３４〜３６が交互に直列接
続される。また、量子化回路３０の出力側の信号は、遅
延回路３７に入力され、１サンプリング期間遅延されて
各加算回路３１〜３３に入力される。これにより、加算
回路３１でデジタルデータＤＧ１から遅延回路３７の出
力が差し引かれて積分回路３４に入力され、同様にし
て、各加算回路３２、３３で前段の積分回路３４、３５
の出力から遅延回路３７の出力がそれぞれ差し引かれて
次段の積分回路３５、３６に入力される。そして、積分
回路３６の出力が、最終的に量子化回路３０に入力され
る。

【００１８】ここで、デジタルデータＤＧ１、ＤＧ２を
Ｘ、Ｙ、積分回路３６、３５、３４の出力をＡ、Ｂ、Ｃ
とし、量子回路３０での量子化ノイズをＮとすると、Ｙ＝Ａ＋Ｎ・・・・（６）Ａ＝（Ｂ−Ｙ・Ｚ^-1）・（１−Ｚ^-1）^-1 ・・・・（７）Ｂ＝（Ｃ−Ｙ・Ｚ^-1）・（１−Ｚ^-1）^-1 ・・・・（８）Ｃ＝（Ｘ−Ｙ・Ｚ^-1）・（１−Ｚ^-1）^-1 ・・・・（９）の４式が成り立つ。そこで、式（６）及び式（７）より
Ａを消去すると、Ｙ＝Ｂ＋Ｎ・（１−Ｚ^-1）・・・・（１０）となる。そして、式（１０）及び式（８）よりＢを消去
すると、Ｙ＝Ｃ＋Ｎ・（１−Ｚ^-1）² ・・・・（１１）となり、さらに式（１１）及び式（９）よりＣを消去す
ると、入力Ｘに対する出力Ｙは、Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）³ ・・・・（１２）となるため、３次のノイズシェーピング動作が示され
る。

【００１９】このとき、加算回路３１に入力される遅延
回路３７の出力を「０」データに置き換え、さらに積分
回路３４の積分動作を停止すると、式（９）がＣ＝Ｘと
なるため式（１２）が成り立たず、式（１１）の段階
で、入力Ｘに対する出力Ｙが、Ｙ＝Ｘ＋Ｎ・（１−Ｚ^-1）² ・・・・（１３）となり、２次のノイズシェーピング動作となる。従っ
て、加算回路３１及び積分回路３４の動作の選択によ
り、ノイズシェーピングループの次数を２次あるいは３
次に設定することができる。

【００２０】このようなノイズシェーピングループにお
いては、加算回路及び積分回路をさらに追加し、各段の
加算回路及び積分回路の動作を選択的に停止させること
により、ノイズシェーピングループの次数の選択の幅を
拡大することが可能である。

【００２１】

【発明の効果】本発明によれば、ノイズシェーピングル
ープの次数を回路外部からの指示により設定することが
できるため、回路構成を変更することなくＤ／Ａ変換器
の変換特性を切り換えることができる。従って、装置の
汎用性が拡大されて同一構成のＤ／Ａ変換器を広い範囲
に採用できるようになり、コストの低減が図れる。

【図面の簡単な説明】

【図１】本発明のビット圧縮回路の一実施例を示す回路
図である。

【図２】本発明のビット圧縮回路の他の実施例を示す回
路図である。

【図３】デルタ・シグマ型Ｄ／Ａ変換器の構成を示すブ
ロック図である。

【図４】２次のノイズシェーピングループを採用するビ
ット圧縮回路の回路図である。

【図５】３次のノイズシェーピングループを採用するビ
ット圧縮回路の回路図である。

【符号の説明】

１ビット圧縮回路２パルス幅変調回路３ローパスフィルタ４量子化回路５、９、１０、１３、２１、２３、３１、３２、３３
加算回路６、７、１１、２２、３７遅延回路８、１２乗算回路２０、３４、３５、３６積分回路

Claims

(57)【特許請求の範囲】

【請求項１】一定の周期で入力される複数ビットの第
１のデジタルデータを第１のデジタルデータの入力周期
より短い周期でサンプリングし、ビット数が削減された
第２のデジタルデータに変換する量子化回路と、上記第
１のデジタルデータから上記第２のデジタルデータへの
変換時に生じる量子化ノイズを表すデータを各変換毎に
サンプリング周期単位で遅延した後に上記量子化回路の
入力側に帰還して入力側のデータに順次加算するｎ次の
ノイズシェーピングループと、このノイズシェーピング
ループとは別に上記量子化ノイズを表すデータをサンプ
リング周期毎に順次加算し、累加算データを上記量子化
回路の入力側に帰還する積分型の補助ループと、を備
え、上記補助ループからの累加算データを上記量子化回
路の入力側のデータに加算して（ｎ＋１）次のノイズシ
ェーピングループを構成することを特徴とするビット圧
縮回路。
【請求項２】上記補助ループからの誤差データを上記
量子化回路の入力側のデータに加算するか否かを指定す
る制御手段を有することを特徴とする請求項１記載のビ
ット圧縮回路。