JPH0695619B2 - ディジタルボリュームの劣化防止回路 - Google Patents
ディジタルボリュームの劣化防止回路Info
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- JPH0695619B2 JPH0695619B2 JP2130131A JP13013190A JPH0695619B2 JP H0695619 B2 JPH0695619 B2 JP H0695619B2 JP 2130131 A JP2130131 A JP 2130131A JP 13013190 A JP13013190 A JP 13013190A JP H0695619 B2 JPH0695619 B2 JP H0695619B2
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- digital
- control
- circuit
- data
- gain
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/06—Volume compression or expansion in amplifiers having semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
- H03G3/002—Control of digital or coded signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
- H03G3/001—Digital control of analog signals
Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタルオーディオシステムのディジタルボ
リューム制御回路に関するもので、特にディジタルボリ
ューム制御回路で発生する音質の劣化を防止しうる回路
に関するものである。
リューム制御回路に関するもので、特にディジタルボリ
ューム制御回路で発生する音質の劣化を防止しうる回路
に関するものである。
従来の技術及び問題点 ディジタルレベル制御は入力するディジタルオーディオ
データに対して乗算係数（Ｋ）で乗算することによって
動作される。一般的に、ディジタルオーディオシステム
においては第１図中の上側の図に示されたデータ構成図
のような左右側２チャンネルの16ビットディジタルオー
ディオデータを取扱うようになるが、6dB以上のレベル
が減殺される場合の第１図中の下側の図に示されたよう
な“ビットダウン”現象が発生される。即ち6dB以上の
レベルが減殺される時16ビットのオーディオデータをシ
フト（shift right）させるのでLSB側に位置するオーデ
ィオデータビットが除去されるビットダウン現象が発生
され、これによってダイナミックレンジの減少されるこ
とによって音質の劣化を招来する問題点があった。
データに対して乗算係数（Ｋ）で乗算することによって
動作される。一般的に、ディジタルオーディオシステム
においては第１図中の上側の図に示されたデータ構成図
のような左右側２チャンネルの16ビットディジタルオー
ディオデータを取扱うようになるが、6dB以上のレベル
が減殺される場合の第１図中の下側の図に示されたよう
な“ビットダウン”現象が発生される。即ち6dB以上の
レベルが減殺される時16ビットのオーディオデータをシ
フト（shift right）させるのでLSB側に位置するオーデ
ィオデータビットが除去されるビットダウン現象が発生
され、これによってダイナミックレンジの減少されるこ
とによって音質の劣化を招来する問題点があった。
問題点を解決する手段 したがって、本発明の目的はディジタル方式で音量を制
御するディジタルボリューム回路でディジタル音量調節
時ディジタル音量データおよびレベル減殺による制御デ
ータを発生した後上記制御データによって音量データの
利得を制御して音質の劣化を防止しうる回路を提供する
ことにある。
御するディジタルボリューム回路でディジタル音量調節
時ディジタル音量データおよびレベル減殺による制御デ
ータを発生した後上記制御データによって音量データの
利得を制御して音質の劣化を防止しうる回路を提供する
ことにある。
実施例 以下、本発明を図面を参照して詳細に説明する。
第２図は本発明のブロック構成図であって、ディジタル
方式のオーディオデータを出力するディジタル信号処理
回路10と、 上記ディジタルオーディオデータのチャンネルを分離し
システム制御部の制御下にディジタルオーディオデータ
にレベル減殺による制御データを附加すると同時にオー
ディオデータおよび制御データを分離するためのワード
クロックおよびデータ出力のためのビットクロックを発
生するディジタルレベル制御回路20と、 上記ディジタルレベル制御回路20の左側チャンネルデー
タを入力して上記ワードクロックの制御ワード周期の間
にビットクロックによって制御データを検出する第１制
御信号検出回路30と、 上記ディジタルレベル制御回路20の左側チャンネルデー
タを入力してワードクロックのオーディオワード周期の
間にビットクロックによってオーディオデータを受信し
てアナログ変換する第１ディジタル／アナログ変換器40
と、 上記第１ディジタル／アナログ変換器40の出力を上記第
１制御信号検出回路30の出力によって利得を制御する第
１利得制御回路70と、 上記第１利得制御回路70の出力を低域濾波して出力する
第１低域フィルター90と、 上記ディジタルレベル制御回路20の右側チャンネルデー
タを入力して上記ワードクロックの制御ワード周期の間
にビットクロックによって制御データを検出する第２制
御信号検出回路50と、 上記ディジタルレベル制御回路20の右側チャンネルデー
タを入力してワードクロックのオーディオワード周期の
間にビットクロックによってオーディオデータを受信し
てアナログ変換する第２ディジタル／アナログ変換器60
と、 上記第２ディジタル／アナログ変換器60の出力を上記第
２制御信号検出回路50の出力によって利得を制御する第
２利得制御回路80と、 上記第２利得制御回路80の出力を低域盧波して出力する
第２低域フィルター100とから構成される。
方式のオーディオデータを出力するディジタル信号処理
回路10と、 上記ディジタルオーディオデータのチャンネルを分離し
システム制御部の制御下にディジタルオーディオデータ
にレベル減殺による制御データを附加すると同時にオー
ディオデータおよび制御データを分離するためのワード
クロックおよびデータ出力のためのビットクロックを発
生するディジタルレベル制御回路20と、 上記ディジタルレベル制御回路20の左側チャンネルデー
タを入力して上記ワードクロックの制御ワード周期の間
にビットクロックによって制御データを検出する第１制
御信号検出回路30と、 上記ディジタルレベル制御回路20の左側チャンネルデー
タを入力してワードクロックのオーディオワード周期の
間にビットクロックによってオーディオデータを受信し
てアナログ変換する第１ディジタル／アナログ変換器40
と、 上記第１ディジタル／アナログ変換器40の出力を上記第
１制御信号検出回路30の出力によって利得を制御する第
１利得制御回路70と、 上記第１利得制御回路70の出力を低域濾波して出力する
第１低域フィルター90と、 上記ディジタルレベル制御回路20の右側チャンネルデー
タを入力して上記ワードクロックの制御ワード周期の間
にビットクロックによって制御データを検出する第２制
御信号検出回路50と、 上記ディジタルレベル制御回路20の右側チャンネルデー
タを入力してワードクロックのオーディオワード周期の
間にビットクロックによってオーディオデータを受信し
てアナログ変換する第２ディジタル／アナログ変換器60
と、 上記第２ディジタル／アナログ変換器60の出力を上記第
２制御信号検出回路50の出力によって利得を制御する第
２利得制御回路80と、 上記第２利得制御回路80の出力を低域盧波して出力する
第２低域フィルター100とから構成される。
第３図は上記第２図の詳細接続構成図である。
第４図は上記第２図中の第１および第２制御信号検出回
路30,50の詳細図であり、ディジタルレベル制御回路20
で発生する該当チャンネルのデータ中の制御データのワ
ードクロック周期の間に発生する制御データをビットク
ロックによって検出する制御データ検出回路110と、 直列の上記検出制御データを並列変換する直／並列変換
器120と、 上記直／並列変換器120の出力を緩衝して各々第１また
は第２利得制御回路70,80に出力するバッファ130とから
構成される。
路30,50の詳細図であり、ディジタルレベル制御回路20
で発生する該当チャンネルのデータ中の制御データのワ
ードクロック周期の間に発生する制御データをビットク
ロックによって検出する制御データ検出回路110と、 直列の上記検出制御データを並列変換する直／並列変換
器120と、 上記直／並列変換器120の出力を緩衝して各々第１また
は第２利得制御回路70,80に出力するバッファ130とから
構成される。
第５図は第２図中の第１および第２利得制御回路70,80
の具体回路図であって、 上記アナログオーディオデータ出力端に並列に上記コン
トロールデータのビット数に対応するスイッチおよび抵
抗を直列接続して演算増幅器（OP1）の反転端子に接続
し、非反転端子の入力をグラウンド電位にする上記演算
増幅器（OP1）の出力を帰還抵抗を通じて帰還されてア
ナログ方式にオーディオデータの利得を減殺させてある
ことを図示してある。
の具体回路図であって、 上記アナログオーディオデータ出力端に並列に上記コン
トロールデータのビット数に対応するスイッチおよび抵
抗を直列接続して演算増幅器（OP1）の反転端子に接続
し、非反転端子の入力をグラウンド電位にする上記演算
増幅器（OP1）の出力を帰還抵抗を通じて帰還されてア
ナログ方式にオーディオデータの利得を減殺させてある
ことを図示してある。
第６図は１ワードに対する形態図であって、16ビットの
オーディオデータワードと７ビットの制御データワード
を１ワード（23ビット）とする。
オーディオデータワードと７ビットの制御データワード
を１ワード（23ビット）とする。
第７図は制御ワードのビット構成図であり、 第８図は制御ワードの各ビットによるディジタルレベル
減殺量を図示してある。
減殺量を図示してある。
第９図は上記制御ワードの状態により第１および第２利
得制御回路のスイッチが駆動されてオーディオ信号がア
ナログ的に利得制御される過程を図示してある。
得制御回路のスイッチが駆動されてオーディオ信号がア
ナログ的に利得制御される過程を図示してある。
第10図は本発明により本来オーディオデータを演算した
後該当データのレベル減殺による制御データによって利
得を制御する本発明の一側のチャンネルに対して図示し
たブロック図である。
後該当データのレベル減殺による制御データによって利
得を制御する本発明の一側のチャンネルに対して図示し
たブロック図である。
第11A〜第11B図は6dB以下のレベル制御時の利得制御波
形図であり、 第12A〜第12B図は12dB以下のレベル制御時の利得制御波
形図であり、 第13A〜第13B図は0dB以下のレベル制御時の利得制御波
形図である。
形図であり、 第12A〜第12B図は12dB以下のレベル制御時の利得制御波
形図であり、 第13A〜第13B図は0dB以下のレベル制御時の利得制御波
形図である。
上述の構成に基づいて本発明を第２−第10図を参照して
詳細に説明する。
詳細に説明する。
ディジタル信号処理回路10はテープまたはディスク等に
ディジタル的に記録されてある再生オーディオデータを
処理して16ビットの純粋ディジタルオーディオデータを
発生する。以後、上記16ビットオーディオデータがディ
ジタルレベル制御回路20の入力端子（DI）に入力される
と、上記ディジタルレベル制御回路20は入力ディジタル
オーディオデータを演算した後システム制御部から印加
されるレベル制御データを端子MDTAに受信してレベル減
殺量が０−−36dBに対して各々区分を置いてオーディオ
データに制御ワードを附加することによってディジタル
レベル制御動作をする。即ち、上記ディジタルレベル制
御回路20はディジタルオーディオデータの左右チャンネ
ルを分離し、ここにレベル制御のための７ビットの制御
データを賦与した後、Ｌ−CH（左チャンネル）出力端子
DOLおよびＲ−CH（右チャンネル）出力端子DORに該当チ
ャンネルのオーディオおよび制御データを出力すると同
時に、上記データを伝送するためのビットクロックBCK
およびデータ中のオーディオおよび制御データ区分のた
めのワードクロックWCKを出力する。このとき、上記デ
ィジタルレベル制御回路20のDORおよびDOL端子を出力す
るデータ形態は第６図のような構成をもつが、Ｌ−CHお
よびＲ−CHの各々に対する１ワードは約23ビットで16ビ
ットのオーディオワードと７ビットの制御ワードで構成
される。このとき、上記オーディオワードは16ビットの
純粋なオーディオデータであり、コントロールワードは
上記オーディオワードのレベル減殺による制御データで
制御ワード値の状態により上記オーディオデータの利得
が制御される。上記制御ワードの構成は第７図に詳細に
図示されているが、７ビットの制御ワードは各々のレベ
ル制御ステップに対して１ビットずつ該当される。即
ち、減殺されるレベルにより制御ワードの該当ビットが
セットされるが、これは第８図に詳細に図示されてい
る。
ディジタル的に記録されてある再生オーディオデータを
処理して16ビットの純粋ディジタルオーディオデータを
発生する。以後、上記16ビットオーディオデータがディ
ジタルレベル制御回路20の入力端子（DI）に入力される
と、上記ディジタルレベル制御回路20は入力ディジタル
オーディオデータを演算した後システム制御部から印加
されるレベル制御データを端子MDTAに受信してレベル減
殺量が０−−36dBに対して各々区分を置いてオーディオ
データに制御ワードを附加することによってディジタル
レベル制御動作をする。即ち、上記ディジタルレベル制
御回路20はディジタルオーディオデータの左右チャンネ
ルを分離し、ここにレベル制御のための７ビットの制御
データを賦与した後、Ｌ−CH（左チャンネル）出力端子
DOLおよびＲ−CH（右チャンネル）出力端子DORに該当チ
ャンネルのオーディオおよび制御データを出力すると同
時に、上記データを伝送するためのビットクロックBCK
およびデータ中のオーディオおよび制御データ区分のた
めのワードクロックWCKを出力する。このとき、上記デ
ィジタルレベル制御回路20のDORおよびDOL端子を出力す
るデータ形態は第６図のような構成をもつが、Ｌ−CHお
よびＲ−CHの各々に対する１ワードは約23ビットで16ビ
ットのオーディオワードと７ビットの制御ワードで構成
される。このとき、上記オーディオワードは16ビットの
純粋なオーディオデータであり、コントロールワードは
上記オーディオワードのレベル減殺による制御データで
制御ワード値の状態により上記オーディオデータの利得
が制御される。上記制御ワードの構成は第７図に詳細に
図示されているが、７ビットの制御ワードは各々のレベ
ル制御ステップに対して１ビットずつ該当される。即
ち、減殺されるレベルにより制御ワードの該当ビットが
セットされるが、これは第８図に詳細に図示されてい
る。
上記のようなディジタルレベル制御回路20のDOLおよびD
OR出力は各々第１および第２制御信号検出回路30,50お
よび第１および第２ディジタル／アナログ変換器40,60
に印加されるが、ここでＬ−CHのオーディオデータに対
する利得を制御する構成が同一であるので、Ｌ−CHのオ
ーディオデータに対する利得を制御する過程を中心とし
て説明する。
OR出力は各々第１および第２制御信号検出回路30,50お
よび第１および第２ディジタル／アナログ変換器40,60
に印加されるが、ここでＬ−CHのオーディオデータに対
する利得を制御する構成が同一であるので、Ｌ−CHのオ
ーディオデータに対する利得を制御する過程を中心とし
て説明する。
上記制御信号検出回路30,50は第３図のような構成をも
っているが、まず、ディジタルデータ検出回路110は上
記ディジタルレベル制御回路20で出力するデータ中制御
データ周期のワードクロックによってオーディオデータ
を除外した第７図のような制御ワードのみを検出する。
そうすると直／並列変換器120は上記検出制御ワードを
並列データに変換してアナログスイッチ制御用のC0−C6
信号を発生しバッファ130を通じて第１利得制御回路70
に出力する。
っているが、まず、ディジタルデータ検出回路110は上
記ディジタルレベル制御回路20で出力するデータ中制御
データ周期のワードクロックによってオーディオデータ
を除外した第７図のような制御ワードのみを検出する。
そうすると直／並列変換器120は上記検出制御ワードを
並列データに変換してアナログスイッチ制御用のC0−C6
信号を発生しバッファ130を通じて第１利得制御回路70
に出力する。
このとき、上記ディジタルレベル制御回路20のDOL出力
は第１ディジタル／アナログ変換器40に印加されるが、
このとき、第１ディジタル／アナログ変換器40はオーデ
ィオデータ周期のワードクロックの間のイネイブルされ
てビットクロックによってDOL端子を出力するデータ中
の16ビットのオーディオデータのみを受信してアナログ
信号として変換する。
は第１ディジタル／アナログ変換器40に印加されるが、
このとき、第１ディジタル／アナログ変換器40はオーデ
ィオデータ周期のワードクロックの間のイネイブルされ
てビットクロックによってDOL端子を出力するデータ中
の16ビットのオーディオデータのみを受信してアナログ
信号として変換する。
したがって、第１ディジタル／アナログ変換器40はレベ
ル減殺に関係なしに本来の16ビットオーディオデータに
対するアナログ信号を常に発生する。以後、上記第１デ
ィジタル／アナログ変換器40の出力は第１利得制御回路
70で上記第１制御信号検出回路30で出力する制御ワード
（C0−C6）の状態により制御されるが、第５図に示すよ
うに上記制御ワードCO−C6信号は各々アナログスイッチ
S0−S6を制御する。上記第１利得制御回路70の構成にお
いて抵抗（R0−R6,RF）と演算増幅器（OP1）は反転型増
幅器構成で上記制御ワードC0−C6の状態によってアナロ
グスイッチS0−S6がON/OFFされて利得が可変される。即
ちS0が“ON"される場合には上記演算増幅器（OP1）の出
力電圧はVout＝−RF/Ro◎Vinになるが、S6が“ON"され
る場合にはVout＝−RF/R6◎Vinになる。したがって、上
記制御ワードC0−C6によるスイッチS0−S6が制御され、
上記スイッチS0−S6に直列連結された入力抵抗R0−R6の
値をよく決定すると、ディジタルオーディオデータのレ
ベル減殺量を制御しうる。
ル減殺に関係なしに本来の16ビットオーディオデータに
対するアナログ信号を常に発生する。以後、上記第１デ
ィジタル／アナログ変換器40の出力は第１利得制御回路
70で上記第１制御信号検出回路30で出力する制御ワード
（C0−C6）の状態により制御されるが、第５図に示すよ
うに上記制御ワードCO−C6信号は各々アナログスイッチ
S0−S6を制御する。上記第１利得制御回路70の構成にお
いて抵抗（R0−R6,RF）と演算増幅器（OP1）は反転型増
幅器構成で上記制御ワードC0−C6の状態によってアナロ
グスイッチS0−S6がON/OFFされて利得が可変される。即
ちS0が“ON"される場合には上記演算増幅器（OP1）の出
力電圧はVout＝−RF/Ro◎Vinになるが、S6が“ON"され
る場合にはVout＝−RF/R6◎Vinになる。したがって、上
記制御ワードC0−C6によるスイッチS0−S6が制御され、
上記スイッチS0−S6に直列連結された入力抵抗R0−R6の
値をよく決定すると、ディジタルオーディオデータのレ
ベル減殺量を制御しうる。
上記第４図においてR0＝RF＝Ｒとするとき、 R1＝2R,R2＝4R,R3＝8R,R4＝16R R5＝32R,R6＝64Rに定めると、 C0＝１である場合 になり C1＝１である場合 になり C2＝１である場合 になり C3＝１である場合 になり C4＝１である場合 になり C5＝１である場合 になり C6＝１である場合 になり 制御ワードの状態により上記のようにオーディオ信号の
レベルを制御する第１利得制御回路70の動作は第９図に
図示されてある。
レベルを制御する第１利得制御回路70の動作は第９図に
図示されてある。
上記のように利得が調節されたＬ−CHのオーディオ信号
は第１低域フィルター90を通じて出力される。また、上
記のようなＬ−CHの動作と同様にＲ−CHも７ビットの制
御ワードを利用して16ビットディジタルオーディオデー
タに対する利得を制御するが、第２制御信号検出回路5
0,第２ディジタル／アナログ変換器60,第２利得制御回
路80および第２低域フィルター100の動作は各々第１制
御信号検出回路30,第１ディジタル／アナログ変換器40,
第１利得制御回路70および第１低域フィルター90と同一
である。
は第１低域フィルター90を通じて出力される。また、上
記のようなＬ−CHの動作と同様にＲ−CHも７ビットの制
御ワードを利用して16ビットディジタルオーディオデー
タに対する利得を制御するが、第２制御信号検出回路5
0,第２ディジタル／アナログ変換器60,第２利得制御回
路80および第２低域フィルター100の動作は各々第１制
御信号検出回路30,第１ディジタル／アナログ変換器40,
第１利得制御回路70および第１低域フィルター90と同一
である。
第10図を参照してレベル減殺量によるオーディオ信号の
利得調節過程を説明すると、システム制御部からのレベ
ル制御データを入力するディジタルレベル制御回路20に
おいては所定の入力ディジタルオーディオデータに対す
る演算を遂行してこれを遂行するが、このときのレベル
制御減殺量が０−−36dBに対して各々区分を置いて出力
データの制御ワード部に表示する。即ち、減殺量が0dB
−−5.9dBまでは制御ワードのC0が“1"になり、減殺量
が−6dB−−11.9dBまでは制御ワードのC1が“1"にな
る。減殺量が−6dB以下である場合には前述のように
“ビットダウン”現象が発生されて音質劣化を招来する
が、これを防止するためにアナログ方式の利得制御回路
と兼用して使用することにより音質の劣化を防止しう
る。即ち、第12A−第12B図のように減殺量が−6dB−−1
1.9dBである場合ディジタルレベルDATを16ビット演算し
た状態で16ビットを維持しながら外部でアナログ利得制
御回路に−6dBを減少させてやれば音質劣化を防止しな
がらディジタルレベル制御機能を遂行しうる。
利得調節過程を説明すると、システム制御部からのレベ
ル制御データを入力するディジタルレベル制御回路20に
おいては所定の入力ディジタルオーディオデータに対す
る演算を遂行してこれを遂行するが、このときのレベル
制御減殺量が０−−36dBに対して各々区分を置いて出力
データの制御ワード部に表示する。即ち、減殺量が0dB
−−5.9dBまでは制御ワードのC0が“1"になり、減殺量
が−6dB−−11.9dBまでは制御ワードのC1が“1"にな
る。減殺量が−6dB以下である場合には前述のように
“ビットダウン”現象が発生されて音質劣化を招来する
が、これを防止するためにアナログ方式の利得制御回路
と兼用して使用することにより音質の劣化を防止しう
る。即ち、第12A−第12B図のように減殺量が−6dB−−1
1.9dBである場合ディジタルレベルDATを16ビット演算し
た状態で16ビットを維持しながら外部でアナログ利得制
御回路に−6dBを減少させてやれば音質劣化を防止しな
がらディジタルレベル制御機能を遂行しうる。
上記の原理は−12dB以下，−18dB以下，−24dB以下，−
30dB以下，−36dB以下に対しても同一に適用される。
30dB以下，−36dB以下に対しても同一に適用される。
本発明の効果 上述のようにディジタルオーディオシステムでディジタ
ル音量調節時ディジタルオーディオデータに演算を遂行
してこれを実現するが、レベル減殺量による制御を附加
した後アナログ利得制御回路で演算されたオーディオ信
号を制御ワードの状態により利得を制御することにより
音質の劣化を防止しながらディジタルレベル制御機能を
遂行しうる利点がある。
ル音量調節時ディジタルオーディオデータに演算を遂行
してこれを実現するが、レベル減殺量による制御を附加
した後アナログ利得制御回路で演算されたオーディオ信
号を制御ワードの状態により利得を制御することにより
音質の劣化を防止しながらディジタルレベル制御機能を
遂行しうる利点がある。
第１図はディジタルオーディオデータのビット構成図、
第２図は本発明のブロック構成図、第３図は第２図の各
ブロック間の詳細接続構成図、第４図は第２図中の第１
および第２制御信号検出回路の詳細ブロック図、第５図
は第２図中の第１および第２利得制御回路の詳細回路
図、第６図は利得レベル減殺時のビットダウンが起こる
一例図、第７図はディジタルレベル制御回路で出力され
るデータの構成図、第８図は制御ワードの構成図、第９
図は各制御ワードによるディジタル減殺量のテーブル
図、第10図は各制御ワードにより動作する本発明の一側
のチャンネルを図示するブロック図、第11A−第11B図は
6dB以下のレベル制御時の利得制御波形図、第12A−第12
B図は12dB以下のレベル制御時の利得制御波形図、第13A
−第13B図は0dB以下のレベル制御時の利得制御波形図で
ある。 10…ディジタル信号処理回路、20…ディジタルレベル制
御回路、30,50…第１および第２制御信号検出回路、40,
60…第１および第２ディジタル／アナログ変換器、70,8
0…第１および第２利得制御回路、90,100…第１および
第２低域フィルター。
第２図は本発明のブロック構成図、第３図は第２図の各
ブロック間の詳細接続構成図、第４図は第２図中の第１
および第２制御信号検出回路の詳細ブロック図、第５図
は第２図中の第１および第２利得制御回路の詳細回路
図、第６図は利得レベル減殺時のビットダウンが起こる
一例図、第７図はディジタルレベル制御回路で出力され
るデータの構成図、第８図は制御ワードの構成図、第９
図は各制御ワードによるディジタル減殺量のテーブル
図、第10図は各制御ワードにより動作する本発明の一側
のチャンネルを図示するブロック図、第11A−第11B図は
6dB以下のレベル制御時の利得制御波形図、第12A−第12
B図は12dB以下のレベル制御時の利得制御波形図、第13A
−第13B図は0dB以下のレベル制御時の利得制御波形図で
ある。 10…ディジタル信号処理回路、20…ディジタルレベル制
御回路、30,50…第１および第２制御信号検出回路、40,
60…第１および第２ディジタル／アナログ変換器、70,8
0…第１および第２利得制御回路、90,100…第１および
第２低域フィルター。
Claims (4)
- 【請求項１】ディジタルオーディオシステムのディジタ
ルボリューム制御回路において、 所定ビットのディジタルオーディオデータを発生するデ
ィジタル信号処理回路と、 システム制御部からレベル制御データを受信して上記デ
ィジタルオーディオデータおよび上記ディジタルオーデ
ィオデータのレベル減殺量による制御データを附加して
出力するディジタルレベル制御回路と、 上記ディジタルレベル制御回路の出力で制御データのみ
を検出する制御信号検出回路と、 上記ディジタルレベル制御回路の出力でオーディオデー
タを抽出してアナログ変換するディジタル／アナログ変
換回路と、 上記アナログオーディオ信号を受信して上記制御データ
の状態によりアナログオーディオ信号の利得を調節する
利得制御回路とから構成されることを特徴とするディジ
タルボリューム制御回路の音質劣化防止回路。 - 【請求項２】制御信号検出回路，ディジタル／アナログ
変換回路および利得制御回路が左右側の２チャンネルに
対するオーディオ信号の利得を制御しうるように各々同
一構成の二つの回路とから構成したことを特徴とする請
求項第１項に記載のディジタルボリューム制御回路の音
質劣化防止回路。 - 【請求項３】制御信号検出回路が上記ディジタルレベル
制御回路で制御データのワード周期の間に発生するワー
ドクロックに駆動されて上記制御データのみを検出する
ディジタルデータ検出回路と、上記ディジタルデータ検
出回路の出力を並列変換する直／並列変換器と、上記並
列制御データを緩衝するバッファとから構成したことを
特徴とする請求項第１項に記載のディジタルボリューム
制御回路の音質劣化防止回路。 - 【請求項４】利得制御回路が上記並列制御データのビッ
ト数と同一な数のスイッチおよび直列連結された抵抗を
各々上記アナログオーディオ信号の出力端および増幅器
の入力端の間に並列接続し、上記増幅器の出力を帰還抵
抗を通じて入力端に接続して上記制御データの状態によ
りスイッチが制御されて上記アナログオーディオ信号の
利得を調節するように構成したことを特徴とする請求項
第３項に記載のディジタルボリューム制御回路の音質劣
化防止回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890006718A KR910006755B1 (ko) | 1989-05-19 | 1989-05-19 | 디지탈 볼륨의 열화방지회로 |
| KR1989-6718 | 1989-05-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0310411A JPH0310411A (ja) | 1991-01-18 |
| JPH0695619B2 true JPH0695619B2 (ja) | 1994-11-24 |
Family
ID=19286317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130131A Expired - Lifetime JPH0695619B2 (ja) | 1989-05-19 | 1990-05-18 | ディジタルボリュームの劣化防止回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5263092A (ja) |
| JP (1) | JPH0695619B2 (ja) |
| KR (1) | KR910006755B1 (ja) |
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| JPS6386908A (ja) * | 1986-09-30 | 1988-04-18 | Yamaha Corp | 利得調整回路 |
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-
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- 1990-05-18 US US07/524,914 patent/US5263092A/en not_active Expired - Lifetime
- 1990-05-18 JP JP2130131A patent/JPH0695619B2/ja not_active Expired - Lifetime
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|---|---|
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| KR900019352A (ko) | 1990-12-24 |
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