JPH0310411A - ディジタルボリュームの劣化防止回路 - Google Patents
ディジタルボリュームの劣化防止回路Info
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- JPH0310411A JPH0310411A JP2130131A JP13013190A JPH0310411A JP H0310411 A JPH0310411 A JP H0310411A JP 2130131 A JP2130131 A JP 2130131A JP 13013190 A JP13013190 A JP 13013190A JP H0310411 A JPH0310411 A JP H0310411A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/06—Volume compression or expansion in amplifiers having semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/002—Control of digital or coded signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタルオーディオシステムのディジタルボ
リューム制御回路に関するもので、特にディジタルボリ
ューム制御回路で発生する音質の劣化を防止しうる回路
に関するものである。
リューム制御回路に関するもので、特にディジタルボリ
ューム制御回路で発生する音質の劣化を防止しうる回路
に関するものである。
従来の技術及び問題点
ディジタルレベル制御は入力するディジタルオーディオ
データに対して乗算係数（Ｋ）で乗算することによって
動作される。−船釣に、ディジタルオーディオシステム
においては第１図中の上側の図に示されたデータ構成図
のような左右側２チャンネルの１６ビツトデイジタルオ
ーデイオデータを取扱うようになるが、６ｄＢ以上のレ
ベルが減殺される場合の第１図中の下側の図に示された
ような“ビットダウン”現象が発生される。
データに対して乗算係数（Ｋ）で乗算することによって
動作される。−船釣に、ディジタルオーディオシステム
においては第１図中の上側の図に示されたデータ構成図
のような左右側２チャンネルの１６ビツトデイジタルオ
ーデイオデータを取扱うようになるが、６ｄＢ以上のレ
ベルが減殺される場合の第１図中の下側の図に示された
ような“ビットダウン”現象が発生される。
即ち６ｄＢ以上のレベルが減殺される時１６ビツトのオ
ーディオデータをシフト（ｓｈｆｆｔｒｉｇｈｔ）させ
るのでＬＳＢ側に位置するオーディオデータビットが除
去されるビットダウン現象が発生され、これによってダ
イナミックレンジの減少されることによって音質の劣化
を招来する問題点があった。
ーディオデータをシフト（ｓｈｆｆｔｒｉｇｈｔ）させ
るのでＬＳＢ側に位置するオーディオデータビットが除
去されるビットダウン現象が発生され、これによってダ
イナミックレンジの減少されることによって音質の劣化
を招来する問題点があった。
問題点を解決する手段
したがって、本発明の目的はディジタル方式で音量を制
御するディジタルボリューム回路でディジタル音量調節
時ディジタル音量データおよびレベル減殺による制御デ
ータを発生した後上記制御データによって音量データの
利得を制御して音質の劣化を防止しつる回路を提供する
ことにある。
御するディジタルボリューム回路でディジタル音量調節
時ディジタル音量データおよびレベル減殺による制御デ
ータを発生した後上記制御データによって音量データの
利得を制御して音質の劣化を防止しつる回路を提供する
ことにある。
実施例
以下、本発明を図面を参照して詳細に説明する。
第２図は本発明のブロック構成図であって、ディジタル
方式のオーディオデータを出力するディジタル信号処理
回路１０と、 上記ディジタルオーディオデータのチャンネルを分離し
システム制御部の制御下にディジタルオーディオデータ
にレベル減殺による制御データを附加すると同時にオー
ディオデータおよび制御データを分離するためのワード
クロックおよびデータ出力のためのビットクロックを発
生するディジタルレベル制御回路２０と、 上記ディジタルレベル制御回路２０の左側チャンネルデ
ータを入力して上記ワードクロックの制御ワード周期の
間にピットクロックによって制御データを検出する第１
制御信号検出回路３０と、上記ディジタルレベル制御回
路２ｏの左側チャンネルデータを入力してワードクロツ
タのオーディオワード周期の間にピットクロックによっ
てオーディオデータを受信してアナログ変換する第１゛
デイジタル／アナログ変換器４０と、上記第１デイジタ
ル／アナログ変換器４０の出力を上記第１制御信号検出
回路３０の出力によって利得を制御する第１利得制御回
路７０と、上記第１利得制御回路７０の出力を低域濾波
して出力する第１低域フイルター９０と、上記ディジタ
ルレベル制御回路２０の右側チャンネルデータを入力し
て上記ワードクロックの制御ワード周期の間にピットク
ロックによって制御データを検出する第２制御信号検出
回路５０と、上記ディジタルレベル制御回路２０の右側
チャンネルデータを入力してワードクロックのオーディ
オワード周期の間にピットクロックによってオーディオ
データを受信してアナログ変換する第２デイジタル／ア
ナログ変換器６０と、上記第２デイジタル／アナログ変
換器６０の出力を上記第２制御信号検出回路５０の出力
によって利得を制御する第２利得制御回路８０と、上記
第２利得制御回路８０の出力を低域濾波して出力する第
２低域フイルター１００とから構成される。
方式のオーディオデータを出力するディジタル信号処理
回路１０と、 上記ディジタルオーディオデータのチャンネルを分離し
システム制御部の制御下にディジタルオーディオデータ
にレベル減殺による制御データを附加すると同時にオー
ディオデータおよび制御データを分離するためのワード
クロックおよびデータ出力のためのビットクロックを発
生するディジタルレベル制御回路２０と、 上記ディジタルレベル制御回路２０の左側チャンネルデ
ータを入力して上記ワードクロックの制御ワード周期の
間にピットクロックによって制御データを検出する第１
制御信号検出回路３０と、上記ディジタルレベル制御回
路２ｏの左側チャンネルデータを入力してワードクロツ
タのオーディオワード周期の間にピットクロックによっ
てオーディオデータを受信してアナログ変換する第１゛
デイジタル／アナログ変換器４０と、上記第１デイジタ
ル／アナログ変換器４０の出力を上記第１制御信号検出
回路３０の出力によって利得を制御する第１利得制御回
路７０と、上記第１利得制御回路７０の出力を低域濾波
して出力する第１低域フイルター９０と、上記ディジタ
ルレベル制御回路２０の右側チャンネルデータを入力し
て上記ワードクロックの制御ワード周期の間にピットク
ロックによって制御データを検出する第２制御信号検出
回路５０と、上記ディジタルレベル制御回路２０の右側
チャンネルデータを入力してワードクロックのオーディ
オワード周期の間にピットクロックによってオーディオ
データを受信してアナログ変換する第２デイジタル／ア
ナログ変換器６０と、上記第２デイジタル／アナログ変
換器６０の出力を上記第２制御信号検出回路５０の出力
によって利得を制御する第２利得制御回路８０と、上記
第２利得制御回路８０の出力を低域濾波して出力する第
２低域フイルター１００とから構成される。
第３図は上記第２図の詳細接続構成図である。
第４図は上記第２図中の第１および第２制御信号検出回
路３０．５０の詳細図であり、ディジタルレベル制御回
路２０で発生する該当チャンネルのデータ中の制御デー
タのワードクロック周期の間に発生する制御データをピ
ットクロックによって検出する制御データ検出回路１１
０と、直列の上記検出制御データを並列変換する直／並
列変換器１２０と、 上記直／並列変換器１２０の出力を緩衝して各々第１ま
たは第２利得制御回路７０．８０に出力するバッファ１
３０とから構成される。
路３０．５０の詳細図であり、ディジタルレベル制御回
路２０で発生する該当チャンネルのデータ中の制御デー
タのワードクロック周期の間に発生する制御データをピ
ットクロックによって検出する制御データ検出回路１１
０と、直列の上記検出制御データを並列変換する直／並
列変換器１２０と、 上記直／並列変換器１２０の出力を緩衝して各々第１ま
たは第２利得制御回路７０．８０に出力するバッファ１
３０とから構成される。
第５図は第２図中の第１および第２利得制御回路７０．
８０の具体回路図であって、 上記アナログオーディオデータ出力端に並列に上記コン
トロールデータのビット数に対応するスイッチおよび抵
抗を直列接続して演算増幅器（ＯＰｉ）の反転端子に接
続し、非反転端子の入力をグラウンド電位にする上記演
算増幅器（ＯＰＩ）の出力を帰還抵抗を通じて帰還させ
てアナログ方式にオーディオデータの利得を減殺させで
あることを図示しである。
８０の具体回路図であって、 上記アナログオーディオデータ出力端に並列に上記コン
トロールデータのビット数に対応するスイッチおよび抵
抗を直列接続して演算増幅器（ＯＰｉ）の反転端子に接
続し、非反転端子の入力をグラウンド電位にする上記演
算増幅器（ＯＰＩ）の出力を帰還抵抗を通じて帰還させ
てアナログ方式にオーディオデータの利得を減殺させで
あることを図示しである。
第６図は１ワードに対する形態図であって、１６ビツト
のオーディオデータワードと７ビツトの制御データワー
ドを１ワード（２３ビツト）とする。
のオーディオデータワードと７ビツトの制御データワー
ドを１ワード（２３ビツト）とする。
第７図は制御ワードのビット構成図であり、第８図は制
御ワードの各ビットによるディジタルレベル減殺量を図
示しである。
御ワードの各ビットによるディジタルレベル減殺量を図
示しである。
第９図は上記制御ワードの状態により第１および第２利
得制御回路のスイッチが駆動されてオーディオ信号がア
ナログ的に利得制御される過程を図示しである。
得制御回路のスイッチが駆動されてオーディオ信号がア
ナログ的に利得制御される過程を図示しである。
第１Ｏ図は本発明により本来オーディオデータを演算し
た後該当データのレベル減殺による制御データによって
利得を制御する本発明の一側のチャンネルに対して図示
したブロック図である。
た後該当データのレベル減殺による制御データによって
利得を制御する本発明の一側のチャンネルに対して図示
したブロック図である。
第１１Ａ〜第１１Ｂ図は６ｄＢ以下のレベル制御時の利
得制御波形図であり、 第１２Ａ〜第１２Ｂ図は１２ｄＢ以下のレベル制御時の
利得制御波形図であり、 第１３Ａ〜第１３Ｂ図はＯｄＢ以下のレベル制御時の利
得制御波形図である。
得制御波形図であり、 第１２Ａ〜第１２Ｂ図は１２ｄＢ以下のレベル制御時の
利得制御波形図であり、 第１３Ａ〜第１３Ｂ図はＯｄＢ以下のレベル制御時の利
得制御波形図である。
上述の構成に基づいて本発明を第２−第１Ｏ図を参照し
て詳細に説明する。
て詳細に説明する。
ディジタル信号処理回路！Ｏはテープまたはディスク等
にディジタル的に記録されである再生オーディオデータ
を処理して１６ビツトの純粋ディジタルオーディオデー
タを発生する。以後、上記１６ビツトオーデイオデータ
がディジタルレベル制御回路２０の入力端子（Ｄ Ｉ）
に入力されると、上記ディジタルレベル制御回路２ｏは
入力ディジタルオーディオデータを演算した後システム
制御部から印加されるレベル制御データを端子ＭＤＴＡ
に受信してレベル減殺量が０−−３６ｄＢに対して各々
区分を置いてオーディオデータに制御ワードを附加する
ことによってディジタルレベル制御動作をする。即ち、
上記ディジタルレベル制御回路２０はディジタルオーデ
ィオデータの左右チャンネルを分離し、ここにレベル制
御のための７ビツトの制御データを賦与した後、Ｌ−Ｃ
Ｈ（左チャンネル）出力端子ＤＯＬおよびＲ−ＣＨ（右
チャンネル）出力端子ＤＯＲに該当チャンネルのオーデ
ィオおよび制御データを出力すると同時に、上記データ
を伝送するためのピットクロックＢＣＫおよびデータ中
のオーディオおよび制御データ区分のためのワードクロ
ックＷＣＫを出力する。このとき、上記ディジタルレベ
ル制御回路２ｏのＤＯＲおよびＤＯＬ端子を出力するデ
ータ形態は第６図のような構成をもつが、ＬＣＨおよび
Ｒ−ＣＨの各々に対するｌワードは約２３ビツトで１６
ビツトのオーディオワードと７ビツトの制御ワードで構
成される。このとき、上記オーディオワードは１６ビツ
トの純粋なオーディオデータであり、コントロールワー
ドは上記オーディオワードのレベル減殺による制御デー
タで制御ワード値の状態により上記オーディオデータの
利得が制御される。上記制御ワードの構成は第７図に詳
細に図示されているが、７ビツトの制御ワードは各々の
レベル制御ステップに対して１ビツトずつ該当される。
にディジタル的に記録されである再生オーディオデータ
を処理して１６ビツトの純粋ディジタルオーディオデー
タを発生する。以後、上記１６ビツトオーデイオデータ
がディジタルレベル制御回路２０の入力端子（Ｄ Ｉ）
に入力されると、上記ディジタルレベル制御回路２ｏは
入力ディジタルオーディオデータを演算した後システム
制御部から印加されるレベル制御データを端子ＭＤＴＡ
に受信してレベル減殺量が０−−３６ｄＢに対して各々
区分を置いてオーディオデータに制御ワードを附加する
ことによってディジタルレベル制御動作をする。即ち、
上記ディジタルレベル制御回路２０はディジタルオーデ
ィオデータの左右チャンネルを分離し、ここにレベル制
御のための７ビツトの制御データを賦与した後、Ｌ−Ｃ
Ｈ（左チャンネル）出力端子ＤＯＬおよびＲ−ＣＨ（右
チャンネル）出力端子ＤＯＲに該当チャンネルのオーデ
ィオおよび制御データを出力すると同時に、上記データ
を伝送するためのピットクロックＢＣＫおよびデータ中
のオーディオおよび制御データ区分のためのワードクロ
ックＷＣＫを出力する。このとき、上記ディジタルレベ
ル制御回路２ｏのＤＯＲおよびＤＯＬ端子を出力するデ
ータ形態は第６図のような構成をもつが、ＬＣＨおよび
Ｒ−ＣＨの各々に対するｌワードは約２３ビツトで１６
ビツトのオーディオワードと７ビツトの制御ワードで構
成される。このとき、上記オーディオワードは１６ビツ
トの純粋なオーディオデータであり、コントロールワー
ドは上記オーディオワードのレベル減殺による制御デー
タで制御ワード値の状態により上記オーディオデータの
利得が制御される。上記制御ワードの構成は第７図に詳
細に図示されているが、７ビツトの制御ワードは各々の
レベル制御ステップに対して１ビツトずつ該当される。
即ち、減殺されるレベルにより制御ワードの該当ビット
がセットされるが、これは第８図に詳細に図示されてい
る。
がセットされるが、これは第８図に詳細に図示されてい
る。
上記のようなディジタルレベル制御回路２０のＤＯＬお
よびＤＯＲ出力は各々第１および第２制御信号検出回路
３０．５０および第１および第２デイジタル／アナログ
変換器４０．６０に印加されるが、ここでＬ−ＣＨのオ
ーディオデータに対する利得を制御する構成が同一であ
るので、Ｌ−ＣＨのオーディオデータに対する利得を制
御する過程を中心として説明する。
よびＤＯＲ出力は各々第１および第２制御信号検出回路
３０．５０および第１および第２デイジタル／アナログ
変換器４０．６０に印加されるが、ここでＬ−ＣＨのオ
ーディオデータに対する利得を制御する構成が同一であ
るので、Ｌ−ＣＨのオーディオデータに対する利得を制
御する過程を中心として説明する。
上記制御信号検出回路３０．５０は第３図のような構成
をもっているが、まず、ディジタルデータ検出回路１１
０は上記ディジタルレベル制御回路２０で出力するデー
タ中制御データ周期のワードクロックによってオーディ
オデータを除外した第７図のような制御ワードのみを検
出する。そうすると直／並列変換器１２０は上記検出制
御ワードを並列データに変換してアナログスイッチ制御
用のＣ０−Ｃ６信号を発生しバッファ１３０を通じて第
１利得制御回路７０に出力する。
をもっているが、まず、ディジタルデータ検出回路１１
０は上記ディジタルレベル制御回路２０で出力するデー
タ中制御データ周期のワードクロックによってオーディ
オデータを除外した第７図のような制御ワードのみを検
出する。そうすると直／並列変換器１２０は上記検出制
御ワードを並列データに変換してアナログスイッチ制御
用のＣ０−Ｃ６信号を発生しバッファ１３０を通じて第
１利得制御回路７０に出力する。
このとき、上記ディジタルレベル制御回路２０のＤＯＬ
出力は第１デイジタル／アナログ変換器４０に印加され
るが、このとき、第１デイジタル／アナログ変換器４０
はオーディオデータ周期のワードクロックの間のイネイ
ブルされてピットクロックによってＤＯＬ端子を出力す
るデータ中の１６ビツトのオーディオデータのみを受信
してアナログ信号として変換する。
出力は第１デイジタル／アナログ変換器４０に印加され
るが、このとき、第１デイジタル／アナログ変換器４０
はオーディオデータ周期のワードクロックの間のイネイ
ブルされてピットクロックによってＤＯＬ端子を出力す
るデータ中の１６ビツトのオーディオデータのみを受信
してアナログ信号として変換する。
したがって、第１デイジタル／アナログ変換器４０はレ
ベル減殺に関係なしに本来の！６ビツトオーデイオデー
タに対するアナログ信号を常に発生する。以後、上記第
１デイジタル／アナログ変換器４０の出力は第１利得制
御回路７０で上記第１制御信号検出回路３０で出力する
制御ワード（ＣＯ−Ｃ６）の体態により制御されるが、
第５図に示すように上記制御ワードＣ０−Ｃ６信号は各
々アナログスイッチ５Ｏ−３６を制御する。上記第１利
得制御回路７０の構成において抵抗（ＲＯ−Ｒ６，ＲＦ
）と演算増幅器（ＯＰＩ）は反転型増幅器構成で上記制
御ワードＣｏ−Ｃ６の状態によってアナログスイッチ５
Ｏ−３６が０Ｎ１０ＦＦされて利得が可変される。即ち
ＳＯが“ＯＮ″される場合には上記演算増幅器（ＯＰＩ
）の出力電圧はＶｏｕｔ＝−ＲＦ／Ｒｏ◎Ｖｉｎになる
が、Ｓ６が“ＯＮ”される場合にはＶｏｕｔ＝−ＲＦ／
Ｒ６◎Ｖｉｎになる。したがって、上記制御ワードＣｏ
−Ｃ６によるスイッチ５Ｏ−３６が制御され、上記スイ
ッチ５Ｏ−３６に直列連結された入力抵抗ＲＯ−Ｒ６の
値をよく決定すると、ディジタルオーディオデータのレ
ベル減殺量を制御しつる。
ベル減殺に関係なしに本来の！６ビツトオーデイオデー
タに対するアナログ信号を常に発生する。以後、上記第
１デイジタル／アナログ変換器４０の出力は第１利得制
御回路７０で上記第１制御信号検出回路３０で出力する
制御ワード（ＣＯ−Ｃ６）の体態により制御されるが、
第５図に示すように上記制御ワードＣ０−Ｃ６信号は各
々アナログスイッチ５Ｏ−３６を制御する。上記第１利
得制御回路７０の構成において抵抗（ＲＯ−Ｒ６，ＲＦ
）と演算増幅器（ＯＰＩ）は反転型増幅器構成で上記制
御ワードＣｏ−Ｃ６の状態によってアナログスイッチ５
Ｏ−３６が０Ｎ１０ＦＦされて利得が可変される。即ち
ＳＯが“ＯＮ″される場合には上記演算増幅器（ＯＰＩ
）の出力電圧はＶｏｕｔ＝−ＲＦ／Ｒｏ◎Ｖｉｎになる
が、Ｓ６が“ＯＮ”される場合にはＶｏｕｔ＝−ＲＦ／
Ｒ６◎Ｖｉｎになる。したがって、上記制御ワードＣｏ
−Ｃ６によるスイッチ５Ｏ−３６が制御され、上記スイ
ッチ５Ｏ−３６に直列連結された入力抵抗ＲＯ−Ｒ６の
値をよく決定すると、ディジタルオーディオデータのレ
ベル減殺量を制御しつる。
上記第４図においてＲＯ＝ＲＦ＝Ｒとするとき、Ｒ１＝
２Ｒ，Ｒ２＝４Ｒ，Ｒ３＝８Ｒ，Ｒ４＝６Ｒ Ｒ５＝３２Ｒ，Ｒ６＝６４Ｒに定めると、ｃｏ＝ｉであ
る場合 ＣＩ＝１である場合 Ｃ２＝１である場合 Ｃ３＝１である場合 Ｃ４＝１である場合 Ｃ３＝１である場合 Ｃ６＝１である場合 制御ワードの状態により上記のようにオーディオ信号の
レベルを制御する第１利得制御回路７０の動作は第９図
に図示されである。
２Ｒ，Ｒ２＝４Ｒ，Ｒ３＝８Ｒ，Ｒ４＝６Ｒ Ｒ５＝３２Ｒ，Ｒ６＝６４Ｒに定めると、ｃｏ＝ｉであ
る場合 ＣＩ＝１である場合 Ｃ２＝１である場合 Ｃ３＝１である場合 Ｃ４＝１である場合 Ｃ３＝１である場合 Ｃ６＝１である場合 制御ワードの状態により上記のようにオーディオ信号の
レベルを制御する第１利得制御回路７０の動作は第９図
に図示されである。
上記のように利得が調節されたＬ−ＣＨのオーディオ信
号は第１低域フイルター９０を通じて出力される。また
、上記のようなＬ−ＣＨの動作と同様にＲ−ＣＨも７ビ
ツトの制御ワードを利用して１６ビツトデイジタルオー
デイオデータに対する利得を制御するが、第２制御信号
検出回路５０゜第２デイジタル／アナログ変換器６０．
第２利得制御回路８０および第２低域フイルター１００
の動作は各々第１制御信号検出回路３０．第１ディジタ
ル／アナログ変換器４０．第１利得制御回路７０および
第１低域フイルター９０と同一である。
号は第１低域フイルター９０を通じて出力される。また
、上記のようなＬ−ＣＨの動作と同様にＲ−ＣＨも７ビ
ツトの制御ワードを利用して１６ビツトデイジタルオー
デイオデータに対する利得を制御するが、第２制御信号
検出回路５０゜第２デイジタル／アナログ変換器６０．
第２利得制御回路８０および第２低域フイルター１００
の動作は各々第１制御信号検出回路３０．第１ディジタ
ル／アナログ変換器４０．第１利得制御回路７０および
第１低域フイルター９０と同一である。
第１θ図を参照してレベル減殺量によるオーディオ信号
の利得調節過程を説明すると、システム制御部からのレ
ベル制御データを入力するディジタルレベル制御回路２
０においては所定の入力ディジタルオーディオデータに
対する演算を遂行してこれを遂行するが、このときのレ
ベル制御減殺量が０−−３６ｄＢに対して各々区分を置
いて出力データの制御ワード部に表示する。即ち、減殺
量が０ｄＢ−−５，９ｄＢまでは制御ワードのＣＯが“
１″になり、減殺量が一６ｄＢ−−１１゜９ｄＢまでは
制御ワードのＣＩが“１″になる。
の利得調節過程を説明すると、システム制御部からのレ
ベル制御データを入力するディジタルレベル制御回路２
０においては所定の入力ディジタルオーディオデータに
対する演算を遂行してこれを遂行するが、このときのレ
ベル制御減殺量が０−−３６ｄＢに対して各々区分を置
いて出力データの制御ワード部に表示する。即ち、減殺
量が０ｄＢ−−５，９ｄＢまでは制御ワードのＣＯが“
１″になり、減殺量が一６ｄＢ−−１１゜９ｄＢまでは
制御ワードのＣＩが“１″になる。
減殺量が一６ｄＢ以下である場合には前述のように“ビ
ットダウン″現象が発生されて音質劣化を招来するが、
これを防止するためにアナログ方式の利得制御回路と兼
用して使用することにより音質の劣化を防止しつる。即
ち、第１２Ａ−第１２Ｂ図のように減殺量が一６ｄＢ−
−１１，９ｄＢである場合ディジタルレベルＤＡＴを１
６ビツト演算した状態で１６ビツトを維持しながら外部
でアナログ利得制御回路に一６ｄＢを減少させてやれば
音質劣化を防止しながらディジタルレベル制御機能を遂
行しうる。
ットダウン″現象が発生されて音質劣化を招来するが、
これを防止するためにアナログ方式の利得制御回路と兼
用して使用することにより音質の劣化を防止しつる。即
ち、第１２Ａ−第１２Ｂ図のように減殺量が一６ｄＢ−
−１１，９ｄＢである場合ディジタルレベルＤＡＴを１
６ビツト演算した状態で１６ビツトを維持しながら外部
でアナログ利得制御回路に一６ｄＢを減少させてやれば
音質劣化を防止しながらディジタルレベル制御機能を遂
行しうる。
上記の原理は−１２ｄＢ以下、−１８ｄＢ以下。
−２４ｄＢ以下、−３０ｄＢ以下、−３６ｄＢ以下に対
しても同一に適用される。
しても同一に適用される。
本発明の効果
上述のようにディジタルオーディオシステムでディジタ
ル音量調節時ディジタルオーディオデータに演算を遂行
してこれを実現するが、レベル減殺量による制御を附加
した後アナログ利得制御回路で演算されたオーディオ信
号を制御ワードの状態により利得を制御することにより
音質の劣化を防止しながらディジタルレベル制御機能を
遂行しうる利点がある。
ル音量調節時ディジタルオーディオデータに演算を遂行
してこれを実現するが、レベル減殺量による制御を附加
した後アナログ利得制御回路で演算されたオーディオ信
号を制御ワードの状態により利得を制御することにより
音質の劣化を防止しながらディジタルレベル制御機能を
遂行しうる利点がある。
第１図はディジタルオーディオデータのビット構成図、
第２図は本発明のブロック構成図、第３図は第２図の各
ブロック間の詳細接続構成図、第４図は第２図中の第１
および第２制御信号検出回路の詳細ブロック図、第５図
は第２図中の第１および第２利得制御回路の詳細回路図
、第６図は利得レベル減殺時のビットダウンが起こる一
例図、第７図はディジタルレベル制御回路で出力される
データの構成図、第８図は制御ワードの構成図、第９図
は各制御ワードによるディジタル減殺量のテーブル図、
第１０図は各制御ワードにより動作する本発明の一側の
チャンネルを図示するブロック図、第１１Ａ−第１１Ｂ
図は６ｄＢ以下のレベル制御時の利得制御波形図、第１
２Ａ−第１２Ｂ図は１２ｄＢ以下のレベル制御時の利得
制御波形図、第１３Ａ−第１３Ｂ図はＯｄＢｄＢ以下ベ
ル制御時の利得制御波形図である。 １０・・・ディジタル信号処理回路、２０・・・ディジ
タルレベル制御回路、３０．５０・・・第１および第２
制御信号検出回路、４０．６０・・・第１および第２デ
イジタル／アナログ変換器、７０．８０・・・第１およ
び第２利得制御回路、９０．１００・・・第１および第
２低域フイルター
第２図は本発明のブロック構成図、第３図は第２図の各
ブロック間の詳細接続構成図、第４図は第２図中の第１
および第２制御信号検出回路の詳細ブロック図、第５図
は第２図中の第１および第２利得制御回路の詳細回路図
、第６図は利得レベル減殺時のビットダウンが起こる一
例図、第７図はディジタルレベル制御回路で出力される
データの構成図、第８図は制御ワードの構成図、第９図
は各制御ワードによるディジタル減殺量のテーブル図、
第１０図は各制御ワードにより動作する本発明の一側の
チャンネルを図示するブロック図、第１１Ａ−第１１Ｂ
図は６ｄＢ以下のレベル制御時の利得制御波形図、第１
２Ａ−第１２Ｂ図は１２ｄＢ以下のレベル制御時の利得
制御波形図、第１３Ａ−第１３Ｂ図はＯｄＢｄＢ以下ベ
ル制御時の利得制御波形図である。 １０・・・ディジタル信号処理回路、２０・・・ディジ
タルレベル制御回路、３０．５０・・・第１および第２
制御信号検出回路、４０．６０・・・第１および第２デ
イジタル／アナログ変換器、７０．８０・・・第１およ
び第２利得制御回路、９０．１００・・・第１および第
２低域フイルター
Claims (4)
- （１）ディジタルオーディオシステムのディジタルボリ
ューム制御回路において、 所定ビットのディジタルオーディオデータを発生するデ
ィジタル信号処理回路と、 システム制御部からレベル制御データを受信して上記デ
ィジタルオーディオデータおよび上記ディジタルオーデ
ィオデータのレベル減殺量による制御データを附加して
出力するディジタルレベル制御回路と、 上記ディジタルレベル制御回路の出力で制御データのみ
を検出する制御信号検出回路と、上記ディジタルレベル
制御回路の出力でオーディオデータを抽出してアナログ
変換するディジタル／アナログ変換回路と、 上記アナログオーディオ信号を受信して上記制御データ
の状態によりアナログオーディオ信号の利得を調節する
利得制御回路とから構成されることを特徴とするディジ
タルボリューム制御回路の音質劣化防止回路。 - （２）制御信号検出回路、ディジタル／アナログ変換回
路および利得制御回路が左右側の２チャンネルに対する
オーディオ信号の利得を制御しうるように各々同一構成
の二つの回路とから構成したことを特徴とする請求項第
１項に記載のディジタルボリューム制御回路の音質劣化
防止回路。 - （３）制御信号検出回路が上記ディジタルレベル制御回
路で制御データのワード周期の間に発生するワードクロ
ックに駆動されて上記制御データのみを検出するディジ
タルデータ検出回路と、上記ディジタルデータ検出回路
の出力を並列変換する直／並列変換器と、上記並列制御
データを緩衝するバッファとから構成したことを特徴と
する請求項第１項に記載のディジタルボリューム制御回
路の音質劣化防止回路。 - （４）利得制御回路が上記並列制御データのビット数と
同一な数のスイッチおよび直列連結された抵抗を各々上
記アナログオーディオ信号の出力端および増幅器の入力
端の間に並列接続し、上記増幅器の出力を帰還抵抗を通
じて入力端に接続して上記制御データの状態によりスイ
ッチが制御されて上記アナログオーディオ信号の利得を
調節するように構成したことを特徴とする請求項第３項
に記載のディジタルボリューム制御回路の音質劣化防止
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1989-6718 | 1989-05-19 | ||
| KR1019890006718A KR910006755B1 (ko) | 1989-05-19 | 1989-05-19 | 디지탈 볼륨의 열화방지회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0310411A true JPH0310411A (ja) | 1991-01-18 |
| JPH0695619B2 JPH0695619B2 (ja) | 1994-11-24 |
Family
ID=19286317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130131A Expired - Lifetime JPH0695619B2 (ja) | 1989-05-19 | 1990-05-18 | ディジタルボリュームの劣化防止回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5263092A (ja) |
| JP (1) | JPH0695619B2 (ja) |
| KR (1) | KR910006755B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8920917B2 (en) * | 2007-04-24 | 2014-12-30 | Sekisui Techno Molding Co., Ltd. | Polypropylene resin composition, expansion-molded article using the resin composition, and process for production of the expansion-molded article |
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|---|---|---|---|---|
| US5689551A (en) * | 1995-10-17 | 1997-11-18 | Thomson Consumer Electronics, Inc. | Caller ID system with prescaler |
| US6088461A (en) * | 1997-09-26 | 2000-07-11 | Crystal Semiconductor Corporation | Dynamic volume control system |
| US6738561B1 (en) * | 1997-11-21 | 2004-05-18 | Victor Company Of Japan, Ltd. | Recording medium and signal processing apparatus |
| US7675380B2 (en) * | 2005-06-14 | 2010-03-09 | National Semiconductor Corporation | Integrated digitally controlled linear-in-decibels attenuator |
| KR100765961B1 (ko) * | 2005-11-28 | 2007-10-11 | 삼성전자주식회사 | 영상처리장치 및 영상처리방법 |
| WO2017039429A1 (en) | 2015-08-28 | 2017-03-09 | Motorola Solutions, Inc. | Attenuator circuit for an electronic device having a battery and method for controlling the electronic device |
| US10082488B2 (en) * | 2015-12-02 | 2018-09-25 | Butterfly Network, Inc. | Time gain compensation circuit and related apparatus and methods |
| US10231713B2 (en) | 2016-09-13 | 2019-03-19 | Butterfly Network, Inc. | Analog-to-digital drive circuitry having built-in time gain compensation functionality for ultrasound applications |
| US10285081B1 (en) | 2018-07-30 | 2019-05-07 | Motorola Solutions, Inc. | Method and apparatus for rapidly and dynamically adjusting current limiting in a portable communication device |
| US10263415B1 (en) | 2018-07-30 | 2019-04-16 | Motorola Solutions, Inc. | Method and apparatus for rapidly and dynamically adjusting current limiting in a portable communication device |
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| US10901479B1 (en) | 2019-04-23 | 2021-01-26 | Motorola Solutions, Inc. | Method and apparatus for managing power-up of a portable communication device |
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| JPS6090408A (ja) * | 1983-10-24 | 1985-05-21 | Toshiba Corp | 自動レベル制御回路 |
| JPS6386908A (ja) * | 1986-09-30 | 1988-04-18 | Yamaha Corp | 利得調整回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118840B2 (ja) * | 1986-09-30 | 1995-12-18 | ヤマハ株式会社 | 再生特性制御回路 |
-
1989
- 1989-05-19 KR KR1019890006718A patent/KR910006755B1/ko not_active IP Right Cessation
-
1990
- 1990-05-18 US US07/524,914 patent/US5263092A/en not_active Expired - Lifetime
- 1990-05-18 JP JP2130131A patent/JPH0695619B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6090408A (ja) * | 1983-10-24 | 1985-05-21 | Toshiba Corp | 自動レベル制御回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5263092A (en) | 1993-11-16 |
| KR910006755B1 (ko) | 1991-09-02 |
| KR900019352A (ko) | 1990-12-24 |
| JPH0695619B2 (ja) | 1994-11-24 |
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