JPS6029048A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPS6029048A JPS6029048A JP10958883A JP10958883A JPS6029048A JP S6029048 A JPS6029048 A JP S6029048A JP 10958883 A JP10958883 A JP 10958883A JP 10958883 A JP10958883 A JP 10958883A JP S6029048 A JPS6029048 A JP S6029048A
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- JP
- Japan
- Prior art keywords
- fade
- current source
- converter
- current
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は積分方式のＤ／Ａ変換器に関し、特Ｇこ該装置
においてフェードイン、フェードアウトが効果的に行な
えるようにしたものである。
においてフェードイン、フェードアウトが効果的に行な
えるようにしたものである。
従来から行なわれている積分方式のＤ／Ａ変換器のフェ
ードイン、フェードアウトの方法につ（、ｓで第１図に
示す。図において、１は積分方式のＤ／Ａ変換器本体、
２はＮビットカウンタ、３は定電流源、４はディジタル
データ入力端子、Ｓｌは電流遮断のためのスイッチで、
上記Ｎビットカウンタ２．定電流源３及びスイッチＳ１
は上記Ｄ／Ａ変換器本体１に含まれる。５は積分用コン
デンサＣを有する積分器、Ｓ２はりセント用スイッチ、
Ｓ３はサンプリング用スイッチ、６はサンプリング用ス
イッチＳ３の制御回路、７は低域通過フィルタ、８は電
圧減衰器、９は電圧減衰器８を制御する回路で、１０は
制御回路９の入力信号端子、１１はＤ／Ａ変換出力端子
である。
ードイン、フェードアウトの方法につ（、ｓで第１図に
示す。図において、１は積分方式のＤ／Ａ変換器本体、
２はＮビットカウンタ、３は定電流源、４はディジタル
データ入力端子、Ｓｌは電流遮断のためのスイッチで、
上記Ｎビットカウンタ２．定電流源３及びスイッチＳ１
は上記Ｄ／Ａ変換器本体１に含まれる。５は積分用コン
デンサＣを有する積分器、Ｓ２はりセント用スイッチ、
Ｓ３はサンプリング用スイッチ、６はサンプリング用ス
イッチＳ３の制御回路、７は低域通過フィルタ、８は電
圧減衰器、９は電圧減衰器８を制御する回路で、１０は
制御回路９の入力信号端子、１１はＤ／Ａ変換出力端子
である。
次に動作について説明する。
Ｄ／Ａ変換の最初にリセット用スイッチＳ２は閉しられ
、積分器５の出力電圧はゼロにリセットされる。続いて
ディジタルデータ入力端子４に加えられたディジタル信
号に対応した期間だけスイッチＳ１が閉じられるので、
その間電流■が流れてコンデンサＣが充電され、ディジ
タル信号に応じた積分器出力電圧が得られる。サンプリ
ング用スイッチＳ３はコンデンサＣの充電が停止し、ホ
−ルド状態になった後に閉じられ、この出力電圧は低域
通過フィルタ７を通して、さらに電圧減衰器８を通して
出力端子１１に出力される。
、積分器５の出力電圧はゼロにリセットされる。続いて
ディジタルデータ入力端子４に加えられたディジタル信
号に対応した期間だけスイッチＳ１が閉じられるので、
その間電流■が流れてコンデンサＣが充電され、ディジ
タル信号に応じた積分器出力電圧が得られる。サンプリ
ング用スイッチＳ３はコンデンサＣの充電が停止し、ホ
−ルド状態になった後に閉じられ、この出力電圧は低域
通過フィルタ７を通して、さらに電圧減衰器８を通して
出力端子１１に出力される。
ここで、通常のＤ／Ａ変換の状態では、電圧減衰器８は
本来の機能である電圧を減衰する動作はしておらず、出
力電圧対入力電圧の比は１になっている。フェードイン
、つまりオーディオシステム等で音が徐々に大きくなっ
てゆく状態は、この出力電圧対入力電圧の比をゼロから
徐々に１に近づけてゆくことで実現でき、また、フェー
ドアウト、つまり音が徐々に小さくなってゆく状態は、
反対の方法で実現できる。この様子を第２図に示してい
る。
本来の機能である電圧を減衰する動作はしておらず、出
力電圧対入力電圧の比は１になっている。フェードイン
、つまりオーディオシステム等で音が徐々に大きくなっ
てゆく状態は、この出力電圧対入力電圧の比をゼロから
徐々に１に近づけてゆくことで実現でき、また、フェー
ドアウト、つまり音が徐々に小さくなってゆく状態は、
反対の方法で実現できる。この様子を第２図に示してい
る。
以上のように従来のフェードイン、フェードアウトの方
法では、低域通過フィルタ７の後に電圧減衰器８を配置
しているため、高音質のＰＣＭオーディオシステム等に
おいては音質劣化の原因となるとともに、ワンチップＩ
Ｃ化したＤ ／’Ａ変換器本体の内部にこの電圧減衰器
８及びその制御回路部分９を組み込みにくいという欠点
があった。
法では、低域通過フィルタ７の後に電圧減衰器８を配置
しているため、高音質のＰＣＭオーディオシステム等に
おいては音質劣化の原因となるとともに、ワンチップＩ
Ｃ化したＤ ／’Ａ変換器本体の内部にこの電圧減衰器
８及びその制御回路部分９を組み込みにくいという欠点
があった。
一本発明は上記のような従来方法の欠点を除去するため
になされたもので、積分型Ｄ／Ａ変換器において、積分
コンデンサを充電するための定電流源を可変電流源とし
、この電流を増加、減少させることにより、フェードイ
ン、フェードアウトを効果的に行えるようにしたＤ／Ａ
変換器を提供することを目的としている。
になされたもので、積分型Ｄ／Ａ変換器において、積分
コンデンサを充電するための定電流源を可変電流源とし
、この電流を増加、減少させることにより、フェードイ
ン、フェードアウトを効果的に行えるようにしたＤ／Ａ
変換器を提供することを目的としている。
以下、本発明の一実施例を図について説明する。
第３図において、■はＤ／Ａ変換器本体、２はＮビット
カウンタ、Ｓｌは電流遮断用スイッチ、１２は可変電流
源、１３はこの可変電流源１２の電流値を制御するため
の電流値制御回路、１ｏはこの電流値制御回路１３のフ
ェードイン、フェードアウト開始信号入力端子、５は積
分用コンデンサＣを有する積分器、ｓ２は積分リセット
用スイッチ、Ｓ３はサンプリング用スイッチ、６はサン
プリング用スイッチＳ３の制御回路、７は低域通過フィ
ルタ、１１は出力端子である。
カウンタ、Ｓｌは電流遮断用スイッチ、１２は可変電流
源、１３はこの可変電流源１２の電流値を制御するため
の電流値制御回路、１ｏはこの電流値制御回路１３のフ
ェードイン、フェードアウト開始信号入力端子、５は積
分用コンデンサＣを有する積分器、ｓ２は積分リセット
用スイッチ、Ｓ３はサンプリング用スイッチ、６はサン
プリング用スイッチＳ３の制御回路、７は低域通過フィ
ルタ、１１は出力端子である。
次に動作について説明する。
本実施例において、通常のＤ／Ａ変換の動作状態では、
可変電流源１２は定電流源として働くので、第１図に示
した従来のＤ／Ａ変換器の動作と何ら変わりはない。
可変電流源１２は定電流源として働くので、第１図に示
した従来のＤ／Ａ変換器の動作と何ら変わりはない。
そしてフェードインの状態では、まず端子１゜にフェー
ドイン開始の信号が入力されると、制御回路１３は、可
変電流源１２の電流ｌがゼロから基準電流値■まで徐々
に増加するように該可変電流源１２を制御する。その結
集積分器出力電圧もゼロから徐々に増加し、フェードイ
ンの効果が得られる。またフェードアウトの場合も反対
の方法で達成できる。これらによって得られる出方電圧
の波形は第２図に示したような、従来の回路で実現され
る結果と同様である。
ドイン開始の信号が入力されると、制御回路１３は、可
変電流源１２の電流ｌがゼロから基準電流値■まで徐々
に増加するように該可変電流源１２を制御する。その結
集積分器出力電圧もゼロから徐々に増加し、フェードイ
ンの効果が得られる。またフェードアウトの場合も反対
の方法で達成できる。これらによって得られる出方電圧
の波形は第２図に示したような、従来の回路で実現され
る結果と同様である。
また第４図は、積分をＭ分割にして、重み付けしたＭ個
の定電流源で同時積分するようにしたＤ／Ａ変換器に本
発明を適用したものであり、この実施例ではＭ＝２の場
合を示している。
の定電流源で同時積分するようにしたＤ／Ａ変換器に本
発明を適用したものであり、この実施例ではＭ＝２の場
合を示している。
今、Ｄ／Ａ変換器を１６ビツト用のものとすれば、３ａ
、３ｂはそれぞれ上位８ビツト及び下位８ビツト用の定
電流源であり、それぞれの電流値ｉ１．ｉ２の比は２
：１に設定されている。Ｓｌａ、Ｓｌｂはそれぞれ定電
流源３ａ、３ｂに対して設けられた電流遮断用のスイッ
チである。
、３ｂはそれぞれ上位８ビツト及び下位８ビツト用の定
電流源であり、それぞれの電流値ｉ１．ｉ２の比は２
：１に設定されている。Ｓｌａ、Ｓｌｂはそれぞれ定電
流源３ａ、３ｂに対して設けられた電流遮断用のスイッ
チである。
このような場合にも、上記定電流源３ａ、３ｂの基準と
なる電流源としてその電流値がｉ（＝＋１ ＋ ｉ ２
）である可変電流源１２を使用し、この電流値ｉを制御
回路１３で増減させて上記定電流源３ａ、３ｂの電流値
を定比（２：１）で変化させるようにすれば、上記実施
例と同様の効果が得られる。
なる電流源としてその電流値がｉ（＝＋１ ＋ ｉ ２
）である可変電流源１２を使用し、この電流値ｉを制御
回路１３で増減させて上記定電流源３ａ、３ｂの電流値
を定比（２：１）で変化させるようにすれば、上記実施
例と同様の効果が得られる。
なお、上記実施例では、フェードインの効果を第２図で
示すように指数関数的なものとして示したが、これは可
変電流源の制御回路１３の回路構成により、直線的にす
ることもまた他の関数的にすることも当然可能である。
示すように指数関数的なものとして示したが、これは可
変電流源の制御回路１３の回路構成により、直線的にす
ることもまた他の関数的にすることも当然可能である。
以上のように本発明によれば、Ｄ／Ａ変換器の基準電流
を可変電流源とし、外部からのフェードイン、フェトア
ウトの開始信号により、上記可変電流源の電流を増減で
きるように構成したので、効果的なフェードイン、フェ
ードアウトが可能となり、また回路による音質劣化等も
なく、しかもワンチップＩＣ化しやすいという効果があ
る。
を可変電流源とし、外部からのフェードイン、フェトア
ウトの開始信号により、上記可変電流源の電流を増減で
きるように構成したので、効果的なフェードイン、フェ
ードアウトが可能となり、また回路による音質劣化等も
なく、しかもワンチップＩＣ化しやすいという効果があ
る。
第１図は従来のフェードイン、フェードアウトを行なう
積分方式Ｄ／Ａ変換器の構成図、第２図は該変換器によ
って実現できる電圧波形を示す図、第３図は本発明の一
実施例によるＤ／Ａ変換器の構成図、第４図は本発明の
他の実施例を示す図である。 １・・・Ｄ／Ａ変換器本体、３ａ、３ｂ・・・定電流源
、５０１．積分器、１（１０，’；’ｚ Ｆイア、ワ、
−，アウ 区ト信号入力端子、１２・・・可変電流源、
１３・・・電流 −・ミ気 値制御回路。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 、 第２図 第３図
積分方式Ｄ／Ａ変換器の構成図、第２図は該変換器によ
って実現できる電圧波形を示す図、第３図は本発明の一
実施例によるＤ／Ａ変換器の構成図、第４図は本発明の
他の実施例を示す図である。 １・・・Ｄ／Ａ変換器本体、３ａ、３ｂ・・・定電流源
、５０１．積分器、１（１０，’；’ｚ Ｆイア、ワ、
−，アウ 区ト信号入力端子、１２・・・可変電流源、
１３・・・電流 −・ミ気 値制御回路。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 、 第２図 第３図
Claims (1)
- （１）積分コンデンサを有し入力信号を積分する積分器
と、入力されるディジタＪし信号に対応した期間上記積
分コンデンサを充電する可変電流源及びこの可変電流源
の電流値を外部からのフェードイン、フェードアウト信
号に応じて増減制御する電流値制御回路を有するＤ／Ａ
変換器本体とを備え、上記積分器の出力電圧のフェード
イン又はフェードアウトを可能としたことを特徴とする
Ｄ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10958883A JPS6029048A (ja) | 1983-06-16 | 1983-06-16 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10958883A JPS6029048A (ja) | 1983-06-16 | 1983-06-16 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029048A true JPS6029048A (ja) | 1985-02-14 |
Family
ID=14514066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10958883A Pending JPS6029048A (ja) | 1983-06-16 | 1983-06-16 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62201536U (ja) * | 1986-06-13 | 1987-12-22 | ||
| JPH0380712A (ja) * | 1989-08-24 | 1991-04-05 | Mitsubishi Electric Corp | デイジタル・アナログ変換装置 |
-
1983
- 1983-06-16 JP JP10958883A patent/JPS6029048A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62201536U (ja) * | 1986-06-13 | 1987-12-22 | ||
| JPH0380712A (ja) * | 1989-08-24 | 1991-04-05 | Mitsubishi Electric Corp | デイジタル・アナログ変換装置 |
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