JPH0644781B2 - デイジタルト−ン発生回路 - Google Patents
デイジタルト−ン発生回路Info
- Publication number
- JPH0644781B2 JPH0644781B2 JP60158129A JP15812985A JPH0644781B2 JP H0644781 B2 JPH0644781 B2 JP H0644781B2 JP 60158129 A JP60158129 A JP 60158129A JP 15812985 A JP15812985 A JP 15812985A JP H0644781 B2 JPH0644781 B2 JP H0644781B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- frequency
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、ディジタルトーン発生回路に関するもの
で、例えば、プッシュボタン式デュアルトーン電話機に
利用して有効な技術に関するものである。
で、例えば、プッシュボタン式デュアルトーン電話機に
利用して有効な技術に関するものである。
従来より、プッシュボタン式デュアルトーン電話機に使
用されるディジタルトーンジェネレータが公知である
（例えば、米国エーエムアイ社（ＡＭＩ：AMERICAN MIC
ROSYSTEMS INC）から１９７９年１月に発行された製品
カタログ、ディジタルトーンジェネレータ『Ｓ２５５９
Ａ／Ｂ／Ｃ／Ｄ』の第４頁〜第１４頁参照）。
用されるディジタルトーンジェネレータが公知である
（例えば、米国エーエムアイ社（ＡＭＩ：AMERICAN MIC
ROSYSTEMS INC）から１９７９年１月に発行された製品
カタログ、ディジタルトーンジェネレータ『Ｓ２５５９
Ａ／Ｂ／Ｃ／Ｄ』の第４頁〜第１４頁参照）。
上記のディジタルトーンゼネレータは、階段波状からな
る複数のトーン信号（周波数信号６９７Ｈｚ〜１６３３
Ｈｚ）を形成するものである。このため、その出力信号
には高調波成分を含むものとなる。したがって、この高
調波成分を除去するためにロウパスフィルタを付加する
必要がある。この場合、伝送経路における上限周波数と
高周波群のトーン信号１２０９Ｈｚ〜１６３３Ｈｚとが
比較的近くされる結果、その遮断特性が急峻なアクティ
ブ（セラミック）フィルタ等のような高価なロウパスフ
ィルタを使用する必要がある。
る複数のトーン信号（周波数信号６９７Ｈｚ〜１６３３
Ｈｚ）を形成するものである。このため、その出力信号
には高調波成分を含むものとなる。したがって、この高
調波成分を除去するためにロウパスフィルタを付加する
必要がある。この場合、伝送経路における上限周波数と
高周波群のトーン信号１２０９Ｈｚ〜１６３３Ｈｚとが
比較的近くされる結果、その遮断特性が急峻なアクティ
ブ（セラミック）フィルタ等のような高価なロウパスフ
ィルタを使用する必要がある。
この発明の目的は、安価なロウパスフィルタを使用でき
るディジタルトーン発生回路を提供することにある。
るディジタルトーン発生回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、比
較的高い周波数とされた階段波状のトーン信号を発生さ
せるＤ／Ａ変換回路出力点に、出力すべき階段波状の周
波数が高くされるに伴ってそのレベルを大きくさせるイ
ンピーダンス手段とスイッチ回路からなるプリエンファ
シス回路を設けるものである。
を簡単に説明すれば、下記の通りである。すなわち、比
較的高い周波数とされた階段波状のトーン信号を発生さ
せるＤ／Ａ変換回路出力点に、出力すべき階段波状の周
波数が高くされるに伴ってそのレベルを大きくさせるイ
ンピーダンス手段とスイッチ回路からなるプリエンファ
シス回路を設けるものである。
第１図には、この発明に係るディジタルトーン発生回路
の一実施例のブロック図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。この実施例回路
は、特に制限されないが、プッシュボタン用の高周波群
の４種類のトーン信号を形成する。
の一実施例のブロック図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。この実施例回路
は、特に制限されないが、プッシュボタン用の高周波群
の４種類のトーン信号を形成する。
基準周波数信号φは、図示しない基準周波数発振回路に
より構成される。この基準周波数発振回路は、特に制限
されないが、セラミック振動子を用いたセラミック発振
回路により構成され、例えば、４００ＫＨｚのような比
較的低い周波数信号にされる。
より構成される。この基準周波数発振回路は、特に制限
されないが、セラミック振動子を用いたセラミック発振
回路により構成され、例えば、４００ＫＨｚのような比
較的低い周波数信号にされる。
この基準周波数信号φは、次のプログラマブルカウンタ
回路ＣＯＮＴによって分周される。すなわち、上記基準
周波数φを受けるカウンタ回路ＣＯＮＴの各分周段出力
２〜３２は、ＲＯＭ（リード・オンリー・メモリ）に入
力される。このＲＯＭは、特に制限されないが、格子状
の交点で○で示した個所にエンハンスメント型ＭＯＳＦ
ＥＴが形成される縦型マスクＲＯＭにより構成される。
他の格子の交点には、図示しないがディプレッション型
ＭＯＳＦＥＴが形成されている。上記各ＭＯＳＦＥＴ
は、横の格子にそって直列形態に接続される。この横の
格子に直列されたエンハンスメント型ＭＯＳＦＥＴのゲ
ートには、キー（プッシュボタン）によって形成された
キー入力信号１〜４が供給される。上記キー入力信号１
〜４は、それぞれ２つの格子を選択するように供給され
る。上記格子状に配置された直列形態の各ＭＯＳＦＥＴ
の一端は、共通化されて回路の接地電位点に接続され
る。また、上記直列ＭＯＳＦＥＴの他端は、共通化され
て出力とされる。この出力点と電源電圧Ｖccとの間に
は、付加ＭＯＳＦＥＴＱ１が設けられる。上記ＲＯＭの
出力は、インバータ回路ＩＶ２，ＩＶ３を介してフリッ
プフロップ回路Ｆ１の入力に供給される。このフリップ
フロップ回路Ｆ１は、上記基準周波数信号φがクロック
端子に供給されることによって、上記基準周波数信号φ
に同期して、上記ＲＯＭの出力信号を保持する。
回路ＣＯＮＴによって分周される。すなわち、上記基準
周波数φを受けるカウンタ回路ＣＯＮＴの各分周段出力
２〜３２は、ＲＯＭ（リード・オンリー・メモリ）に入
力される。このＲＯＭは、特に制限されないが、格子状
の交点で○で示した個所にエンハンスメント型ＭＯＳＦ
ＥＴが形成される縦型マスクＲＯＭにより構成される。
他の格子の交点には、図示しないがディプレッション型
ＭＯＳＦＥＴが形成されている。上記各ＭＯＳＦＥＴ
は、横の格子にそって直列形態に接続される。この横の
格子に直列されたエンハンスメント型ＭＯＳＦＥＴのゲ
ートには、キー（プッシュボタン）によって形成された
キー入力信号１〜４が供給される。上記キー入力信号１
〜４は、それぞれ２つの格子を選択するように供給され
る。上記格子状に配置された直列形態の各ＭＯＳＦＥＴ
の一端は、共通化されて回路の接地電位点に接続され
る。また、上記直列ＭＯＳＦＥＴの他端は、共通化され
て出力とされる。この出力点と電源電圧Ｖccとの間に
は、付加ＭＯＳＦＥＴＱ１が設けられる。上記ＲＯＭの
出力は、インバータ回路ＩＶ２，ＩＶ３を介してフリッ
プフロップ回路Ｆ１の入力に供給される。このフリップ
フロップ回路Ｆ１は、上記基準周波数信号φがクロック
端子に供給されることによって、上記基準周波数信号φ
に同期して、上記ＲＯＭの出力信号を保持する。
一方、上記キー入力信号１〜４は、ノア（ＮＯＲ）ゲー
ト回路Ｇ１の入力に供給される。このノアゲート回路Ｇ
１の出力は、一方においてインバータ回路ＩＶ１を介し
てナンド（ＮＡＮＤ）ゲート回路Ｇ２の一方の入力に供
給される。このナンドゲート回路Ｇ２の他方の入力に
は、上記フリップフロップ回路Ｆ１の出力Ｑが供給され
る。このアンドゲート回路Ｇ２の出力は、上記カウンタ
回路ＣＯＮＴのリセット端子に供給される。
ト回路Ｇ１の入力に供給される。このノアゲート回路Ｇ
１の出力は、一方においてインバータ回路ＩＶ１を介し
てナンド（ＮＡＮＤ）ゲート回路Ｇ２の一方の入力に供
給される。このナンドゲート回路Ｇ２の他方の入力に
は、上記フリップフロップ回路Ｆ１の出力Ｑが供給され
る。このアンドゲート回路Ｇ２の出力は、上記カウンタ
回路ＣＯＮＴのリセット端子に供給される。
これによって、上記カウンタ回路ＣＯＮＴは、上記ＲＯ
Ｍの書き込み情報に従ったプログラマブルカウンタとし
ての動作を行う。
Ｍの書き込み情報に従ったプログラマブルカウンタとし
ての動作を行う。
今、キー入力１〜４がいずれも入力されていない時は、
全信号が論理“０”にされる。これによって、ゲート回
路Ｇ１の出力が論理“１”になるので、インバータ回路
ＩＶ１の出力は論理“０”にされる。これによって、ゲ
ート回路Ｇ２の出力は、論理“１”にされるので、上記
カウンタ回路ＣＯＮＴはリセット状態のままとされ、そ
の計数動作を停止している。
全信号が論理“０”にされる。これによって、ゲート回
路Ｇ１の出力が論理“１”になるので、インバータ回路
ＩＶ１の出力は論理“０”にされる。これによって、ゲ
ート回路Ｇ２の出力は、論理“１”にされるので、上記
カウンタ回路ＣＯＮＴはリセット状態のままとされ、そ
の計数動作を停止している。
上記キー入力１〜４のうち１つのキー入力が供給される
と、上記ゲート回路Ｇ１の出力は論理“１”になり、上
記ゲート回路Ｇ２の一方の入力を論理“１”にして、そ
の出力を論理“０”にする。これによって、カウンタ回
路ＣＯＮＴは、リセット状態が解除され、上記基準周波
数φの計数動作を開始する。上記キー入力とカウンタ回
路ＣＯＮＴの出力２〜３２の出力により、直列形態にさ
れたエンハンスメント型ＭＯＳＦＥＴが全てオン状態に
されると、その出力は論理“０”にされる。したがっ
て、フリップフロップ回路Ｆ１の出力Ｑは、論理“１”
から論理“０”にされるのて、ゲート回路Ｇ２の出力が
論理“１”となって、カウンタ回路ＣＯＮＴをリセット
状態にする。このカウンタ回路ＣＯＮＴのリセットによ
り、上記ＲＯＭの出力は、論理“１”にされるので、フ
リップフロップ回路Ｆ１は、次のクロックφに同期して
再び論理“１”となり、上記カウンタ回路ＣＯＮＴのリ
セット状態を解除する。この繰り返しによって、フリッ
プフロップ回路Ｆ１の出力Ｑからは、上記キー入力によ
り選ばれた分周比（計数値）に従った基準周波数信号φ
の分周出力が得られる。これによって、上記キー入力に
従って４通りの可変分周出力が得られる。
と、上記ゲート回路Ｇ１の出力は論理“１”になり、上
記ゲート回路Ｇ２の一方の入力を論理“１”にして、そ
の出力を論理“０”にする。これによって、カウンタ回
路ＣＯＮＴは、リセット状態が解除され、上記基準周波
数φの計数動作を開始する。上記キー入力とカウンタ回
路ＣＯＮＴの出力２〜３２の出力により、直列形態にさ
れたエンハンスメント型ＭＯＳＦＥＴが全てオン状態に
されると、その出力は論理“０”にされる。したがっ
て、フリップフロップ回路Ｆ１の出力Ｑは、論理“１”
から論理“０”にされるのて、ゲート回路Ｇ２の出力が
論理“１”となって、カウンタ回路ＣＯＮＴをリセット
状態にする。このカウンタ回路ＣＯＮＴのリセットによ
り、上記ＲＯＭの出力は、論理“１”にされるので、フ
リップフロップ回路Ｆ１は、次のクロックφに同期して
再び論理“１”となり、上記カウンタ回路ＣＯＮＴのリ
セット状態を解除する。この繰り返しによって、フリッ
プフロップ回路Ｆ１の出力Ｑからは、上記キー入力によ
り選ばれた分周比（計数値）に従った基準周波数信号φ
の分周出力が得られる。これによって、上記キー入力に
従って４通りの可変分周出力が得られる。
このような分周動作によって形成されたパルス信号に基
づいて、階段状のトーン信号を形成するため、上記フリ
ップフロップ回路Ｆ１の出力パルスは、フリップフロッ
プＦ２により１／２分周されて、パルスデューティが５
０％とされたパルス信号Ａに変換される。このパルス信
号Ａは、ジョンソンカウンタ回路Ｊ−ＣＯＮＴに供給さ
れる。このジョンソンカウンタ回路Ｊ−ＣＯＮＴのリセ
ット端子には、上記ノアゲート回路Ｇ１の出力が供給さ
れる。これによって、キー入力がいずれも入力されてい
ない時、このカウンタ回路Ｊ−ＣＯＮＴは、その動作が
停止させられいてる。
づいて、階段状のトーン信号を形成するため、上記フリ
ップフロップ回路Ｆ１の出力パルスは、フリップフロッ
プＦ２により１／２分周されて、パルスデューティが５
０％とされたパルス信号Ａに変換される。このパルス信
号Ａは、ジョンソンカウンタ回路Ｊ−ＣＯＮＴに供給さ
れる。このジョンソンカウンタ回路Ｊ−ＣＯＮＴのリセ
ット端子には、上記ノアゲート回路Ｇ１の出力が供給さ
れる。これによって、キー入力がいずれも入力されてい
ない時、このカウンタ回路Ｊ−ＣＯＮＴは、その動作が
停止させられいてる。
この実施例では、各キー入力１〜４に対して、２種類の
分周比がそれぞれ割り当てられている。特に制限されな
いが、上記ジョンソンカウンタ回路Ｊ−ＣＯＮＴの最下
位ビット出力と最上位ビット出力を排他的論理和回路Ｅ
Ｘに供給して、後述するＤ／Ａ変換回路Ｄ／Ａによって
形成された階段波状のトーン出力信号ＯＵＴのピーク値
に相当するステップにおいて、上記分周比の切り換えを
行うようにするものである。このため、上記排他的論理
和回路の出力と、インバータ回路ＩＶ４によって形成さ
れた反転信号とは、上記キー入力１〜４に対してそれぞ
れ２本づつ設けられた格子（直列ＭＯＳＦＥＴ）の一方
を相補的に選択するようなＭＯＳＦＥＴが配置されてい
る。
分周比がそれぞれ割り当てられている。特に制限されな
いが、上記ジョンソンカウンタ回路Ｊ−ＣＯＮＴの最下
位ビット出力と最上位ビット出力を排他的論理和回路Ｅ
Ｘに供給して、後述するＤ／Ａ変換回路Ｄ／Ａによって
形成された階段波状のトーン出力信号ＯＵＴのピーク値
に相当するステップにおいて、上記分周比の切り換えを
行うようにするものである。このため、上記排他的論理
和回路の出力と、インバータ回路ＩＶ４によって形成さ
れた反転信号とは、上記キー入力１〜４に対してそれぞ
れ２本づつ設けられた格子（直列ＭＯＳＦＥＴ）の一方
を相補的に選択するようなＭＯＳＦＥＴが配置されてい
る。
第２図には、上記ジョンソンカウンタ回路Ｊ−ＣＯＮＴ
により形成されたディジタル信号を受けて階段波状の周
波数信号を形成するＤ／Ａ変換回路の一実施例の回路図
が示されている。特に制限されないが、この実施例のＤ
／Ａ変換回路は、２進重み抵抗方式により構成される。
により形成されたディジタル信号を受けて階段波状の周
波数信号を形成するＤ／Ａ変換回路の一実施例の回路図
が示されている。特に制限されないが、この実施例のＤ
／Ａ変換回路は、２進重み抵抗方式により構成される。
上記ジョンソンカウンタ回路Ｊ−ＣＯＮＴにより形成さ
れたディジタル信号Ｓ１〜Ｓｎは、ＰチャンネルＭＯＳ
ＦＥＴＱ１、Ｑ３及びＱ５等とＮチャンネルＭＯＳＦＥ
ＴＱ２、Ｑ４及びＱ６等によりそれぞれ構成されたイン
バータ回路の入力に供給される。これらの各インバータ
回路は、その入力ディジタル信号Ｓ１〜Ｓｎに応じて、
ロウレベル（回路の設置電位）とハイレベル（Ｖcc又は
基準電圧Ｖref）に切り換えるスイッチ回路としての動
作を行う。上記インバータ回路の出力端子は、それぞれ
ディジタル信号に従った重みの抵抗値を持つ抵抗Ｒ、２
Ｒ・・・２n-1Ｒの一端にそれぞれ接続される。これら
の抵抗Ｒ、２Ｒ・・・２n-1Ｒの他端は共通接続され、
特に制限されないが、出力増幅回路ＯＰの反転入力
（−）に接続される。この反転入力（−）とその出力端
子との間には、抵抗（Ｒ／２）が接続される。上記増幅
回路ＯＰの非反転入力（＋）は回路の接地電位に結合さ
れている。上記各抵抗には上記インバータ回路の動作に
応じた電流が流れ、個々の電流が加算されて出力増幅回
路ＯＰの抵抗Ｒ／２を通して流れる結果、出力から階段
波状のアナログ電圧が形成される。この階段状のステッ
プ電圧は、Ｖcc（Ｖref）／２ｎとされる。
れたディジタル信号Ｓ１〜Ｓｎは、ＰチャンネルＭＯＳ
ＦＥＴＱ１、Ｑ３及びＱ５等とＮチャンネルＭＯＳＦＥ
ＴＱ２、Ｑ４及びＱ６等によりそれぞれ構成されたイン
バータ回路の入力に供給される。これらの各インバータ
回路は、その入力ディジタル信号Ｓ１〜Ｓｎに応じて、
ロウレベル（回路の設置電位）とハイレベル（Ｖcc又は
基準電圧Ｖref）に切り換えるスイッチ回路としての動
作を行う。上記インバータ回路の出力端子は、それぞれ
ディジタル信号に従った重みの抵抗値を持つ抵抗Ｒ、２
Ｒ・・・２n-1Ｒの一端にそれぞれ接続される。これら
の抵抗Ｒ、２Ｒ・・・２n-1Ｒの他端は共通接続され、
特に制限されないが、出力増幅回路ＯＰの反転入力
（−）に接続される。この反転入力（−）とその出力端
子との間には、抵抗（Ｒ／２）が接続される。上記増幅
回路ＯＰの非反転入力（＋）は回路の接地電位に結合さ
れている。上記各抵抗には上記インバータ回路の動作に
応じた電流が流れ、個々の電流が加算されて出力増幅回
路ＯＰの抵抗Ｒ／２を通して流れる結果、出力から階段
波状のアナログ電圧が形成される。この階段状のステッ
プ電圧は、Ｖcc（Ｖref）／２ｎとされる。
この実施例では、上記抵抗回路の共通接続点と回路の接
地電位との間に、抵抗Ｒ１とスイッチＭＯＳＦＥＴＱ７
及び抵抗Ｒ２とスイッチＭＯＳＦＥＴＱ８が設けられ
る。上記抵抗Ｒ１の抵抗値は、抵抗Ｒ２の抵抗値より小
さく設定される。上記スイッチＭＯＳＦＥＴＱ７，Ｑ８
のゲートには、前記キー入力１〜４に対応された２ビッ
トからなる信号Ｐ１，Ｐ２が供給される。例えば、キー
入力１（１２０９Ｈｚ）が供給されると、Ｐ１とＰ２が
共にハイレベルにされて、ＭＯＳＦＥＴＱ７とＱ８をオ
ン状態にさせる。この結果、Ｄ／Ａ変換動作を行う抵抗
回路網に対して上記抵抗Ｒ１とＲ２の合成抵抗による最
も小さな抵抗値を持つ抵抗が付加される。キー入力２
（１３３６Ｈｚ）が供給されると、Ｐ１がロウレベルに
Ｐ２がハイレベルにされる。したがって、ＭＯＳＦＥＴ
Ｑ７はオフ状態に、ＭＯＳＦＥＴＱ８はオン状態にされ
る。この結果、Ｄ／Ａ変換動作を行う抵抗回路網に対し
て小さい方の抵抗値を持つ抵抗Ｒ２が付加される。キー
入力３（１４７７Ｈｚ）が供給されると、Ｐ１がハイレ
ベルにＰ２がロウレベルにされる。したがって、ＭＯＳ
ＦＥＴＱ７はオン状態に、ＭＯＳＦＥＴＱ８はオフ状態
にされる。この結果、Ｄ／Ａ変換動作を行う抵抗回路網
に対して大きい方の抵抗値を持つ抵抗Ｒ１が付加され
る。キー入力４（１６３３Ｈｚ）が供給されると、Ｐ１
とＰ２が共にロウレベルにされ、ＭＯＳＦＥＴＱ７，Ｑ
８がオフ状態にされる。この結果、Ｄ／Ａ変換動作を行
う抵抗回路網に対して上記いずれの抵抗Ｒ１及びＲ２も
付加されない。
地電位との間に、抵抗Ｒ１とスイッチＭＯＳＦＥＴＱ７
及び抵抗Ｒ２とスイッチＭＯＳＦＥＴＱ８が設けられ
る。上記抵抗Ｒ１の抵抗値は、抵抗Ｒ２の抵抗値より小
さく設定される。上記スイッチＭＯＳＦＥＴＱ７，Ｑ８
のゲートには、前記キー入力１〜４に対応された２ビッ
トからなる信号Ｐ１，Ｐ２が供給される。例えば、キー
入力１（１２０９Ｈｚ）が供給されると、Ｐ１とＰ２が
共にハイレベルにされて、ＭＯＳＦＥＴＱ７とＱ８をオ
ン状態にさせる。この結果、Ｄ／Ａ変換動作を行う抵抗
回路網に対して上記抵抗Ｒ１とＲ２の合成抵抗による最
も小さな抵抗値を持つ抵抗が付加される。キー入力２
（１３３６Ｈｚ）が供給されると、Ｐ１がロウレベルに
Ｐ２がハイレベルにされる。したがって、ＭＯＳＦＥＴ
Ｑ７はオフ状態に、ＭＯＳＦＥＴＱ８はオン状態にされ
る。この結果、Ｄ／Ａ変換動作を行う抵抗回路網に対し
て小さい方の抵抗値を持つ抵抗Ｒ２が付加される。キー
入力３（１４７７Ｈｚ）が供給されると、Ｐ１がハイレ
ベルにＰ２がロウレベルにされる。したがって、ＭＯＳ
ＦＥＴＱ７はオン状態に、ＭＯＳＦＥＴＱ８はオフ状態
にされる。この結果、Ｄ／Ａ変換動作を行う抵抗回路網
に対して大きい方の抵抗値を持つ抵抗Ｒ１が付加され
る。キー入力４（１６３３Ｈｚ）が供給されると、Ｐ１
とＰ２が共にロウレベルにされ、ＭＯＳＦＥＴＱ７，Ｑ
８がオフ状態にされる。この結果、Ｄ／Ａ変換動作を行
う抵抗回路網に対して上記いずれの抵抗Ｒ１及びＲ２も
付加されない。
以上のような抵抗Ｒ１、Ｒ２の選択的な接続によって、
Ｄ／Ａ変化出力のレベルの低下分が、その周波数が高く
されるに従って小さくされる。言い換えるなば、Ｄ／Ａ
変換出力の周波数が高くされるに伴い、その出力レベル
が大きくされる。この結果、Ｄ／Ａ変換出力に対してプ
リエンファシスをかけることができる。
Ｄ／Ａ変化出力のレベルの低下分が、その周波数が高く
されるに従って小さくされる。言い換えるなば、Ｄ／Ａ
変換出力の周波数が高くされるに伴い、その出力レベル
が大きくされる。この結果、Ｄ／Ａ変換出力に対してプ
リエンファシスをかけることができる。
この実施例回路のトーン発生動作を第３図の波形図を参
照して説明する。
照して説明する。
上記のように１つのキー入力に対して、予め設定された
基準周波数の分周出力に従ったパルスＡが形成される。
このパルスＡによってジョンソンカウンタ回路Ｊ−ＣＯ
ＮＴは、出力Ｂ〜Ｃのように、上記パルスＡの変化毎
（半周期ずつ遅れたパルス信号を形成する。これによっ
て、その半周期においては最下位ビットから１ビットづ
つ増加し、ピーク値とされた後は減少するので、Ｄ／Ａ
変換回路Ｄ／Ａは、上記パルスＡの半周期を１ステップ
とする階段波状のアナログ信号に変換する。
基準周波数の分周出力に従ったパルスＡが形成される。
このパルスＡによってジョンソンカウンタ回路Ｊ−ＣＯ
ＮＴは、出力Ｂ〜Ｃのように、上記パルスＡの変化毎
（半周期ずつ遅れたパルス信号を形成する。これによっ
て、その半周期においては最下位ビットから１ビットづ
つ増加し、ピーク値とされた後は減少するので、Ｄ／Ａ
変換回路Ｄ／Ａは、上記パルスＡの半周期を１ステップ
とする階段波状のアナログ信号に変換する。
上記階段波の１ステップの時間は、上記基準周波数φの
整数倍（分周比）にされた固定時間になる。この時間を
キー入力１〜４に応じて設定することにより、異なる周
期（周波数）の階段波状態のアナログ信号ＯＵＴを形成
することができる。この場合、上記各キー入力に対して
１種類の分周比にしたのでは、その最少公倍数に従った
高い基準周波数信号を用いることが必要になる。そこで
この実施例では、上記ジョンソンカウンタ回路Ｊ−ＣＯ
ＮＴの最下位ビット出力Ｂと最上位ビット信号Ｃとが一
致したステップ（階段波における正，負の両ピーク）に
おいて、排他的論理和回路ＥＸの出力が一致出力の論理
“０”を形成する。これによって、縦型ＲＯＭの選択さ
れる格子が補正値用の分周比に切り換えられる。この補
正値の設定により、上記基準周波数信号φ（４００ＫＨ
ｚ）を用いて、各ステップにおける分周比に従った基準
時間を単位時間として、ピーク値に到るまでのステップ
数倍された単位時間に、ピークステップに設けられた補
正時間を加えることって、全体として所望の周期が得ら
れるようにするものである。
整数倍（分周比）にされた固定時間になる。この時間を
キー入力１〜４に応じて設定することにより、異なる周
期（周波数）の階段波状態のアナログ信号ＯＵＴを形成
することができる。この場合、上記各キー入力に対して
１種類の分周比にしたのでは、その最少公倍数に従った
高い基準周波数信号を用いることが必要になる。そこで
この実施例では、上記ジョンソンカウンタ回路Ｊ−ＣＯ
ＮＴの最下位ビット出力Ｂと最上位ビット信号Ｃとが一
致したステップ（階段波における正，負の両ピーク）に
おいて、排他的論理和回路ＥＸの出力が一致出力の論理
“０”を形成する。これによって、縦型ＲＯＭの選択さ
れる格子が補正値用の分周比に切り換えられる。この補
正値の設定により、上記基準周波数信号φ（４００ＫＨ
ｚ）を用いて、各ステップにおける分周比に従った基準
時間を単位時間として、ピーク値に到るまでのステップ
数倍された単位時間に、ピークステップに設けられた補
正時間を加えることって、全体として所望の周期が得ら
れるようにするものである。
この場合、階段波状のアナログ信号は、上記抵抗とスイ
ッチＭＯＳＦＥＴからなるプリエンファシス回路が付加
されることにより、周波数が同じでレベルが上記抵抗Ｒ
１及び／又はＲ２を付加した分だけ小さくされたレベル
を持つ階段波信号を出力させることができる。
ッチＭＯＳＦＥＴからなるプリエンファシス回路が付加
されることにより、周波数が同じでレベルが上記抵抗Ｒ
１及び／又はＲ２を付加した分だけ小さくされたレベル
を持つ階段波信号を出力させることができる。
これにより、第４図に示すように、上記キー１〜４に対
応された４つの周波数信号Ｃ１〜Ｃ４に対して、点線で
示すようにその周波数が高くされるに伴いレベルを大き
くさせるというプリアンファシスをかけることができ
る。このようなプリアンファシスによって、破線で示し
たような緩やかな遮断周波数特性を持つ抵抗Ｒとキャパ
シタＣからなる簡単なロウパスフィルタを用いることが
できる。すなわち、上記遮断周波数特性によってデイエ
ンファシスが行われ、全体としてほぼ平坦な所望の帯域
幅を持つ４つのトーン信号を形成することができる。
応された４つの周波数信号Ｃ１〜Ｃ４に対して、点線で
示すようにその周波数が高くされるに伴いレベルを大き
くさせるというプリアンファシスをかけることができ
る。このようなプリアンファシスによって、破線で示し
たような緩やかな遮断周波数特性を持つ抵抗Ｒとキャパ
シタＣからなる簡単なロウパスフィルタを用いることが
できる。すなわち、上記遮断周波数特性によってデイエ
ンファシスが行われ、全体としてほぼ平坦な所望の帯域
幅を持つ４つのトーン信号を形成することができる。
(1)トーン信号を形成するＤ／Ａ変換回路に、その出力
周波数に逆比例してその出力レベルを低下させるインピ
ーダンス回路を設けることにより、Ｄ／Ａ変換されたト
ーン信号に対してプリエンファシスをかけることができ
る。これにより、その高調波を除去するロウパスフィル
タとして、遮断周波数特性が緩やかな安価なＣＲロウパ
スフィルタを用いることができるという効果が得られ
る。
周波数に逆比例してその出力レベルを低下させるインピ
ーダンス回路を設けることにより、Ｄ／Ａ変換されたト
ーン信号に対してプリエンファシスをかけることができ
る。これにより、その高調波を除去するロウパスフィル
タとして、遮断周波数特性が緩やかな安価なＣＲロウパ
スフィルタを用いることができるという効果が得られ
る。
(2)Ｄ／Ａ変換回路の動作を行う抵抗回路網に対して、
２つの抵抗とスイッチ手段とい簡単な回路を付加するで
けであるので、極めて簡単な回路により実現できるとと
ともに、上記スイッチ手段の動作を選択的に無効にさせ
ることにより、プリエンファシスそのものをも無効にで
きるから、その適用範囲を広くできるという効果が得ら
れる。
２つの抵抗とスイッチ手段とい簡単な回路を付加するで
けであるので、極めて簡単な回路により実現できるとと
ともに、上記スイッチ手段の動作を選択的に無効にさせ
ることにより、プリエンファシスそのものをも無効にで
きるから、その適用範囲を広くできるという効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、階段波状の出
力信号を形成するＤ／Ａ変換回路は、はしご形抵抗方式
等何であってもよい。また、その入力に供給されるディ
ジタル信号を形成する回路は、例えば、前記公知のディ
ジタルトーンゼネレータのように、階段波状のトーンの
１周期を構成するステップ数と、複数の周波数との最少
公倍数に従った、例えばカラーテレビジョン受像機にお
いて使用されているカラーバースト用の水晶発振回路に
よって形成される基準周波数信号（３．５７９５４５Ｍ
Ｈｚ）を利用して形成するもの等何であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、階段波状の出
力信号を形成するＤ／Ａ変換回路は、はしご形抵抗方式
等何であってもよい。また、その入力に供給されるディ
ジタル信号を形成する回路は、例えば、前記公知のディ
ジタルトーンゼネレータのように、階段波状のトーンの
１周期を構成するステップ数と、複数の周波数との最少
公倍数に従った、例えばカラーテレビジョン受像機にお
いて使用されているカラーバースト用の水晶発振回路に
よって形成される基準周波数信号（３．５７９５４５Ｍ
Ｈｚ）を利用して形成するもの等何であってもよい。
この発明は、プッシュボタン用電話におけるディジタル
トーン発生回路の他、通信回線を利用して伝達される信
号を形成する各種トーン発生回路に広く利用できるもの
である。
トーン発生回路の他、通信回線を利用して伝達される信
号を形成する各種トーン発生回路に広く利用できるもの
である。
第１図は、この発明の一実施例を示すブロック図、 第２図は、そのＤ／Ａ変換回路の一実施例を示す回路
図、 第３図は、その動作の一例を説明するための波形図、 第４図は、この発明を説明するための概略周波数特性図
である。 ＣＯＮＴ……カウンタ回路、Ｇ１……ノアゲート回路、
Ｇ２……ナンドゲート回路、ＩＶ１〜ＩＶ４……インバ
ータ回路、Ｆ１，Ｆ２……フリップフロップ回路、ＥＸ
……排他的論理和回路、Ｊ−ＣＯＮＴ……ジョンソンカ
ウンタ回路、Ｄ／Ａ……Ｄ／Ａ変換回路
図、 第３図は、その動作の一例を説明するための波形図、 第４図は、この発明を説明するための概略周波数特性図
である。 ＣＯＮＴ……カウンタ回路、Ｇ１……ノアゲート回路、
Ｇ２……ナンドゲート回路、ＩＶ１〜ＩＶ４……インバ
ータ回路、Ｆ１，Ｆ２……フリップフロップ回路、ＥＸ
……排他的論理和回路、Ｊ−ＣＯＮＴ……ジョンソンカ
ウンタ回路、Ｄ／Ａ……Ｄ／Ａ変換回路
Claims (1)
- 【請求項１】押しボタンダイヤル電話機における高周波
群の４種類の周波数に対応されたキー入力信号により分
周比が設定されるプログラマブルカウンタと、このプロ
グラマブルカウンタの分周出力に基づいて計数動作を行
うジョンソンカウンタ回路と、このジョンソンカウンタ
回路の計数出力信号を受けて階段状波のトーン信号を発
生させるＤ／Ａ変換回路と、このＤ／Ａ変換回路の出力
点に設けられ、上記４つのキー入力信号に対応して形成
されたスイッチ制御信号によりスイッチ制御される２つ
のスイッチ手段と２つの抵抗手段とからなり、かかる２
つのスイッチ手段による４通りからなるオン／オフ状態
の組み合わせにより、上記Ｄ／Ａ変換回路の次段に設け
られるロウパスフィルタの周波数特性に従った４種類の
周波数信号のそれぞれに対するレベル減衰を補うように
４種類のＤ／Ａ変換出力のそれぞれのレベル減衰量を切
り換えてプリエンファシスをかけるプリエンファシス回
路とを備えてなることを特徴とするディジタルトーン発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158129A JPH0644781B2 (ja) | 1985-07-19 | 1985-07-19 | デイジタルト−ン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158129A JPH0644781B2 (ja) | 1985-07-19 | 1985-07-19 | デイジタルト−ン発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220455A JPS6220455A (ja) | 1987-01-29 |
| JPH0644781B2 true JPH0644781B2 (ja) | 1994-06-08 |
Family
ID=15664919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158129A Expired - Lifetime JPH0644781B2 (ja) | 1985-07-19 | 1985-07-19 | デイジタルト−ン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644781B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236652A (ja) * | 1988-07-27 | 1990-02-06 | Sankyo Seiki Mfg Co Ltd | オートダイヤル装置 |
| JPH0264839U (ja) * | 1988-11-05 | 1990-05-16 | ||
| US5034977A (en) * | 1989-04-04 | 1991-07-23 | Industrial Technology Research Institute | Phase accumulation dual tone multiple frequency generator |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8301366A (nl) * | 1983-04-19 | 1984-11-16 | Philips Nv | Transmissieschakeling voor een dtmf-telefoontoestel. |
-
1985
- 1985-07-19 JP JP60158129A patent/JPH0644781B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220455A (ja) | 1987-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04229723A (ja) | 高次シグマ・デルタアナログ／デジタル変換器 | |
| CA1234415A (en) | Switched capacitor filter | |
| JPH0215715A (ja) | パルス密度ｄ／ａ，ａ／ｄ変換時の信号平均化回路 | |
| US4868572A (en) | Circuit arrangement for converting digital sound-signal values into an analog sound signal | |
| JPH0644781B2 (ja) | デイジタルト−ン発生回路 | |
| US5461583A (en) | Programmable frequency sine wave signal generator | |
| US5418734A (en) | Finely adjustable signal wave forming circuit including complementary clock signal counters | |
| Becker et al. | SIGFRED: a low-power DTMF and signaling frequency detector | |
| KR100219042B1 (ko) | 디지탈/펄스 폭 변조(pwm)신호 변환기 | |
| JPS61145918A (ja) | 電子ボリユ−ム回路 | |
| JPH0595239A (ja) | レベル制御回路 | |
| JPS60500593A (ja) | 非整数プログラマブルカウンタ | |
| JPH0462604B2 (ja) | ||
| JPS6128423Y2 (ja) | ||
| JPS6195652A (ja) | ディジタルト−ン発生回路 | |
| JPS61144930A (ja) | 信号形成回路 | |
| JPS6345056Y2 (ja) | ||
| JPS6268351A (ja) | 半導体集積回路装置 | |
| JPH02149035A (ja) | Ｆｓｋ−ａｍ変調回路 | |
| JPS60187196A (ja) | 加入者線交流終端方式 | |
| JPS59168715A (ja) | 三角波発生回路 | |
| JPS637488B2 (ja) | ||
| JPS6037657B2 (ja) | Ｄｐｃｍ装置 | |
| KR890004866Y1 (ko) | 모노스테이블 멀티바이 브레이터를 이용한 pwm방식의 d/a변환기 | |
| JPH0566767B2 (ja) |