JPH0215715A - パルス密度ｄ／ａ，ａ／ｄ変換時の信号平均化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はパルス密度変調信号（Ｐ’ＤＭ信号）をＰＤ
Ｍ信号の時間平均に対応したアナログ信号、即ち、平滑
の度合いに依存したＰＤＭ信号のＤ／Ａ変換を表わす信
号に変換する回路に関する。

このような回路構成は主として、フィードバック路にシ
グマ・デルタ変調器を具備したパルス密度Ａ／Ｄ変換器
に関する。

（従来の技術） 例えば、第１図にＵＳ−Ａ　　４　１５６　８７］のパ
ルス密度Ａ／Ｄ変換器が示されている。このパルスＡ／
Ｄ変換器の出力、即ちＰＤＭ信号は平均化ＲＣローパス
フィルタを介してフィードバックされる。ＲＣローパス
フィルタのキャパシタは抵抗を介して、変換されるアナ
ログ信号の入力に接続されている。

１９８５年９月２０口発行の”　Ｅｌｅｋｔ　ｒ。

ｎｉｋ”Ｎｏ、１９の７５ページから７７ページに、シ
グマ・デルタ変調器とＲＣローパスフィルタ、あるいは
積分器を含む少なくとも一つのＰＤＭ信号平均化装置を
備える、パルス密度Ａ／Ｄ又はＤ／Ａ変換器の例が示し
である。この記事には、デジタルパルス密度変調器によ
り、パルスコード変調信号（ＰＣＭ信号）をＰＤＭ信号
に変換することは簡単であり、デシメーションフィルタ
（デジタルローパスフィルタ）により、低いサンプリン
グレートで多数ビット構成のＰＣＭ信号をＰＤＭ信号か
ら得ることが既に可能であり、よってこのＰＤＭ中間状
態を介して、効果的で高分解能のＤ／Ａ又はＡ／Ｄ変換
を通常のＰＣＭ信号に対して行うことが出来ることが記
載されている。

例えば、１５Ｋｚの可聴周波数帯に４．５Ｍｚのクロッ
ク周波数で、理論的にはＳ／Ｎ比８５ｄＢが得られるの
で、最大可能分解能は二進数コードの場合約１４ビツト
である。

Ａ／Ｄ及びＤ／Ａ変換時に得られる、ＰＤＭ信号の分解
能は平均化精度に依存している。特に妨害の要素となる
エラー源は、クロック信号のジッタであり、ＰＤＭ信号
のエツジにおけるジッタを引起こし、平均値に重畳され
た雑音信号を発生する。

（発明が解決すべき課８） この発明の目的は、ジッタを伴うクロック信号が存在し
ても、その周波数帯における有効な信号を変えることな
く、ＰＤＭ信号を平均化することの出来るパルス密度Ｄ
／ＡＳＡ／Ｄ変換時の信号平均化回路を提供することで
ある。

［発明の構成コ （課題を解決するための手段と作用） この発明の要旨は従来の回路と同様、連続的に平均化す
ることに加えて、時間シフトされたＰＤＭ信号のエツジ
が平均化されるのを少なくするために、数クロック周期
にわたって信号を追従する時間ウィンドウの期間に、Ｐ
ＤＭ信号を平均化することにある。更に、ｎ段のシフト
レジスタにより平均化が行われる。このシフトレジスタ
のシリアル入力にはＰＤＭ信号が印加され、ｎビット並
列出力は同時に、ｎ個の・ＰＤＭ単一信号状態を表わす
。ジッタを伴うクロック信号はシフト信号として使用さ
れる。９段シフトレジスタの各二値状態によりｎ個の状
態信号の状態が決定され、９段シフトレジスタの各段は
ｎ個の状態信号の一つが割り当てられる。加算器は通常
の方法により全ての状態信号を結合し、平均化された合
計信号を作る。

シフトレジスタと状態信号により更に平均化を行うこと
は、各状態信号を個別に重み付けすることが出来ので特
に有益である。

（実施例） この発明による回路構成の好的実施例では、各状態信号
はゲート回路を介して加算器に印加される。このゲート
回路は各シフトクロック周期である短い、即ち個々の各
シフトレジスタ段が安定状態にある期間にのみオーブン
する。マルチフェーズクロック信号も又ゲート回路を制
御するのに使用されるため、マルチフェーズクロック信
号によって制御されるシフトレジスタ構成は、特に有益
である。このゲート回路は構成が簡単であり、更に有利
なことは、良く知られているリターンツーゼロ法（ｒｅ
ｔｕｒｎ−ｔｏ−ｚｅｒ。

ｍｅｔｈｏｄ）のように、各信号状態の後に０　が付加
されることにより、周波数を二倍にする必要が無い。

このゲート回路により加算器に供給される状態信号は、
前の状態とその後の状態と切り離され、第５図に示すよ
うに各状態信号の立上がり、又は立下がりエツジが異な
っても平均値は影響されない。

シフトレジスタを電流分布回路の一部として用いたＤ／
Ａ変換器が、ＤＥ−Ｂ　　２７　１７０４２　　（−Ｕ
Ｓ−Ａ　　４　１２５　８０３）ｌ；１ｍ記載されてい
る。このＤ／Ａ変換器は、整数で表わすことが出来る、
極めて精度の高い電流比を有する多数の直流対を供給す
る。シフトレジスタの並列出力で制御されるスイッチ構
成によって、同じ大きさの第１電流数及び第２電流数は
、それぞれスイッチを介して、第１加算点と第２加算点
に供給される。この場合、１サイクル中に全電流が同じ
回数、即ち同じ期間加算されるようにシフトレジスタ１
により各電流を切り替える。

全ての電流は単一電流減を分割することにより得られる
ので、各電流の変動はｎクロック周期の完全な完全な期
間に相当するサイクルで、互いに補償し合うの。前記１
サイクル期間、シフトレジスタはリングとして接続され
る。シフト信号にジッタがあってはならない。従ってそ
の回路構成はこの発明の主題とかなり異なる。

第１図に略図的に示されているパルス密度Ａ／Ｄ変換器
ｗａは従来の回路構成であり、それは例えば前述した雑
誌”　Ｅｌｅｋｔｒｏｎｉｋ’に示されている。それは
又、２次のシグマ・デルタ変調器といわれる。なぜかと
いうと、それは二つの１次ローパスフィルタ、すなわち
二つの第１次積分器ｊ、ｊｎを平均化回路として含み、
積分器ｊによって外部Ｐ　Ｄ　Ｍ　Ｎｉ還小ループ一部
を形成し、シグマ・デルタ積分器ｊｎによって、内部Ｐ
ＤＭ帰還ループを形成するからである。高い次の積分器
、即ちローパスフィルタはこのようなＡ／Ｄ変換器に使
用してはならない。

デジタル化されるアナログ入力信号Ｓは第１の抵抗「１
を介して中間信号１１、即ち第１ノードにコに供給され
る電流を発生する。このノードに１には又第１のコンデ
ンサー０１と増幅器Ｖの人力と第４抵抗ｒ４の一方が接
続され、抵抗ｒ４の他端はＰＤＭ信号ｐｍのための出力
と第３抵抗ｒ３に接続されている。第３抵抗ｒ３と第４
抵抗ｒ４は内一部帰還信号ｉ３と外部帰還信号ｉ４をそ
れぞれ決定し、それ等電流は第２ノードに２と第１ノー
ドに１に夫々供給される。第２ノードｋ　２は第２抵抗
ｒ２を介して、増幅器Ｖの出力に接続されており、又比
較器Ｃの反転入力と第２コンデンサＣ２に接続されてい
る。

第２抵抗「２は増幅器■の出力電圧からシグマ・デルタ
変調器ｓｄに対する入力電流１２を形成する。従って第
１ノードに１と第１コンデンサｃ１は印加された電流１
１、ｉ４のための積分器ｊを形成し、第２ノードに２と
第２コンデンザｃ２は、供給された電流１２．１３のた
めの積分器ｊｎを形成する。ノードに１に供給される二
つの電流１１、ｉ４とノードに２に供給される第１及び
第２電流１２、ｉ３はそれらノードで加算されるが、適
当なステップを取ることによって、加算が減算となるよ
うにその方向を決定し、その結果、積分は結果として得
られる差動電流にのみ関係する。第１乃至第４抵抗ｒ１
〜ｒ４、増幅器Ｖのゲイン、入出力間の信号増幅率を適
当な値に選ぶことによって、ノードに１、Ｉｃ　２での
電流は平衡する。

比較器Ｃの非反転入力は接地され、その出力はＤフリッ
プフロップｄｆのＤ入力に接続され、Ｄフリップフロッ
プのクロック入力はタロツク信号ｃｌによって制御され
、ＰＤＭ信号ｐｍを出力する。

アナログ人力ＳとＰＤＭ信号ｐｍに関しては、積分器ｊ
とシグマ・デルタ積分器ｊｎは、近似的に理想的な積分
器を形成している。何故なら、それ等積分器は実際には
非常に低い遮断周波数、例えば５ＫＨｚ以下の可聴周波
数のローパスフィルタであるからである。二つのノード
に１、ｋ２に与えられる信号の極性は、Ｄフリップフロ
ップｄｆや比較器Ｃでの信号反転や、反転増幅器を使用
することによって、得ることができる。

ＲＣローパスフィルタの遮断周波数は有用な周波数帯域
の中に有るが、有用な周波数応答は影響されない。第１
及び第２ノードに１、ｋ２での電流はＣ「均して平衡し
ているので、これ等のノードの追従性は人力信号と帰還
信号に対して非常に遅い、従って近似的に、コンデンサ
Ｃ１、Ｃ２は有用な周波数帯において、その信号路にな
んの影響も与えない。ノードに１、ｋ２における電流平
衡を解決する他の方法は平均して一定な付加的信号ｉｚ
を与えることである。第１図でこの信号は電流源から第
１ノードに１へ供給されている（点線）。これは、例え
ばアナログ入力信号Ｓがグランドに対して対称であり、
一方Ｄフリップフロップの二つの状態がグランドについ
て対称ではない場合に必要になる。

クロック信号ｃｌがジッタを示す場合はＰＤＭ信号のエ
ツジも又ジッタを示し、このジッタによるノイズが、帰
還されるＰＤＭ信号の平均化、即ち積分に上乗せされる
。外部帰還ループでの平均化は特に厳密である。内部帰
還ループはそれほど厳密ではない。それは、その中でロ
ーパスフィルタのエラー信号だけがデジタル化され、そ
の影響は比較的小さいからである。従って要求される平
均化の精度は高くなくてもよい。”エラー信号”は第１
のノードにおいて生じた、通常は小さい差電流である。

ＰＤＭ　　Ａ／Ｄ変換器ｗａの分解能はしたがって、本
質的に積分器ｊで平均化された信号ｐａに依存する。

第２図はＰＤＭ信号ｐｍの平均化のための回路構成を示
すブロック図である。このブロック図はｎ段シフトレジ
スタｓｒ、加算器に３、及びローパスフィルタｔｐを含
んでいる。ｓｒｌ〜ｓｒｎのｎシフトレジスタ段はクロ
ック信号ｃｌによって制御される。シフトレジスト段は
簡単のためフリップフロップ回路として略図的に示され
ているが、このような回路に限られるものではない。シ
フトレジスタｓｒの直列人力ＺＳにはＰＤＭ信号ｐｍが
供給される。並列出力は個々のシフトレジスタ段の出力
ｚ１〜ｚｎから成り、各出力は各々抵抗ｒ４１〜ｒ４ｎ
に接続される。抵抗ｒ４１〜ｒ４ｎは各のシフトレジス
タ段の低出力電位を各段の状態を表わす電流に変換する
。従ってｎ段信号ｉ４１〜ｉ４ｎが発生される。これ等
の信号ｉ４１〜ｉ４ｎは加算器に３に、最も簡単な構成
の場合には一つのノードに印加される。加算器１（３は
、供給された個々の電流を結合し、その加算信号ｉ４ｓ
をローパスフィルタｔｐに伝える。

もし十分フィルタされていれば、このローパスフィルタ
は再変換されたＰＤＭ信号である平均信号ｐａを発生す
る。第１図のＰＤＭ　　Ａ／Ｄ変換器と違い、完全なＰ
ＤＭ　　Ｄ／Ａ変換器では、ローパスフィルタｔｐ１望
ましくは高次のローパスフィルタの通過帯域は、少なく
とも有用な信号の帯域全てを包含する。

前述した追従時間ウィンドウはｎシフトレジスタ段ｓｒ
ｌ〜ｓｒｎによって形成され、それらｚ１〜ｚｎのｎ出
力は、更に平均化するために同時にタッピングされる。

もし、ある状態又は他の状態で、ｎシフトレジスタ段ｓ
ｒｌ〜ｓｒｎが一様で、抵抗ｒ４１〜ｒ４ｎが同じ値で
ある場合、各状態信号ｉ４１〜ｉ４ｎも又一様である。

適当な重み付けも又利益である。

第３図は８段シフトレジスタの８状態信号ｉ４１〜ｉ４
８のための重み付け特性を示す。特性は第１から第４状
態信号ｉ４１〜ｉ４４まで直線的に上昇し、第５から第
８状態信号［４５〜ｉ４８まで直線的に降下し、二つの
中間状態信号ｉ４４、ｉ４５は等しい。しかしながら、
ｉ４１からｉ４８までの全ての８状態信号の数学的意味
を変えることなく、Ｈレベルの重さ付け特性は三角形に
なる。

第４図はこの発明による回路の基本的動作をいくつかの
代表的な波形を用いて示している。クロック信号Ｃ１は
、マーク／スペース比が　１＝１の方形波である。ＰＤ
Ｍ信号ｐｍの立上がりエツジと立下がりエツジ、即ち二
つの帰還信号ｉ３、ｉ４の立上がり及び立下がりエツジ
はクロック信号ｃｌの立上がりエツジによって結合され
る。もしクロック信号ｃｌの立上がりが速く、又は遅く
発生し過ぎた場合、即ちジッタが発生した場合、関連す
るＰＤＭ信号ｐｍと二つの帰還信号ｉ３、ｉ４も又ジッ
タが生じ、それは第４図に例ｔ１、ｔ２、ｔ３で示しで
ある。ジッタを示すｔ４におけるクロック信号のエツジ
はＰＤＭ信号に作用しない。それはＰＤＭ信号は時刻ｔ
４で状態を変えないからである。

振幅“１″に正規化されたＰＤＭ信号ｐｍの斜線部分で
示されるように、第１のエラーエリアｄｓｌを誤差成分
として含んで平均化が行われている。もし積分時間が長
ければ、即ち長い積分時間時定数の場合、このようなエ
ラーは悪い結果とならない。時刻ｔ１における立上がり
エツジの遅れは、時刻ｔ３における早い立上がりエツジ
を部分的に補正することが出来る。時定数を長くするこ
とによって、平均化された信号ｐａ（第４図には示され
ていない）はその状態を即座に変えることは出来ず、従
って遮断周波数の上限は低下する。

第４図で仮定した四つの同等に重み付けした状態信号ｉ
４１〜ｉ４４を備えるシフトレジスタは明らかにクロッ
ク信号Ｃ１のジッタの影響を減少している。第４図にお
いて順番に示されている四つの状態信号ｉ４１〜ｉ４４
はそれぞれ一周期ずつ互いに遅れている。各回つの状態
信号ｉ４１〜ｉ４４の各振幅は、元の外部帰還信号ｉ４
の１／４にすぎず、加算信号ｉ４ｓは、積分器ｊの場合
と同じ大きさの平均信号ｐａを発生する。四つの状態信
号ｉ４１〜ｉ４４のジッタによるエラーは第２のエラー
領域ｄｓ２として斜線で示されている。

第４図に示される最後の波形は、四つの状態信号ｉ４１
〜ｉ４４加算した結果による加算信号ｉ４ｓである。ジ
ッタを伴うクロック信号のエツジは加算信号ｉ４ｓのジ
ッタを引起こし、それら第３のエラー領域ｄｓ３はＰＤ
Ｍ信号ｐｍの第１のエラー領域ｄｓｌの１／４　に過ぎ
ない。なぜかというと、四つの状態信号ｉ４１〜ｉ４４
の加算の結果として、時刻ｔ１において第２の状態信号
１４２のエラー領域ｄｓ２は第１又は第、３状態信号ｉ
４１、ｉ４Ｂの同じ大きさのエラー領域ｄｓ２によって
補償される。従って、これ等第２のエラー領域ｄｓ２の
内−つが残っているだけであり、それが加算信号ｉｓ４
の第３のエラー領域ｄｓ３を形成する。時刻ｔ２での加
算信号ｉ４ｓのエラー領域は同様な方法で発生する。

時刻ｔ３において、加算信号ｉ４ｓは一定であり、従っ
てＰＤＭ信号ｐｍはジッタｗｐ伴う立上がりエツジであ
るが、ジッタを伴うクロック信号ｃｌは何の影響もない
。ジッタを伴うクロック信号エツジ期間の時刻ｔ４にお
いてＰＤＭ信号ｐｍには何の変化も起っていない。それ
にもかかわらず、加算信号ｉ４ｓはポジティブなレベル
変化を示し、変化の値は正規化値の　１／４　であり、
第３エラー領域ｄｓ３は時刻ｔ１においてと同じである
。四つの状態信号ｉ４１〜１４４は時刻ｔ４において二
つのポジティブなエツジと一つのネガティブなエツジが
あり、従って第２のエラー領域ｄｓ２によるエツジが残
る。

第５図は積分器ｊでの平均化において、平均化された信
号ｐａを妨害する第４のエラー領域ｄｓ４を示している
。この結果は状態信号ｉ４ｉの立上がり及び立下がりエ
ツジの異なる傾斜によって生じる。グラフａ）　はそれ
ぞれのクロック周期に状態を変える状態信号ｉ４ｉの一
つを示している。明確にするために、立上がりエツジは
立下がりエツジよりかなり急勾配に表わしである。

即ち、立下がりエツジの時刻において、積分のときに影
響の有るパルス領域は四つのエラー領域ｄｓ４（斜線で
示されている）によって拡大される。この第４の領域は
信号がＨレベルからＬレベルに変るときはいつでも発生
する。

第５ａ図に示されるように時刻えば全でのクロック周期
ごとに変る信号の平均値は、２クロック周期後ごとに変
る第５ｂ図に示される平均値とは異なっている。第１の
ケースの場合、第２のケスに比べて、２倍の第４のエラ
ー領域ｄｓ４が平均化される。三つのクロック信号に依
存するエラー領域ｄｓ１、ｄｓ２、ｄｓ３の場合と異な
り、エツジに依存する第４のエラー領域は平均化される
ことは無い。

これは、リターンツーゼロ法によりそれぞれの信号状態
を独立させることによって改善することか出来る。リタ
ーンツーゼロ法では各クロック周期の間、それぞれの状
態にかかわらず、その信号は基本状態に戻るからである
。即ち、第４のエラｎｆｌ域ｄｓ４の数はＨ状態の数の
みに依存し、このような状態の順番には依存しない。

第５ｄ図は四つのＨレベルがある７クロツク周期の信号
状態を示し、四つの第４のエラー領域ｄｓ４が存在する
。Ｌレベルは′独立“のレベルと同じである。状態信号
ｉ４１かそのそれぞれの状態を残している時間は、ゲー
ト信号ｇ−（グラフＣ参照）によって決定する。グラフ
ｂ）、ｄ）に示される状態信号Ｌ４１は同じデータシー
ケンスを有するが、グラフｄ）において状態信号ｉ４１
はゲート信号ｇ′によって制御されるゲート回路を通過
する。

第６図はこのゲート回路ｇ％ｇＳの簡単な実施例を示し
ている。はんの僅かな部品で構成することができるゲー
ト回路ｇ　ｓ　ｇ　Ｓは２相クロツク制御シフトレジス
タの各段に追加され、各段は例えば、オルタネートマス
ク・スレーブフリップフロップｍｆ、ｓｆによって構成
される。

マスタフリップフロップｍｆの出力Ｑ、Ｑｑは第１ＮＰ
Ｎ上ランジスタｓ１と第２ＮＰＮ　）ランジスタＳ２の
ベースにそれぞれ接続され、それらトランジスタのエミ
ッタは一つに結合され、その接続点は第３のＮＰＮ　）
ランジスタＳ３のコレクタに接続される。後者トランジ
スタＳ３のベースは反転クロック信号ｃｌｑによって制
御され、そしてそのエミッタは第４のＮＰＮ　）ランジ
スタｓ４のエミッタと一緒に、接地されている第１の電
流源ｑ１に接続され、その電流源ｑ１は第１の状態信号
ｉｉ１を供給し、実際に定電流シンクである。第４のＮ
ＰＮ　トランジスタｓ４のベースはクロック信号ｃｌに
よって制御され、そのクロック信号ｃｌは遅延回路ｄｔ
を介してマスタフリップフロップｍｆのクロック入力に
供給される。第２のＮＰＮトランジスタＳ２と第４のＮ
ＰＮ　）ランジスタＳ４のコレクタはポジティブな電位
につなかっており、そのポジティブな電位はそれぞれの
トランジスタがＯＮＬ、たとき、第１の電流源ｑ１の電
流値になる。第１のＮＰＮ　）ランジスタｓ１のコレク
タは、第６図にバスバーとして示されている加算器に３
に、ゲート回路ｇによって修正された第１の状態信号、
即ち状態信号１ｉ＝１を１共給する。

スレーブフリップフロップｓｆにつながっているゲート
回路ｇｓの構造は前述したゲート回路ｇと比べて、第３
ＮＰＮ　トランジスタ８３″のベースかクロック信号ｃ
ｌに接続され、第４トランジスタｓ４−のベースが反転
クロック信号ｃｌｑに接続されていることを除き、同一
である。第２の定電流源ｑ２はゲート回路ｇｓを通じて
、第２の状態信号ｉｉ２を流し、修正された第２の状態
信号１ｔ−２として加算器に３に電流を与える。加算器
に３の出力は加算信号ｉ６ｓである。

次のシフトレジスタ段も関連するゲート回路ｇを伴うマ
スク・フリップフロップｍｆであり、そのゲート回路ｇ
は、第３電流源ｑ３に接続され、修正された第３の状態
信号１ｔ−３のための第３の状態信号ｉｉ３の電流を供
給する。これ等修正された状態信号１１−＋−は各定電
流源に、電流発生量を設定することにより重み付けされ
る。

遅延回路ｄｔによって、各シフト信号はシフトされ、そ
のシフト量は、各シフトレジスタ段の安定した状態にお
いて、ゲート回路ｇＳｇＳをＯＮ状態にするのに必要な
大きさである。

遅延回路は、例えばいくつかの直列接続反転器によって
構成される。遅延時間そのもは厳密ではないが、それぞ
れの遅延時間は一致している必要がある。この簡単な方
法によって、分離ゲート信号ｇ′の必要がなくなる（第
５Ｃ図参照）。

第６図のゲート回路ｇ％ｇＳの実施例はゲート要素とし
てＮＰＮ　）ランジスタを使用している。

勿論そのゲート回路は電界効果トランジスタによって構
成することが出来、それ等の構造は異なるものである。

第７図は第６図における回路構成のいくつかの代表的な
信号波形を示す。最初の二つのグラフはクロック信号Ｃ
１と反転クロック信号ｃｌｑを表わす。次の二つの波形
はそれぞれ第１及び第２シフトレジスタ段、即ちマスタ
フリップフロップｍｆとスレーブフリップフロップｓｆ
のＱ出力での信号ｐ１、ｐ２の波形である。傾斜した信
号エツジはそれぞれのシフトレジスタ段の過渡時間を表
わしている。遅延時間ｄｔ−の結果として、立上がり及
び立下がりエツジは、クロック信号ｃｌと反転クロック
信号ｃｌｑが出力信号ｐ１、ｐ２の安定した状態期間の
真中にくるようにシフトされる。第１及び第２ゲート時
間ｇ１、ｇ２の領域は斜線で示されている。二つの関連
する修正された状態信号１ｉ−１と１ｔ−２も又示され
ている。

このゲートする方法は、ジッタを伴う位相のずれたクロ
ック信号に対して影響を受けない。例えば、もし一つの
ゲート時間が、クロックパルスを広くした結果長過ぎる
場合、次のシフトレジスタ段に対応するゲート時間は同
じ値だけ短くなる。

従って、加算信号Ｉ６ｓを介して補償が行われる。

この特別な利点は第７図の時刻ｔ５に示されている。位
相のずれたクロック信号ｃ１、ｃ１ｑのクロックエツジ
の遅れにより、第１及び第２の修正された状態信号１１
′１と１ｉ−２のパルスをそれぞれ長くしたり短くした
りする。このパルスの伸長と短縮は加算の期間中、互い
に補償し合う（図示されていない）。

第８図は、ＰＤＭ信号平均化のための簡略した回路の他
の実施例を含む、パルス密度Ａ／Ｄ変換器のブロック図
である。Ａ／Ｄ変換器の基本的な構造は、第１図に示し
たパルス密度Ａ／Ｄ変換器Ｗａと似ている。ＰＤＭ信号
ｐｍのための外部帰還ループは、この発明による平均化
回路を包含する。８段シフトレジスタｓｒは交互に直列
接続されたマスク及びスレーブ・フリップフロップｍｆ
。

ｓｆから構成されている。シフト信号は第６図に示した
、位相のずれたクロック信号ｃｌＳｃｌｑである。遅延
回路ｄｔは必要かもしれないが、ここでは示されていな
い。ｉ８１からｉ８８まての８状態信号はｑ８１からｑ
８８までの制御された８定電流源によって形成され、そ
れ等定電流源制御人力は関連するシフトレジスタ段のＱ
出力Ｑ１からＱ８に接続されている。

各状態信号ｉ８１からｉ８８のためのゲート回路の実施
例を第９図に示す。ゲート信号は位相のずれたクロック
信号Ｃ１、ｃ　ｌ　ｑであり、これらクロック信号は二
つの制御信号として、第８図の制御された電流源ｑ８１
からｑ８８に印加される。

加算器に３は８状態信号ｉ８１〜ｉ８８のためのバスバ
ーであり、それ等状態信号は加算信号ｉ８ｓとして、第
１ノードに１に供給される。ノドに１には中間信号１１
も又供給され、中間信号１１は第１の相互コンダクタン
ス・アンプｔｒｉによって、アナログ入力信号Ｓから得
られる。

第１のコンデンサｃ１を含む積分器ｊは、高インピーダ
ンスの電流源を介して駆動されるので、理想的な積分特
性をしている。第１のコンデンサｃ１に発生する積分器
ｊの出力電圧は第２の相互コンダクタンス・アンプｔｒ
２によって、比例した電流に変換され、第２ノードに２
に供給される。

第２ノードに２は又、制御される第９定電流源ｑ８９か
らの電流ｉ８９が供給され、定電流源ｑ８９の入力には
ＰＤＭ信号ｐｍが入力する。第２コンデンサｃ２とコン
パレータＣの反転入力端子が第２ノードに２に接続され
、コンパレータＣの被反転端子は接地されている。即ち
、シグマ・デルタ積分器ｊｎは理想的な積分特性を示す
。なぜかというと、その積分器ｊｎは高インピーダンス
の電流源のみから供給されるからである。

第１図のようにコンパレータＣの出力はＤフリップフロ
ップｄｆの入力を供給し、ＤフリップフロップのＱ出力
はＰＤＭ信号ｐｍを提供し、クロック入力は非反転クロ
ック信号ｃｌが供給される。

即ち厳密にいうとＰＤＭ信号はコンパレータＣの出力に
よって、既に供給されており、シフトレジスタｓｒはＤ
フリップフロップｄｆの替わりに、コンパレータＣの出
力が接続されてもよい。これを第８図に破線で示す。そ
の場合、シフトレジスタｓｒにおける平均化は、１クロ
ック周期だけ速く行われるという利点がある。Ｄフリッ
プフロップｄｆの機能が、第１のシフトレジスタ段によ
って行われるので、回路構成を簡素化する。第１シフト
レジスタ段のＱ出力Ｑ１は内部帰還信号ｉ８９を制御し
、ＰＤＭ信号ｐｍを供給する。

第９図は第８図の制御された定電流源の一実施例を示す
回路図である。それぞれの状態信号ｉ８．．．　は三つ
の異なるレベル即ち、同じ値のポジティブレベルとネガ
ティブレベルそして値０のレベルを示す電流である。こ
れは図示される差動電流発生回路によって実現できる。

一つのシフトレジスタ段ｓｒｉは遅延されたクロック信
号ｃｌ″が入力し、そのクロック信号ｃｌ−は遅延回路
ｄｔのいくつかの直列結合されたインバータでクロック
信号ｃｌを遅延することによって得られる。シフトレジ
スタ段ｓｒｉの状態は先行するシフトレジスタ段５ｒ（
ｉ−１）によって制御され、これはシフトレジスタ段ｓ
ｒｉにつながる点線の信号線によって示されている。

Ｑ出力からの非反転信号ｐｉとＱｑ比出力らの反転信号
ｐｉｑはそれぞれ差動段ｓｓのポジティブ及びネガティ
ブ入力を駆動し、差動段ｓｓは二つのエミッタが結合し
たＮＰＮ　）ランジスタより構成される。

差動段ＳＳの二つのエミッタの結合点はゲート回路ｇの
出力につながり、ゲート回路ｇは又、二つのエミッタ結
合ＮＰＮ　トランジスタより成る差動段を包含する。ク
ロック信号ｃ１はネガティブ人力に供給され、位相のず
れたクロック信号ｃｌｑはポジティブ入力に供給される
。クロック信号ｃｌｑがポジティブな場合、ゲート回路
ｇはＯＮであり、二つのＮＰＮトランジスタのエミッタ
の接合点に接続されている定電流源ｑ８ｉはゲト回路ｇ
の出力にその電流１８１を供給する。

ＮＰＮ　）ランジスタを使用したこの実施例において、
定電流源ｑ８１は実際は電流シンクである。

ゲート回路ｇの出力はスイッチング・トランジスタのコ
レクタであり、そのトランジスタのベースは位相のずれ
たクロック信号ｃｌｑが供給される。

他方のスイッチング・トランジスタのコレクタはポジテ
ィブな供給線＋Ｕに接続されるので、ゲート回路がＯＦ
Ｆの場合、定電流源ｑ８１とポジティブな電位の間の必
要な電導接続を行う。

差動段ＳＳは又、電子スイッチと見なされ、そのスイッ
チの”接点“はゲート回路ｇの出力に接続され、差動段
ｓｓの第１の出力１は、それに関係しているフリップフ
ロップｓｒｉのＱ出力がＱｑ比出力りポジティブな場合
、この゛接点“に接続され、一方フリップフロップｓｒ
ｉのＱｑ比出力Ｑ出力よりポジティブな場合、第２の出
力２はこの″接点゛に接続される。

作動段ｓｓの第１出力１は、第１ノードｋｎｌを介して
カレントミラーｃｓの入力に接続され、差動段ｓｓの第
２の出力２は第２ノードｋｎ２を通り、カレントミラー
の出力に接続されている。

カレントミラーＣＳは二つのＰＮＰ　）ランジスタより
成る簡単なカレントミラー回路として示され、そのトラ
ンジスタのエミッタはポジティブな供給線子Ｕに接続さ
れ、これ等トランジスタのベースは一緒に接続され、そ
の接続点は一方のトランジスタのコレクタに接続され、
コレクタと一緒になってカレントミラーＣＳの入力を形
成する。他方のＰＮＰ　）ランジスタのコレクタはカレ
ンタミラの出力を形成する。

それぞれのシフトレジスタ段ｓｒｉに固有のカレントミ
ラーＣＳを割当てる替わりに、一つのカレントミラーＣ
Ｓだけを全てのシフトレジスタ段ｓｒｉに割当てた方が
良い。全部の差動段ｓｓの第１及び第２の出力１．２か
らの電流の合計が、第１交点ｋｎｌと第２交点ｋｎ２で
それぞれ行われ、最終的な結果の差電流ｉ８ｄが第２の
交点ｋ　ｎ’　２より得られる。従って、カレントミラ
ーに対する条件は先行する合計、即ち、平均化によって
減少する。なぜかというと、完全なＰＤＭ信号ステップ
の替わりに、それよりずっと遅く変化する平均値がカレ
ントミラーｃｓに供給されるからである。

第１０図は第９図で示す回路のいくつかの代表的信号波
形である。最初の二つのグラフはクロック信号ｃｌとそ
れに関連する反転、即ち位相のずれた信号ｃｌｑである
。図に示される単一マーク・スペース比は、クロックで
駆動されるシフトレジスタ段のために特に適合している
。多位相の重複しないクロック信号（図示されていない
）のような他のクロック信号は、エツジトリガ又はダイ
ナミック・シフトレジスタ段が採用された場合に使用さ
れる。

第１０図は又遅延したクロック信号ｃｌ−を示しており
、そのクロック信号ｃｌ−の立上がりエツジでそれぞれ
のシフトレジスタ段ステージの出力状態が変る。非反転
出力信号ｐｉは、いくつかのクロック・パルスシーケン
スに対して想定されるパルスシーケンスとして示されて
いる。最後のグラフは、信号ゲート回路ｇのための関連
する差電流ｉ８ｄを示している。この電流はシフトレジ
スタ段の状態に依存するポジティブ又は、同様に大きい
ネガティブな電流パルスの時間シーケンスを包含し、Ｏ
Ｎ時間は全ての場合で同じである。

ゲート回路ｇのＯＮ状態はクロック信号ｃｌのローレベ
ル又は、位相のずれたクロック信号ｃｌｑのハイレベル
によって制御されるので、差電流ｉ８ｄの開始と持続時
間はクロック信号の位相と同期している。

第１１図はこの発明による回路構成の中で、特に有益な
構成を示すもので、第１の相互コンダクタンス増幅器ｔ
ｒｌは他の副回路と一緒になって、中間信号と合計信号
を差信号として処理し、積分器ｊを駆動するためにそれ
等信号から結果の差信号を作り出す。

変換されるアナログ入力信号Ｓは、差信号として第１相
互コンダクタンス段Ｗ１の第１の入力端子Ｃ１と、第２
相互コンダクタンス段Ｗ２の第２入力端子ｅ２に入力さ
れ、それら各段は一つのインピーダンス変換器のように
構成されている。インピーダンス変換器のように、これ
等の段Ｗ１、ｗ２は低インピーダンスＮＰＮエミッタフ
ォロア出力を備え、その相互コンダクタンスは抵抗Ｒ１
、Ｒ２によって調節される。エミッタフォロアのコレク
タ端子は、相互コンダクタンス段ｗ　］、ｗ　２のハイ
インピーダンス電流シンク出力に６、Ｒ７を提供し又、
インピーダンス変換器と異なり、それはポジティブな供
給端子に接続されている。インピーダンス変換器構成に
おける内部の十分なネガティブフィードバックによって
、相互コンダクタンス段Ｗ１、Ｗ２における歪みは特に
低く押えられている。更に、ＮＰＮエミッタフォロアの
一定のアルファ利得の６限な値は、変化しない二として
Ｆｌｌ互コンダクタンスの中に入る。

第１相互コンダクタンス増幅器ｔｒｌの高インピーダン
ス出力は、第１出力電流ｉ４を供給する第１．　ＦＩＪ
互コンダクタンス段ｗ１の第１高インピダンス出力端子
に６と、第２出力電流１５を供給する第２相互コンダク
タンス段ｗ２の第１高インピーダンス端子に７によって
構成される。これ等二つの電流Ｉ４、Ｉ５の差はアナロ
グ人力信号Ｓに直接比例している。この比例関係は二つ
の同じ値の抵抗Ｒ１、Ｒ２の直列接続によって達成され
、抵抗Ｒ］、Ｒ２は第１の相互コンダクタンス段ｗ１の
第１低インピーダンス出力に４と、第２相互コンダクタ
ンス段ｗ２の第２低インピーダンス出力端子に５を結合
している。第１出力端子に４と第２の出力端子に５の電
位は、それぞれ第１の入力端子ｅ１と第２の入力端子ｅ
２の電位に等しい。二つの抵抗Ｒ１、Ｒ２の接合点は、
一定１！流１ｏを引込む電流シンクを介して、ネガティ
ブな供給線−Ｕに接続されている。

アナログ入力信号Ｓは、第１及び第２低インピーダンス
出力端子に４、ｋ　５の間に、入力差電流ｉｓｄを発生
し、その差電流ｉｓｄはアナログ人力信号Ｓの大きさと
二つの抵抗Ｒ１、Ｒ２の値に依存する。

第１入力端子ｅ１の電位が第２入力端子ｅ２の電位より
高い場合、第１高インピーダンス出力端子に６の第１の
端子電流１４は、定電流１ｏの半分とこの差電流ｉｓｄ
の和に等しく、定電流１゜の半分に等しい第２出力端子
電流■５は入力差電流ｉｓｄの値だけ減少する。

図示される回路において、第１及び第２高インピーダン
ス出力端子ｋ　６、Ｒ７はそれぞれ、第１端子電流■４
と第２端子電流■５のための、電流シンク端子を意味す
る。更に電流シンクを設けた形態で、第１と第２高イン
ピーダンス出力端子に６、Ｒ７に、反転加算信号ｓｉｑ
と非反転加算信号ｓｉの信号線がそれぞれ接続され、こ
れ等加算信号はそれぞれ、この実施例では８シフトレジ
スタ段の反転出力Ｑ１ｑ．．．Ｑ８ｑと非反転出力Ｑ１
．．．Ｑ８の電圧に依存する。

非反転及び反転加算信号ｓｉ、ｓｉｑは、第６図の回路
構成と同様の方法で発生ずることができる。シフトレジ
スタ段のＱｑ出力に接続された、全てのＮＰＮ　トラン
ジスタｓ２のコレクタタを図示されるポジティブな基準
電位ではなく、追加のバスバーに接続しさえすればよい
。第１１図において、反転加算信号ｓ１ｑはその追加の
バスバーに流れる電流に一致し、非反転加算信号ｓｉは
第６図の加算信号ｉ６ｓに一致する。

第１と第２高インピーダンス出力端子に６、Ｒ７を流れ
る電流の差を取ることによって得られる結果的な差電流
の発生は、第９図で示される回路にと同様のＰＮＰカレ
ントミラー回路によって、もしＰＮＰ　）ランジスタの
遮断周波数と電流発生二が十分であれば、簡単に構成す
ることが出来る。

しかし−設面に電流が平均され、ミラー回路に入力する
前に両電流の差を取った場合は、その要求を減少させる
ことが出来る。

解決策として、第１１図では差動増幅器ｄｖによる制御
回路が示されており、差動増幅器ｄｖの低インピーダン
ス出力端子に８は、第１及び第２高インピーダンス出力
端子に６、Ｒ７に同じ値のソース電流Ｉ６、■７を供給
する。二つのソース電流の均一性は二つの値の等しい電
流源抵抗Ｒ３、Ｒ４によって成され、それ等抵抗の両端
の電圧降下は等しい。これは差動増幅器ｄｖの低インピ
ーダンス出力端子に８を、第１電流源抵抗Ｒ３を通じて
第１高インピーダンス出力端子に６に接続し又、第２の
電流源抵抗Ｒ４を通じて第２高インピーダンス出力端子
に７に接続することによって実現出来る。

二つの電流源抵抗Ｒ３、Ｒ４のそれぞれ両端の等しい電
圧降下は、欠くことの出来ない副回路として差動増幅器
から成る電圧制御回路によって、達成出来る。この差動
増幅器の反転入力は第１高インピーダンス出力端子に６
に接続され、非反転入力は第２高インピーダンス出力端
子に７に接続されている。差動増幅器ｄｖの入力での差
電圧は、その電位差が零になるように出力端子に８での
電位を発生させる。電気的震動は制御回路内のＲＣ部分
のＲＣで、防ぐ事が出来る。

差が無い状態において、第１ソース電流Ｉ６は、第１端
子電流Ｉ４と反転加算信号ｓｉｑの電流の和に等しい。

高インピーダンス出力端子に７の結果の差電流ｉｄは第
２端子電流Ｉ５と非反転加算信号ｓｉの和と、第２ソー
ス電流Ｉ７の差に等しい。結果として得られる差電流ｉ
ｄは入力差電流ｉｓｄに全く等しい。その電流は第１交
点に１を介して、積分器ｊとして動作する第１コンデン
サＣ１に供給される。

差動増幅器ｄｖの低高インピーダンス出力端子に８が、
結果として得られる差電流ｉｄを高速に変化させるため
に、通常のＰＮＰ　）ランジスタをＰチャンネル電界効
果トランジスタと置換えることが出来、それによって高
速なカレントミラー回路を能動負荷として接続出来、高
利得を保障出来る。能動負荷の高インピーダンス出力は
、二つの直列接続ＮＰＮエミッタフォロアの入力に接続
され、それらトランジスタの低インピーダンス出力は出
力端子に８に接続されている。

差動増幅器のトランジスタ対は、二つのＮＰＮトランジ
スタを介して能動負荷に接続され、そのＮＰＮ　ｌ−ラ
ンジスタはカスコード接続でベースは互いに結合され、
結合点は第１の固定電位Ｕ１に接続されている。第２固
定電位Ｕ２は、更に離れた二つのＮＰＮカスコードのト
ランジスタのベースに接続され、それ等トランジスタを
通して反転及び非反転加算信号ｓｉｑＳｓｉは第１高イ
ンピダンス出力端子に６と第２高インピーダンス出力端
子に７にそれぞれ伝送される。

第１１図は同一構成の第１及び第２相互コンダクタンス
段Ｗ１、Ｗ２の簡単な実施例を示す。それ等は入力に差
動段を含み、その入力は第１　ＮＰＮ　トランジスタと
第２ＮＰ’Ｎ）ランジスタで構成され、それらトランジ
スタのエミッタは一つに結合され、その結合点は電流源
を通り、ネガティブな供給線−Ｕに接続される。二つの
第１トランジスタのベースは第１入力端子ｅ１と第２の
入力端子ｅ２にそれぞれ接続され、第２ＮＰＮ　トラン
ジスタのベースは、低インピーダンスな第１の出力端子
に４と低インピーダンスな第２出力端子に５にそれぞれ
接続され、それぞれの端子は第３ＮＰＮ　）ランジスタ
のエミッタがエミッタフォロｒとして接続されることに
よって形成される。

差動増幅器ｄｖの様に、二つの相互フンダクタンス段Ｗ
１、Ｗ２における必要な高利得は、Ｐチャンネル　カレ
ントミラー回路が能動負荷として接続されることによっ
て、達成できる。その入力は第１ＮＰＮトランジスタの
コレクタに接続され、その出力は第２ＮＰＮ　）ランジ
スタのコレクタと第３ＮＰＮ　ｌ−ランジスタのベース
に接続される。

第３ＮＰＮ　トランジスタのエミッタは従って、低イン
ピーダンスな第１出力端子に４と低インピーダンスな第
２出力端子に５をそれぞれ形成し、それ等は第１入力端
子ｅ１と第２入力端子ｅ２とそれぞれ同じ電位に接続さ
れ、−刃高インピーダンスな第１及び第２出力端子に６
、ｋ７は第３ＮＰＮトランジスタのコレクタによって形
成される。

二つのＰチャンネル・トランジスタのソース端子は互い
に結合され、その結合点はポジティブな供給線＋Ｕに接
続される。

［発明の効果］ この発明によって、シフトレジスタと状態信号により更
に平均化を行うことは、各状態信号を個別に重み付けす
ることが出来ので特に有益である。

この種の重み付けによって、有効な信号中のノイズ成分
の周波数特性は良い影響を受け、有効周波数帯域におけ
るノイズ成分は、例えばその帯域外の周波数帯域を犠牲
ににすれば更に減らすことが出来る。

【図面の簡単な説明】

第１図は従来のシグマ・デルタ変調器を備えたパルス密
度Ａ／Ｄ変換器のブロック図、第２図はこの発明による
、０段シフトレジスタを備えた回路構成の一実施例を示
すブロック図、第３図はシフトレジスタに依存する状態
信号の重み付けの一例を示す線図、第４図は第２図で示
す回路が、平均化する際のクロック信号のジッタの影響
を減らす方法を説明するための、いくつかの代表的な信
号波形、第５図はＰＤＭ信号の立上がり及び立下がりエ
ツジの違いが、平均化とどのように干渉するか、又この
干渉を削除する方法を示す図、第６図はシフトレジスタ
の各段に相関するゲート回路を備えるマルチフェーズク
ロック制御シフトレジスタ段の一実施例のブロック図、
第７図は第６図の構成におけるいくつかの代表的な信号
波形図、第８図はこの発明による回路構成により、外部
ＰＤＭ信号帰還ループを実現したパルス密度Ａ／Ｄ変換
器のブロック図、第９図は他のゲート回路の実施例を示
す概略図、第１０図は第９図のゲート回路のいくつかの
代表的な信号波形図、第１１図はアナログ入力と加算信
号から積分される差動信号を発生する相互コンダクタン
ス増幅器の概略回路図である。 ｓｒ・・・シフトレジスタ、ｔｐ・・・ローパスフィル
タ、ｋ３・・・加算器、ｍｆ・・・マスタ　フリップフ
ロップ、ｓｆ・・・スレーブ　フリップフロップ、ｇ、
ｇｓ・・・ゲート回路、ｄｆ・・・Ｄフリップフロップ
、ｄｔ・・・遅延回路 出願人代理人　弁理士　鈴江武彦 ＦＩｏ、５ パｔ

Claims (11)

【特許請求の範囲】
1. （１）直列入力（ｚｓ）にパルス密度変調信号（＝ＰＤ
   Ｍ信号）（ｐｍ）が供給され、クロック入力にはクロッ
   ク信号（ｃ１；ｃ１、ｃ１ｑ；ｃ１′）が供給される、
   ｎ段シフトレジスタ（ｓｒ）と、 ｎシフトレジスタ段（ｓｒ．．．；ｍｆ、ｓｆ）からそ
   れぞれ独立したｎ状態信号（ｉ４．．．；ｉｉ′．．．
   ；ｉ８．．．；ｉ８ｄ）が供給される加算器（ｋ３）と 入力を前記加算器（ｋ３）に接続し、平均信号（ｐａ）
   をその出力から提供するローパス・フィルタ（ｔｐ）と
   で構成されることを特徴とするパルス密度Ｄ／Ａ又はＡ
   ／Ｄ変換における信号平均化回路。
2. （２）前記ローパスフィルタ（ｔｐ）は１次の積分器（
   ｊ）又は、同様に動作する１次のローパスフィルタで構
   成され、出力が直列入力（ｚｓ）に接続され、入力が積
   分器（ｊ）の出力に接続されたシグマ・デルタ変調器（
   ｓｄ）と、 アナログ入力信号（ｓ）から得られ、加算信号（ｉ４ｓ
   ；ｉ６ｓ；ｉ８ｓ；ｓｉ、ｓｉｑ）と一緒に積分器（ｊ
   ）の入力に、ＰＤＭＡ／Ｄ変換器（ｗａ）の極性を適切
   に選択することにより、中間信号（ｉ１）の値の時間平
   均と同じ大きさで、逆極性の値に設定された加算信号（
   ｉ４ｓ；ｉ６ｓ；ｉ８ｓ；ｓｉ、ｓｉｑ）の値の時間平
   均を供給する中間信号（ｉ１）とを備えたことを特徴と
   する請求項１記載の信号平均化回路。
3. （３）平均値が一定の付加信号（ｉｚ）が前記ローパス
   ・フィルタ（ｔｐ）の入力に供給されることを特徴とす
   る請求項１又は２記載の信号平均化回路。
4. （４）前記状態信号（ｉ４．．．；ｉｉ′．．．ｉ８．
   ．．；ｉ８ｄ）が一様に重み付けされたことを特徴とす
   る請求項１乃至３のいずれかに記載の信号平均化回路。
5. （５）同じ状態にあるｎ状態信号（ｉ４．．．；ｉｉ′
   ．．．；ｉ８．．．；ｉ８ｄ）の算術的意味が、同じ重
   み付けの状態信号の値に等しくなるように、状態信号に
   対して異なる値で重み付けをしたことを特徴とする請求
   項１乃至３項のいずれかに記載の信号平均化回路。
6. （６）ｎ状態信号（ｉ４．．．；ｉｉ′．．．；ｉ８．
   ．．；ｉ８ｄ）の重み付け特性は、中間の一つ又は、中
   間の二つの状態信号に対して対称にかつ線形に上昇し、
   降下することを特徴とする請求項５記載の信号平均化回
   路。
7. （７）前記ｎ状態信号は、ＯＮ時間（ｇ１、ｇ２）が全
   て同じであり、相関するシフトレジスタ段（ｓｒ．．．
   ；ｍｆ、ｓｆ）の安定した状態にある、ゲート回路（ｇ
   ；ｇ、ｇｓ）を介して、単一パルスとして、加算器ｋ３
   に供給されることを特徴とする請求項１乃至６のいずれ
   かに記載の信号平均化回路。
8. （８）前記ｎ段シフトレジスタは、遅延回路（ｄｔ）で
   クロック周期の数分の一遅延された後、各シフトレジス
   タ段（ｍｆ、ｓｆ）に供給される、多相クロック信号（
   ｃ１、ｃ１ｑ）によって動作し、前記多相クロック信号
   （ｃ１、ｃ１ｑ）はゲート信号として動作することを特
   徴とする請求項７記載の信号平均化回路。
9. （９）前記ゲート回路（ｇ；ｇ、ｇｓ）がＯＮ状態の時
   、ｎ状態信号ｉ４．．．；ｉｉ′．．ｉ８．．．；ｉ８
   ｄ）が各シフトレジスタ段（ｓｒ．．．；ｍｆ、ｓｆ）
   の第１状態でポジティブな値を取り又、各シフトレジス
   タ段の第２状態で、同じネガティブの値を取り、又前記
   ゲート回路（ｇ；ｇ、ｇｓ）がＯＦＦの状態の時、それ
   ぞれのｎ状態信号が値０を取ることを特徴とする請求項
   ８記載の信号平均化回路。
10. （１０）アナログ入力信号（ｓ）から中間信号（ｉ１）
    を発生する第１相互コンダクタンス増幅器（ｔｒ１）と
    ／又は積分器（ｊ）の出力信号からシグマ・デルタ変調
    器（ｓｄ）の入力信号を発生する第２相互コンダクタン
    ス増幅器（ｔｒ２）によって構成されることを特徴とす
    る請求項２乃至９のいずれかに記載の信号平均化回路。
11. （１１）第１相互コンダクタンス増幅器（ｔｒ１）は、
    第１端子電流（Ｉ４）と第２端子電流（Ｉ５）をそれぞ
    れ、第１高インピーダンス出力端子（ｋ６）と第２高イ
    ンピーダンス出力端子（ｋ７）を介して供給し、第１及
    び第２高インピーダンス出力端子（ｋ６、ｋ７）はシフ
    トレジスタ段の反転出力（Ｑ１ｑ．．．Ｑ８ｑ）と非反
    転出力（Ｑ１．．．Ｑ８）の状態にそれぞれ依存する、
    反転加算信号（ｓｉｑ）及び非反転加算信号（ｓｉ）の
    電流が通過し、各々、差動増幅器（ｄｖ）の反転及び非
    反転入力と、同じ抵抗値の第１電流源抵抗（Ｒ３）と第
    ２電流源抵抗（Ｒ４）に接続され、他方の端子は差動増
    幅器（ｄｖ）の低インピーダンス出力端子（ｋ８）に接
    続され、第２高インピーダンス出力端子（ｋ７）は結果
    として生じる差電流（ｉｄ）を供給するために積分器（
    ｊ）の入力に結合されていることを特徴とする請求項１
    ０記載の信号平均化回路。