TW202345522A - 用於過濾輸入訊號之漣波之電子濾波電路 - Google Patents

Abstract

一種用於過濾一輸入訊號之漣波的電子濾波電路(100)，包含：在一輸入端子(I100)及一輸出端子(O100)之間的一前向路徑(101)，該輸入端子(I100)用於施加一輸入訊號(V _in)，且該輸出端子(O100)用於提供一輸出訊號(V _out)。一前向路徑(101)包括一計時積分器電路(10)及一計時取樣保持或追蹤保持電路(20)。該濾波電路(100)包含：一加總節點(30)，以提供代表該輸入訊號(V _in)及該輸出訊號(V _out)之間的差值的一差分訊號(DS)。該計時積分器電路(10)係配置成接收該差分訊號(DS)，且提供一積分器輸出訊號(IOS)。該計時取樣保持或追蹤保持電路(20)係配置成接收該積分器輸出訊號(IOS)，且提供一取樣保持或追蹤保持輸出訊號(SHOS)。一反饋路徑(102)係配置在該輸出端子(O100)及該加總節點(30)之間。

Description

用於過濾輸入訊號之漣波之電子濾波電路

本揭示案係有關一種用於過濾輸入訊號之漣波的電子濾波電路，尤其是藉由斬波或動態元件匹配操作引起的漣波。本揭示案更有關一種電壓產生電路系統，例如參考電壓產生電路系統，以提供無漣波的輸出訊號。

CMOS電路通常會遭受較大的隨機不匹配，此種不匹配會產生顯著的偏移，抑制精密電路操作及感測。因此，通常的作法係藉由調制到直流以外的頻率，以在時間域中分配這些不匹配貢獻，使得平均地消除隨機誤差貢獻。在精密類比電路設計之領域中，基於斬波或動態元件匹配操作的方法可以有效地解決此問題。

然而，作為「真實」直流電壓周圍的漣波，會出現經調制的隨機誤差。因此，移除漣波需要一個具有與調制頻率成正比的截止頻率的濾波器。對於晶片上整合，需要具有高截止頻率的濾波器，以便獲得小的濾波電容及電阻。然而，此只能藉由高調制頻率來實現，由於時脈饋通、電荷注入及安定誤差高調制頻率會產生殘餘誤差。因此，高精確度應用通常需要使用晶片外部組件的低調制頻率。

需要提供一種用於過濾輸入訊號之漣波的電子濾波電路，該電路具有濾波器拓撲，濾波器拓撲具有小的佔用面積及快速啟動，同時與非常低的調制頻率相容，以獲得最大精確度。

在請求項1中具體說明一種電子濾波電路，其佔用面積小且提供快速啟動以過濾輸入訊號之漣波，其中可以在不降低DC精確度之情況下執行漣波過濾。

一種用於過濾一輸入訊號之漣波的電子濾波電路，包含：一輸入端子，用於施加該輸入訊號；一輸出端子，用於提供一輸出訊號；及一前向路徑，包括一計時積分器電路及一計時取樣保持或追蹤保持電路。該電子濾波電路更包含一加總節點，其配置成接收該輸入訊號及該輸出訊號，且提供代表該輸入訊號及該輸出訊號之間的差值的一差分訊號。

該計時積分器電路具有一輸入側及一輸出側，該輸入側係連接到該加總節點以接收該差分訊號，且該輸出側提供一積分器輸出訊號。該計時取樣保持電路或追蹤保持電路具有一輸入側及一輸出側，該輸入側接收該積分器輸出訊號，且該輸出側提供一取樣保持輸出訊號或追蹤保持輸出訊號。該取樣保持或追蹤保持電路的輸出側係耦接到(直接或間接地，意謂著可以串接如例如衰減器的其他區塊)該輸出端子。該電路更包含一反饋路徑，其配置在該輸出端子及該加總節點之間。

所提出的電子濾波電路的方法允許在不依賴外部組件之情況下過濾例如可能由斬波或動態元件匹配操作引起的低頻漣波，同時確保快速啟動。濾波電路移除從輸入端子到輸出端子的漣波透明度，其中藉由閉迴路拓撲消除對任意漣波波形中的取樣相位的敏感性。

根據該電子濾波電路的一個實施例，該計時積分器電路係構造成對該差分訊號取樣及積分，使得該差分訊號的樣本被積分。提供該積分器輸出訊號作為該差分訊號的經積分樣本的代表。該計時取樣保持或追蹤保持電路係構造成對該積分器輸出訊號取樣，且提供該取樣保持或追蹤保持輸出訊號作為經取樣的積分器輸出訊號的代表。

積分器電路提供很多增益，使得迴路可以針對輸入訊號的波形取樣引起的誤差作調整。取樣保持或追蹤保持電路確保漣波在輸出處不透明。

根據該電子濾波電路的一個可行實施例，該計時取樣保持或追蹤保持電路係構造成以低於該計時積分器電路取樣的頻率的一頻率對該積分器輸出訊號取樣或追蹤，且將該差分訊號積分。因此，取樣保持或追蹤保持電路執行向下取樣/追蹤，允許針對輸入訊號的每個循環獲得積分器輸出的單個取樣/追蹤。

根據一個可行的實施例，該電子濾波電路包含：一衰減器電路，該衰減器電路具有一輸入側及一輸出側，該輸入側接收該取樣保持或追蹤保持輸出訊號，且該輸出側提供一衰減器輸出訊號。該衰減器電路的輸出側係耦接到該輸出端子。該衰減器電路係構造成使該取樣保持或追蹤保持輸出訊號的位準的下降衰減。衰減器電路允許使取樣保持或追蹤保持電路的輸出處的任何下降及相關漣波衰減，該下降及漣波可能是由取樣保持或追蹤保持電路的保持電容器的放電所引起。

根據一個可行的實施例，該電子濾波電路包含：第二加總節點，其配置在該前向路徑中，以接收該取樣保持或追蹤保持輸出訊號及代表該輸入訊號的估算的一估算訊號。該第二加總節點更配置成：提供該輸出訊號，作為該取樣保持或追蹤保持輸出訊號及該估算訊號之總和的代表。此配置允許防止針對大直流訊號的積分器輸出之飽和。

估算訊號及取樣保持或追蹤保持輸出訊號可以由第二加總節點在電壓域或電流域中相加。根據允許電流域相加的電子濾波電路的一個可行實施例，該衰減器電路可以包含：一轉導電路，其配置在該取樣保持或追蹤保持電路的輸出側及該第二加總節點之間。此外，該電子濾波電路可以包含至少一個電阻器，其配置在該第二加總節點及一基準電位之間的一電阻電流路徑中。此實施例能夠有效地實現電流域相加。

根據該電子濾波電路的一個可行實施例，該至少一個電阻器可以包含複數個電阻器，該等電阻器係串聯地配置在該第二加總節點及該基準電位之間的該電阻電流路徑中。該電子濾波電路的反饋路徑係耦接到該電阻電流路徑的該等電阻器之間的電阻路徑的一分接頭。

因此，反饋路徑係耦接到電阻路徑的兩個電阻器之間的節點，且耦接到加總節點，用於提供輸入訊號及輸出訊號之間的差值。電流域實現的此實施例係允許實現由電阻器定義的比率計輸出分接頭，反饋路徑在電阻器之間耦接到電阻路徑。各自的輸出端子可以配置在電阻路徑的電阻器中之每一者之間以從單個輸入訊號/輸入電壓產生複數個輸出訊號/輸出電壓。

根據用於過濾輸入訊號之漣波的電子濾波電路的一個可行實施例，該濾波電路可以包含一估算訊號產生電路，係構造成藉由逐次近似暫存器輔助輸出範圍調整來提供該估算訊號。估算訊號產生電路中藉由逐次近似暫存器輔助輸出範圍調整來產生估算訊號的此配置係允許將估算訊號的任何PVT變化最小化。

根據用於過濾輸入訊號之漣波的電子濾波電路的一個可行實施例，該估算訊號產生電路包含一數位轉類比轉換器、一逐次近似暫存器控制電路及一鎖存電路。該數位轉類比轉換器、該逐次近似暫存器控制電路及該鎖存電路係配置在該計時積分器電路的輸出側及該第二加總節點之間的第二反饋路徑中。此配置允許估算訊號儘可能接近地類似於輸入訊號。總之，可以在廣範圍的過程及溫度變化上實現最佳衰減。

根據上述實施例中之任一者的用於過濾輸入訊號之漣波的電子濾波電路可以使用於電壓產生電路系統，例如基準產生電路系統，以在輸出處提供輸入訊號/輸入電壓的無漣波副本，例如帶隙參考電壓。在請求項11中具體說明此種電壓產生電路系統。

根據電壓產生電路系統的一個可行的實施例，該電壓產生電路系統包含：根據上述實施例中之任一者的用於過濾輸入訊號之漣波的電子濾波電路，及一電壓產生電路，例如帶隙參考電路，用於將該輸入訊號提供給該電子濾波電路系統。該電壓產生電路被具體實施成提供具有週期性重複訊號循環的該輸入訊號。該輸入訊號具有與一交流分量疊加的一直流分量。該交流分量形成該輸入訊號的漣波。

根據該電壓產生電路系統的一個可行實施例，該電壓產生電路係構造成提供複數個脈衝給該輸入訊號的每個訊號循環，該複數個脈衝係以該電壓產生電路的一時脈訊號的一時脈頻率來計時。每個脈衝形成輸入訊號的交流分量。此意謂著每個脈衝高於或低於輸入訊號的平均值。該電子濾波電路的計時積分器電路係構造成使用施加到該計時積分器電路的一積分器時脈訊號的一時脈頻率對該差分訊號取樣及積分。該積分器時脈訊號具有與該電壓產生電路的時脈訊號相同的時脈頻率。此配置使得疊加在輸入訊號上的漣波波形能夠針對電壓產生電路的時脈訊號的每個單獨時脈相位被該計時積分器電路取樣及積分。

根據該電壓產生電路系統的一個可行實施例，該電壓產生電路可以包含：用於提供斬波或動態元件匹配操作的一電路。該斬波或動態元件匹配操作係由該電壓產生電路的時脈訊號來控制。

根據該電壓產生電路系統的一個實施例，該積分器時脈訊號的相位係與參考該電壓產生電路的時脈訊號的一些延遲對齊。此實施例使得可以藉由將積分器時脈訊號的相位與參考該電壓產生電路的時脈訊號的一些延遲對齊，其控制該電壓產生電路中的動態元件匹配操作，來遮罩可能由電壓產生電路的動態元件匹配操作引起的開關瞬變。

根據該電壓產生電路系統的一個可行實施例，該計時取樣保持或追蹤保持電路係構造成使用施加到該計時取樣保持或追蹤保持電路的一取樣保持或追蹤保持時脈訊號的一時脈頻率對該積分器輸出訊號取樣，使得該積分器輸出訊號在該輸入訊號的每個訊號循環最多被取樣或追蹤一次。此配置使計時取樣保持或追蹤保持電路能夠在其輸出側針對輸入訊號的完整週期/循環的每個整數倍提供積分器輸出的單個樣本或追蹤，且因此反映輸入訊號的真實直流分量。

所提出的電子濾波電路的方法允許藉由計時積分器電路對輸入訊號漣波的完整週期來積分，且隨後藉由計時取樣保持或追蹤保持電路向下取樣，以消除漣波透明度到輸出端子，實現高效率及高精確度的濾波器。為了保持高DC精確度，該拓撲基於閉迴路，具有可選的取樣保持或追蹤保持衰減以抑制下降。

電子濾波電路及電壓產生電路系統的附加特徵及優點在以下的詳細敘述中闡述。應理解的是，前面的一般敘述及以下的詳細敘述僅是例示性的，且旨在提供用於理解請求項的性質及特徵的概述或框架。

參考圖1，係顯示用於過濾輸入訊號V _in之漣波的電子濾波電路100的第一實施例。電子濾波電路100包含：輸入端子I100，用於施加輸入訊號V _in；及輸出端子O100，用於提供輸出訊號V _out。電子濾波電路100更包含：前向路徑101，其包括計時積分器電路10及計時取樣保持電路或追蹤保持電路20。電子濾波電路100更包含：加總節點30，其配置成接收輸入訊號V _in及輸出訊號V _out。此外，加總節點30提供差分訊號DS，作為輸入訊號V _in及輸出訊號V _out之間的差值的代表。

計時積分器電路10具有連接到加總節點30的輸入側，以接收差分訊號DS。計時積分器電路10具有輸出側，以提供積分器輸出訊號IOS。計時取樣保持電路或追蹤保持電路20具有輸入側及輸出側，該輸入側用於接收積分器輸出訊號IOS，且該輸出側提供取樣保持輸出訊號或追蹤保持訊號SHOS。取樣保持電路或追蹤保持電路20的輸出側係耦接到輸出端子O100。反饋路徑102係配置在輸出端子O100及加總節點30之間。

參考圖1，電子濾波電路100的計時積分器電路10係構造成將差分訊號DS取樣及積分。因此，差分訊號DS的樣本被積分器電路10積分。積分器電路10提供積分器輸出訊號IOS作為差分訊號DS的經積分樣本的代表。後續的計時取樣保持電路或追蹤保持電路20係構造成對積分器輸出訊號IOS取樣。計時取樣保持電路或追蹤保持電路20接著提供取樣保持輸出訊號或追蹤保持輸出訊號SHOS，作為經取樣的積分器輸出訊號IOS的代表。

輸入訊號V _in可以由耦接到電子濾波電路100的輸入端子I100的電壓產生電路來提供。圖2係顯示一種配置，其中電壓產生電路200係耦接到電子濾波電路100的輸入端子I100，用於將輸入訊號V _in提供給濾波電路100。電壓產生電路200可以被具體實施成提供具有週期性重複訊號循環的輸入訊號V _in，如圖2B所示。輸入訊號V _in具有與交流分量疊加的直流分量。交流分量係形成輸入訊號V _in的漣波。如圖2B所示，輸入訊號V _in的每個訊號循環包含輸入訊號V _in的中間值附近的一系列脈衝。

電壓產生電路200可以包含用於提供斬波或動態元件匹配操作的電路210。斬波或動態元件匹配操作可以由電壓產生電路200的時脈訊號clk _DEM來控制。

以下參考圖2A及2B來說明電子濾波電路100的操作，假設藉由電壓產生電路200使用DEM(動態元件匹配)操作將輸入訊號V _in提供給電子濾波電路100的輸入端子I100。然而，產生輸入訊號V _in不侷限於DEM操作，而是圖2B中所示的輸入訊號V _in的波形也可以藉由任何其他適當的技術產生，諸如藉由斬波操作。

參考圖2A及2B，電壓產生電路200係構造成將複數個脈衝提供給輸入訊號V _in的每個訊號循環，該複數個脈衝係以電壓產生電路200的時脈訊號clk _DEM的時脈頻率來計時。如圖2B所示，每個脈衝形成輸入訊號V _in的交流分量且高於或低於輸入訊號V _in的平均值/中間值。計時積分器電路10係構造成使用施加到計時積分器電路10的積分器時脈訊號clk _int的時脈頻率對差分訊號DS取樣及積分。積分器時脈訊號clk _int可以具有與電壓產生電路200的時脈訊號clk _DEM相同的時脈頻率，如圖2B所示。

因此，疊加在輸入訊號V _in的中間值上的漣波(例如由DEM波形引起)係由計時積分器電路10針對電壓產生電路200的時脈訊號clk _DEM的每個單獨時脈相位取樣及積分。在動態元件匹配中，隨機誤差隨著時間的流逝以兩個極性分佈，將所有時脈相位(例如所有DEM相位)的所有貢獻相加，在輸入訊號V _in的完整訊號循環(例如完整DEM循環)之期間，導致淨誤差為0，僅在積分器輸出側留下直流訊號分量本身。如果輸入訊號漣波已經被預先過濾，則漣波(例如DEM漣波)將不會顯示為零階保持階躍，且必須採用連續時間積分來捕獲真實平均值。

然而，離散時間積分的優點在於可以藉由將積分器時脈訊號的相位與參考DEM時脈的一些延遲對齊來遮罩來自DEM操作的開關瞬變。因此，根據可行的實施例，積分器時脈訊號clk _int的相位可以有利地與參考電壓產生電路200的時脈訊號clk _DEM的一些延遲對齊。

計時取樣保持電路或追蹤保持電路20係構造成使用施加到計時取樣保持電路或追蹤保持電路20的取樣保持時脈訊號或追蹤保持時脈訊號clk _S&H的時脈頻率對積分器輸出訊號IOS取樣或追蹤，使得積分器輸出訊號IOS在輸入訊號V _in的每個訊號循環最多被取樣或追蹤一次，如圖2B所示。因此，取樣保持電路或追蹤保持電路20針對輸入訊號的完整訊號循環(例如完整DEM週期)的每個整數倍，獲得積分器輸出的單個樣本或追蹤，且因此將不包含任何不匹配成形錯誤，因此僅反映真實的直流訊號。

反饋迴路將調整積分器直流輸出訊號以類似於輸入訊號V _in的平均值，亦即直流位準分量。當積分器電路10在差分訊號DS=V _in-V _out上操作時，它基本上只處理靜態誤差，由於積分器電路10中的無限直流增益，靜態誤差被驅動為零。

所提出的電子濾波電路100的方法允許在不依賴外部組件之情況下過濾例如可能由動態元件匹配引起的低頻漣波，同時確保快速啟動。濾波電路藉由相對輸入訊號V _in的完整訊號循環(例如完整DEM循環週期)係整數地取樣來移除從輸入到輸出的漣波透明度，其中藉由閉迴路拓撲消除對任意漣波波形中取樣相位的敏感性，如圖1及2A所示。

計時取樣保持電路或追蹤保持電路20實現對積分器輸出訊號的向下取樣，使得取樣保持電路或追蹤保持電路20總是取樣或追蹤相同的值。積分器電路10確保對取樣保持電路或追蹤保持電路20取樣的錯誤值之校正，亦即獨立於漣波曲線上的取樣保持電路/追蹤保持電路20取樣/追蹤之位置。取樣保持電路/追蹤保持電路20確保漣波在輸出處不透明。

實際上，積分器電路10的積分器增益將受到其主動組件的開迴路增益的限制，主動組件可以在DC下設計得非常高，留下可忽略的靜態誤差，同時完美地遮罩取樣保持電路或追蹤保持電路20之輸出側的漣波。作為此拓撲的顯著優勢之一，積分器及取樣保持/追蹤保持時脈相位不需要相對於電壓產生電路200的時脈訊號精確地對齊，例如系統DEM時脈。唯一的要求係為取樣保持/追蹤保持時脈訊號clk _S&H的時脈週期必須是輸入訊號的完整訊號循環的整數倍，例如完整DEM循環，此很容易地實現。

因此，根據一個可行的實施例，計時取樣保持電路或追蹤保持電路20係構造成以低於計時積分器電路10取樣之頻率的頻率對積分器輸出訊號IOS取樣或追蹤，且將差分訊號DS積分，如圖2B中針對積分器時脈訊號clk _int及取樣保持/追蹤保持時脈訊號clk _S&H所示。因此，所提出的電子濾波電路100的拓撲可以在不需要較大被動濾波器組件之情況下實現最大的DC精確度。由於沒有大的RC時間常數，即使對於低漣波/DEM頻率，它也可以支持快速啟動。

對於低漣波/DEM頻率，計時取樣保持電路或追蹤保持電路20的保持時間可能很長，由於計時取樣保持電路/追蹤保持電路20的保持電容器藉由洩漏路徑而放電，導致保持電壓下降。如果保持電容器尺寸較小，則此下降會導致不可忽略的漣波。為了實現最小晶片面積的小保持電容器尺寸，衰減器電路40可以置放在取樣保持電路/追蹤保持電路20之後，如圖3的電子濾波電路100的一個實施例所示。

參照圖3中所示的電子濾波電路100的一個實施例，衰減器電路40具有輸入側及輸出側，該輸入側係接收取樣保持/追蹤保持輸出訊號SHOS，且該輸出側提供衰減器輸出訊號AOS。衰減器電路40的輸出側係耦接到輸出端子O100。衰減器電路40係構造成使取樣保持/追蹤保持輸出訊號SHOS的位準之下降衰減。

在前向路徑101中在計時取樣保持電路/追蹤保持電路20之後的衰減器電路40使得在輸出訊號V _out處任何下降及相關漣波能夠被衰減。然而，所需的直流積分器擺幅將增加相同的衰減因子，在存在大直流輸入訊號之情況下，使得它是不切實際的。

根據圖3中所示的電子濾波電路100的一個實施例，加總節點50係配置在前向路徑101中，以接收取樣保持或追蹤保持輸出訊號SHOS及估算訊號V _estimate。估算訊號V _estimate代表輸入訊號V _in的估算。加總節點50提供輸出訊號V _out作為取樣保持/追蹤保持輸出訊號SHOS及估算訊號V _estimate之總和的代表。

將藉由估算訊號V _estimate提供的輸入訊號的估算增加到輸出，能夠防止針對大直流訊號的積分器輸出之飽和，使得不再需要由積分器輸出來提供。因此，積分器電路10將僅穩定下來到差值V _in-V _estimate，針對給定的積分器輸出擺幅允許更高的可能衰減因子。

可以在電壓域或電流域中增加用於積分器輸出範圍調適的估算訊號V _estimate。參考圖4，為了實現電流域相加，衰減器電路40可以包含轉導電路41，其配置在取樣保持電路/追蹤保持電路20的輸出側及加總節點50之間。至少一個電阻器60係配置在加總節點50及基準電位之間的電阻電流路徑103中。如圖4中之電子濾波電路100的實施例所示，電流域相加允許使用具有負載電阻器60的轉導電路41的有效實現。接著增加估算訊號作為由V _estimate/R _out給出的電流，其中R _out是負載電阻器60的電阻值。

參考圖5中所示的電子濾波電路100的另一個實施例，複數個電阻器60a、60b、60c可以串聯配置在電阻電流路徑103中。反饋路徑102係耦接到電阻器60a、60b、60c中之兩者之間的電阻路徑103的分接頭。圖5中所示的電流域中的電流對電壓轉換實現係允許實現由電阻器60a、60b、60c的電阻器比率定義的比率計輸出分接頭。因此，多個輸出/參考電壓V _out1、V _out2、...、V _outn可以從V _in處的單個輸入參考中推導出。

為了將積分器直流輸出擺幅最小化以獲得最大可能衰減，估算訊號V _estimate應該儘可能接近地類似於輸入訊號V _in。實際上，由於晶片上產生時估算訊號V _estimate的PVT變化，此具有挑戰性。例如，它可能來自固定gm電流源，該電流源通常經歷±20%的過程變化。為了防止積分器電路10在所有條件下飽和，必須藉由減少衰減量來考慮此變化。

參考圖6，為了將估算訊號V _estimate的變化最小化，電子濾波電路100可以包含估算訊號產生電路70，其構造成藉由SAR(逐次近似暫存器)輔助輸出範圍調整來提供估算訊號V _estimate。估算訊號產生電路70可以包括數位轉類比轉換器71、逐次近似暫存器控制電路72及鎖存電路73。數位轉類比轉換器71、逐次近似暫存器控制電路72及鎖存電路73係配置在計時積分器電路10的輸出側及加總節點50之間的濾波電路100的反饋路徑104中。

圖6中所示的估算訊號產生電路70的配置使得估算訊號V _estimate的變化能夠藉由數位轉類比轉換器71最小化，如圖6所示，以SAR迴路來調整。在SAR操作期間，從積分器電路10的輸出側到輸出端子O100的前向路徑101藉由停用衰減器電路40或藉由配置在前向路徑101中的開關被切斷，且數位轉類比轉換器輸出係初始地設定為其中間值範圍。接著積分器電路10被重置，隨後是輸入訊號V _in的一個以上的訊號循環(例如DEM循環)的積分週期。

在積分之後，輸入訊號V _in及估算訊號V _estimate之間的差值被顯著地放大以藉由鎖存電路73偵測其符號，且可以在下一個SAR循環繼續該過程。輸入訊號V _in中的任何漣波將不會影響比較精確度，因為它已經藉由輸入訊號的完整循環積分(例如完整DEM循環積分)來過濾。在最後一個SAR步驟之後，估算訊號V _estimate在輸入訊號V _in的直流值的±0.5LSB範圍內。因此，在連續的漣波濾波器操作中，可以在廣範圍的過程及溫度變化上實現最佳衰減。

在漣波濾波器操作期間，藉由再次致動前向/衰減路徑101來關閉迴路。該迴路將調整積分器輸出訊號IOS以在衰減器電路40的輸出側，提供輸入訊號V _in及估算訊號V _estimate之間的差值(V _in-V _estimate)，使得輸入訊號V _in與輸出訊號V _out精確地匹配。

圖7係顯示電子濾波電路100作為電壓產生電路系統1的組件的可能應用。電壓產生電路系統1可以構造成基準產生電路。電壓產生電路系統1包含電壓產生電路200以在電子濾波電路100的輸入端子處，提供輸入訊號V _in。

電壓產生電路200可以包含用於提供由時脈訊號clk _DEM控制的斬波或動態元件匹配操作的電路210，如上述參考圖2A所說明的。電壓產生電路200可以構造成精密帶隙參考電路，其提供溫度穩定的電壓基準，其中斬波或DEM漣波疊加在輸入訊號V _in的中間值上。

根據參考圖1A至6敘述的實施例中之任一者，電子濾波電路100可以被具體實施成漣波濾波電路。接著可以串接上述的漣波濾波電路100的實施例中之任一者，以在輸出端子O100處提供輸入訊號V _in的無漣波副本，例如帶隙參考電壓。

電子濾波電路100允許建立具有高漣波抑制、最佳DC精確度、快速啟動且無需使用晶片外部組件的穩健漣波濾波器。可以提供電子濾波電路100作為任何低面積精密電路中的組件，例如用於光子計數或消費者感測器應用。

為了使讀者熟悉電子濾波電路及電壓產生電路系統的設計的新穎態樣，已經討論此處揭示的電子濾波電路及電壓產生電路系統的實施例。儘管已經顯示及敘述較佳實施例，熟習此技藝之人士可以在不脫離請求項的範圍之情況下對所揭示的概念作許多改變、修改、等同物、及替換。

尤其，電子濾波電路及電壓產生電路的設計不侷限於所揭示的實施例，且對於所討論的實施例中包括的特徵給出儘可能多的替代例之例子。然而，旨在將所揭示的概念的任何修改、等同物及替換包括在所附請求項的範圍內。

可以有利地組合單獨附屬項中記載的特徵。此外，在請求項中使用的元件符號不侷限於被解釋為限制請求項之範圍。

此外，如此處所用，用語「包含」、「包括」不排除其他元件。再者，如此處所用，冠詞「一」、「一個」旨在包括一個或超過一個的組件或元件，而不侷限於被解釋為僅意謂一個。

本專利申請案係主張德國專利申請案第10 2022 108 139.7號的優先權，其揭示內容藉由引用方式併入其中。

1:電壓產生電路系統 10:積分器電路 20:取樣保持電路/追蹤保持電路 30:加總節點 40:衰減器電路 41:轉導電路 50:加總節點 60:負載電阻器 70:估算訊號產生電路 71:數位轉類比轉換器 72:SAR控制電路 73:鎖存電路 101:前向路徑 102:反饋路徑 103:電阻電流路徑 104:反饋路徑 V _in:輸入訊號 V _out:輸出訊號 V _estimate:估算訊號 DS:差分訊號 IOS:積分器輸出訊號 SHOS:取樣保持/追蹤保持輸出訊號 AOS:衰減器輸出訊號 clk _DEM,clk _int,clk _S&H:時脈訊號

包括附圖以提供進一步的理解，且併入至說明書中及構成說明書的一部分。因此，結合附圖從以下詳細敘述中將更充分地理解本揭示案，其中： 圖1係描繪用於使用閉迴路漣波濾波器拓撲來過濾輸入訊號之漣波的電子濾波電路的第一實施例； 圖2A係顯示用於過濾由電壓產生電路提供的輸入訊號之漣波的電子濾波電路的一個實施例； 圖2B係顯示電子濾波電路的輸入訊號及用於理解電子濾波電路之操作的時脈訊號的曲線圖； 圖3係顯示用於過濾輸入訊號之漣波的電子濾波電路的第二實施例，其利用內迴路衰減器及用於低下降的輸出範圍調整； 圖4係顯示用於過濾輸入訊號之漣波的電子濾波電路的第三實施例，其利用內迴路衰減器及在電流域中的輸出訊號相加； 圖5係顯示用於過濾輸入訊號之漣波的電子濾波電路的第四實施例，其利用多個輸出分接頭； 圖6係顯示用於過濾輸入訊號之漣波的電子濾波電路的第五實施例，其利用逐次近似暫存器輔助輸出範圍調整；及 圖7係顯示電壓產生電路系統的一個實施例，以在濾波電路的輸出處提供電子濾波電路的輸入訊號的無漣波副本。

10:積分器電路

20:取樣保持電路/追蹤保持電路

30:加總節點

100:電子濾波電路

101:前向路徑

102:反饋路徑

I100:輸入端子

O100:輸出端子

V_in:輸入訊號

V_out:輸出訊號

DS:差分訊號

IOS:積分器輸出訊號

SHOS:取樣保持/追蹤保持輸出訊號

clk_int,clk_S&H:時脈訊號

Claims (15)

1. 一種用於過濾一輸入訊號之漣波的電子濾波電路，包含： 一輸入端子(I100)，用於施加該輸入訊號(V _in)， 一輸出端子(O100)，用於提供一輸出訊號(V _out)， 一前向路徑(101)，包括一計時積分器電路(10)及一計時取樣保持或追蹤保持電路(20)， 一加總節點(30)，係配置成接收該輸入訊號(V _in)及該輸出訊號(V _out)，且提供代表該輸入訊號(V _in)及該輸出訊號(V _out)之間的差值的一差分訊號(DS)， 其中該計時積分器電路(10)具有一輸入側及一輸出側，該輸入側係連接到該加總節點(30)以接收該差分訊號(DS)，且該輸出側提供一積分器輸出訊號(IOS)， 其中該計時取樣保持或追蹤保持電路(20)具有一輸入側及一輸出側，該輸入側接收該積分器輸出訊號(IOS)，且該輸出側提供一取樣保持或追蹤保持輸出訊號(SHOS)，該取樣保持或追蹤保持電路(20)的輸出側係耦接到該輸出端子(O100)， 其中一反饋路徑(102)係配置在該輸出端子(O100)及該加總節點(30)之間。
2. 如請求項1之電子濾波電路，其中該計時積分器電路(10)係構造成對該差分訊號(DS)取樣及積分，使得該差分訊號(DS)的樣本被積分，且提供該積分器輸出訊號(IOS)作為該差分訊號(DS)的經積分樣本的代表。
3. 如請求項1或2之電子濾波電路，其中該計時取樣保持或追蹤保持電路(20)係構造成對該積分器輸出訊號(IOS)取樣或追蹤，且提供該取樣保持或追蹤保持輸出訊號(SHOS)作為經取樣的積分器輸出訊號(IOS)的代表。
4. 如請求項1至3中任一項之電子濾波電路，其中該計時取樣保持或追蹤保持電路(20)係構造成以低於該計時積分器電路(10)取樣的頻率的一頻率對該積分器輸出訊號(IOS)取樣或追蹤，且將該差分訊號(DS)積分。
5. 如請求項1至4中任一項之電子濾波電路，包含： 一衰減器電路(40)，具有一輸入側及一輸出側，該輸入側接收該取樣保持或追蹤保持輸出訊號(SHOS)，且該輸出側提供一衰減器輸出訊號(AOS)，該衰減器電路(40)的輸出側係耦接到該輸出端子(O100)， 其中該衰減器電路(40)係構造成使該取樣保持或追蹤保持輸出訊號(SHOS)的位準的下降衰減。
6. 如請求項5之電子濾波電路，包含： 第二加總節點(50)，係配置在該前向路徑(101)中，以接收該取樣保持或追蹤保持輸出訊號(SHOS)及代表該輸入訊號(V _in)的估算的一估算訊號(V _estimate)，且提供該輸出訊號(V _out)，作為該取樣保持或追蹤保持輸出訊號(SHOS)及該估算訊號(V _estimate)之總和的代表。
7. 如請求項6之電子濾波電路， 其中該衰減器電路(40)包含：一轉導電路(41)，配置在該取樣保持或追蹤保持電路(20)的輸出側及該第二加總節點(50)之間， 其中至少一個電阻器(60)係配置在該第二加總節點(50)及一基準電位之間的一電阻電流路徑(103)中。
8. 如請求項7之電子濾波電路， 其中該至少一個電阻器包含複數個電阻器(60a、60b、60c)，該等電阻器係串聯地配置在該電阻電流路徑(103)中， 其中該反饋路徑(102)係耦接到該電阻電流路徑(103)的該等電阻器(60a、60b、60c)之間的電阻路徑(103)的一分接頭。
9. 如請求項1至8中任一項之電子濾波電路，包含： 一估算訊號產生電路(70)，係構造成藉由逐次近似暫存器輔助輸出範圍調整來提供該估算訊號(V _estimate)。
10. 如請求項9之電子濾波電路，其中該估算訊號產生電路(70)包含一數位轉類比轉換器(71)、一逐次近似暫存器控制電路(72)及一鎖存電路(73)，其配置在該計時積分器電路(10)的輸出側及該第二加總節點(50)之間的第二反饋路徑(104)中。
11. 一種電壓產生電路系統，包含： 如請求項1至10中任一項之電子濾波電路(100)，用於過濾一輸入訊號(V _in)之漣波， 一電壓產生電路(200)，提供該輸入訊號(V _in)給該電子濾波電路(100)， 其中該電壓產生電路(200)被具體實施成提供具有週期性重複訊號循環的該輸入訊號(V _in)，具有直流分量的該輸入訊號(V _in)係與一交流分量疊加，該交流分量形成該輸入訊號(V _in)的漣波。
12. 如請求項11之電壓產生電路系統， 其中該電壓產生電路(200)係構造成提供複數個脈衝給該輸入訊號(V _in)的每個訊號循環，該複數個脈衝係以該電壓產生電路(200)的一時脈訊號(clk _DEM)的一時脈頻率來計時，每個脈衝形成該輸入訊號(V _in)的交流分量， 其中該計時積分器電路(10)係構造成使用施加到該計時積分器電路(10)的一積分器時脈訊號(clk _int)的一時脈頻率對該差分訊號(DS)取樣及積分，該積分器時脈訊號(clk _int)具有與該電壓產生電路(200)的時脈訊號(clk _DEM)相同的時脈頻率。
13. 如請求項12之電壓產生電路系統， 其中該積分器時脈訊號(clk _int)的相位係與參考該電壓產生電路(200)的時脈訊號(clk _DEM)的一些延遲對齊。
14. 如請求項13之電壓產生電路系統， 其中該計時取樣保持或追蹤保持電路(20)係構造成使用施加到該計時取樣保持或追蹤保持電路(20)的一取樣保持或追蹤保持時脈訊號(clk _S&H)的一時脈頻率對該積分器輸出訊號(IOS)取樣或追蹤，使得該積分器輸出訊號(IOS)在該輸入訊號(V _in)的每個訊號循環最多被取樣一次。
15. 如請求項11至14中任一項之電壓產生電路系統， 其中該電壓產生電路(200)包含：用於提供斬波或動態元件匹配操作的一電路(210)，該斬波或動態元件匹配操作係由該電壓產生電路(200)的時脈訊號(clk _DEM)來控制。