JP2603335B2 - パルス密度ｄ／ａ，ａ／ｄ変換時の信号平均化回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はパルス密度変調信号（PDM信号）をPDM信号
の時間平均に対応したアナログ信号、即ち、平滑の度合
いに依存したPDM信号のD/A変換を表わす信号に変換する
回路に関する。このような回路構成は主として、フィー
ドバック路にシグマ・デルタ変換器を具備したパルス密
度A/D変換器に関する。

（従来の技術） 例えば、第１図にUS−Ａ ４ 156 871のパルス密度
A/D変換器が示されている。このパルスA/D変換器の出
力、即ちPDM信号は平均化RCローパスフィルタを介して
フィードバックされる。RCローパスフィルタのキャパシ
タは抵抗を介して、変換されるアナログ信号の入力に接
続されている。

1985年９月20日発行の“Elektronik"No.19の75ページ
から77ページに、シグマ・デルタ変調器とRCローパスフ
ィルタ、あるいは積分器を含む少なくとも一つのPDM信
号平均化装置を備える、パルス密度A/D又はD/A変換器の
例が示してある。この記事には、デジタルパルス密度変
調器により、パルスコード変調信号（PCM信号）をPDM信
号に変換することは簡単であり、デシメーションフィル
タ（デジタルローパスフィルタ）により、低いサンプリ
ングレートで多数ビット構成のPCM信号をPDM信号から得
ることが既に可能であり、よってこのPDM中間状態を介
して、効果的で高分解能のD/A又はA/D変換を通常のPCM
信号に対して行うことが出来ることが記載されている。
例えば、15Kzの可聴周波数帯に4.5Mzのクロック周波数
で、理論的にはS/N比85dBが得られるので、最大可能分
解能は二進数コードの場合約14ビットである。

A/D及びD/A変換時に得られる、PDM信号の分解能は平
均化精度に依存している。特に妨害の要素となるエラー
源は、クロック信号のジッタであり、PDM信号のエッジ
におけるジッタを引起こし、平均値に重畳された雑音信
号を発生する。

（発明が解決すべき課題） この発明の目的は、ジッタを伴うクロック信号が存在
しても、その周波数帯における有効な信号を変えること
なく、PDM信号を平均化することの出来るパルス密度D/
A、A/D変換時の信号平均化回路を提供することである。

［発明の構成］ （課題を解決するための手段と作用） この発明の要旨は従来の回路と同様、連続的に平均化
することに加えて、時間シフトされたPDM信号のエッジ
が平均化されるのを少なくするために、数クロック周期
にわたって信号を追従する時間ウインドウの期間に、PD
M信号を平均化することにある。更に、ｎ段のシフトレ
ジスタにより平均化が行われる。このシフトレジスタの
シリアル入力にはPDM信号が印加され、ｎビット並列出
力は同時に、ｎ個の・PDM単一信号状態を表わす。ジッ
タを伴うクロック信号はシフト信号として使用される。
ｎ段シフトレジスタの各二値状態によりｎ個の状態信号
の状態が決定され、ｎ段シフトレジスタの各段はｎ個の
状態信号の一つが割り当てられる。加算器は通常の方法
により全ての状態信号を結合し、平均化された合計信号
を作る。

シフトレジスタと状態信号により更に平均化を行うこ
とは、各状態信号を個別に重み付けすることが出来ので
特に有益である。

（実施例） この発明による回路構成の好的実施例では、各状態信
号はゲート回路を介して加算器に印加される。このゲー
ト回路は各シフトクロック周期である短い、即ち個々の
各シフトレジスタ段が安定状態にある期間にのみオープ
ンする。マルチフェーズクロック信号も又ゲート回路を
制御するのに使用されるため、マルチフェーズクック信
号によって制御されるシフトレジスタ構成は、特に有益
である。このゲート回路は構成が簡単であり、更に有利
なことは、良く知られているリターンツーゼロ法（retu
rn−to−zeromethod）のように、各信号状態の後に ０
が付加されることにより、周波数を二倍にする必要が
無い。

このゲート回路により加算器に供給される状態信号
は、前の状態とその後の状態と切り離され、第５図に示
すように各状態信号の立上がり、又は立下がりエッジが
異なっても平均値は影響されない。

シフトレジスタを電流分布回路の一部として用いたD/
A変換器が、DE−Ｂ 27 17 042 （＝US−Ａ ４ 12
5 803）に記載されている。このD/A変換器は、整数で
表わすことが出来る、極めて精度の高い電流比を有する
多数の直流対を供給する。シフトレジスタの並列出力で
制御されるスイッチ構成によって、同じ大きさの第１電
流数及び第２電流数は、それぞれスイッチを介して、第
１加算点と第２加算点に供給される。この場合、１サイ
クル中に全電流が同じ回数、即ち同じ期間加算されるよ
うにシフトレジスタにより各電流を切り替える。

全ての電流は単一電流域を分割することにより得られ
るので、各電流の変動はｎクロック周期の完全な期間に
相当するサイクルで、互いに補償し合うの。前記１サイ
クル期間、シフトレジスタはリングとして接続される。
シフト信号にジッタがあってはならない。従ってその回
路構成はこの発明の主題とかなり異なる。

第１図に略図的に示されているパルス密度A/D変換器w
aは従来の回路構成であり、それは例えば前述した雑誌
“Elektronik"に示されている。それは又、２次のシグ
マ・デルタ変換器といわれる。なぜかというと、それは
二つの１次ローパスフィルタ、すなわち二つの第１次積
分器ｊ、jnを平均化回路として含み、積分器ｊによって
外部PDM帰還ループを一部を形成し、シグマ・デルタ積
分器jnによって、内部PDM帰還ループを形成するからで
ある。高い次の積分器、即ちローパスフィルタはこのよ
うなA/D変換器に使用してはならない。

デジタル化されるアナログ入力信号ｓは第１の抵抗r1
を介して中間信号i1、即ち第１ノードk1に供給される電
流を発生する。このノードk1には又第１のコンデンサー
c1と増幅器ｖの入力と第４抵抗r4の一方が接続され、抵
抗r4の他端はPDM信号pmのための出力と第３抵抗r3に接
続されている。第３抵抗r3と第４抵抗r4は内部帰還信号
i3と外部帰還信号i4をそれぞれ決定し、それ等電流は第
２ノードk2と第１ノードk1に夫々供給される。第２ノー
ドk2は第２抵抗r2を介して、増幅器ｖの出力に接続され
ており、又比較器ｃの反転入力と第２コンデンサc2に接
続されている。

第２抵抗r2は増幅器ｖの出力電圧からシグマ・デルタ
変調器sdに対する入力電流i2を形成する。従って第１ノ
ードk1と第１コンデンサc1は印加された電流i1、i4のた
めの積分器ｊを形成し、第２ノードk2と第２コンデンサ
c2は、供給された電流i2、i3のための積分器jnを形成す
る。ノードk1に供給される二つの電流i1、i4とノードk2
に供給される第１及び第２電流i2、i3はそれらノードで
加算されるが、適当なステップを取ることによって、加
算が減算となるようにその方向を決定し、その結果、積
分は結果として得られる差動電流のみに関係する。第１
乃至第４抵抗r1〜r4、増幅器ｖのゲイン、入出力間の信
号増幅器を適当な値に選ぶことによって、ノードk1、k2
での電流は平衡する。

比較器ｃの非反転入力は接地され、その出力はＢフリ
ップフロップdfのＤ入力に接続され、Ｄフリップフロッ
プのクロック入力はクロック信号c1によって制御され、
PDM信号pmを出力する。

アナログ入力ｓとPDM信号pmに関しては、積分器ｊと
シグマ・デルタ積分器jnは、近似的に理想的な積分器を
形成している。何故なら、それ等積分器は実際には非常
に低い遮断周波数、例えば5KHz以下の可聴周波数のロー
パスフィルタであるからである。二つのノードk1、k2に
与えられる信号の極性は、Ｄフリップフロップdfや比較
器ｃでの信号反転や、反転増幅器を使用することによっ
て、得ることができる。

RCローパスフィルタの遮断周波数は有用な周波数帯域
の中に有るが、有用な周波数応答は影響されない。第１
及び第２ノードk1、k2での電流は平均して平衡している
ので、これ等のノードの追従性は入力信号と帰還信号に
対して非常に遅い、従って近似的に、コンデンサc1、c2
は有用な周波数帯において、その信号路になんの影響も
与えない。ノードk1、k2におえる電流平衡を解決する他
方法は平均して一定な付加的信号izを与えることであ
る。第１図でこの信号は電流源から第１ノードk1へ供給
されている（点線）。これは、例えばアナログ入力信号
ｓがグランドに対して対称であり、一方Ｄフリップフロ
ップの二つの状態がグランドについて対称ではない場合
に必要になる。

クロック信号clがジッタを示す場合はPDM信号のエッ
ジも又ジッタを示し、このジッタによるノイズが、帰還
されるPDM信号の平均化、即ち積分に上乗せされる。外
部帰還ループでの平均化は特に厳密である。内部帰還ル
ープはそれほど厳密ではない。それは、その中でローパ
スフィルタのエラー信号だけがデジタル化され、その影
響は比較的小さいからである。従って要求される平均化
の精度は高くなくてもよい。“エラー信号”は第１のノ
ードにおいて生じた、通常は小さい差電流である。PDM
A/D変換器waの分解能はしたがって、本質的に積分器
ｊで平均化された信号paに依存する。

第２図はPDM信号pmの平均化のための回路構成を示す
ブロック図である。このブロック図はｎ段シフトレジス
タsr、加算器k3、及びローパスフィルタtpを含んでい
る。sr1〜srnのｎシフトレジスタ段はクロック信号clに
よって制御される。シフトレジスト段は簡単のためフリ
ップフロップ回路として略図的に示されているが、この
よう回路に限られるものではない。シフトレジスタsrの
直列入力zsにはPDM信号pmが供給される。並列出力は個
々のシフトレジスタ段の出力z1〜znから成り、各出力は
各々抵抗r41〜r4nに接続される。抵抗r41〜r4nは各のシ
フトレジスタ段の低出力電位を各段の状態を表わす電流
に変換する。従ってｎ段信号i41〜i4nが発生される。こ
れ等の信号i41〜i4nは加算器k3に、最も簡単な構成の場
合には一つのノードに印加される。加算器k3は、供給さ
れた個々の電流を結合し、その加算信号i4sをローパル
フィルタtpに伝える。もし十分フィルタされていれば、
このローパスフィルタは再変換されたPDM信号である平
均信号paを発生する。第１図のPDM A/D変換器と違い、
完全なPDM D/A変換器では、ローパスフィルタtp、望ま
しくは高次のローパスフィルタの通過帯域は、少なくと
も有用な信号の帯域全てを包含する。

前述した追従時間ウインドウはｎシフトレジスタ段sr
1〜srnによって形成され、それらz1〜znのｎ出力は、更
に平均化するために同時にタッピングされる。もし、あ
る状態又は他の状態で、ｎシフトレジスタ段sr1〜srnが
一様で、抵抗r41〜r4nが同じ値である場合、各状態信号
i41〜i4nも又一様である。適当な重み付けも又利益であ
る。

第３図は８段シフトレジスタの８状態信号i41〜i48の
ための重み付け特性を示す。特性は第１から第４状態信
号i41〜i44まで直線的に上昇し、第５から第８状態信号
i45〜i48まで直線的に降下し、二つの中間状態信号i4
4、i45は等しい。しかしながら、i41からi48までの全て
の８状態信号の数字的意味を変えることなく、Ｈレベル
の重さ付け特性は三角形になる。

第４図はこの発明による回路の基本的動作をいくつか
の代表的な波形を用いて示している。クロック信号cl
は、マーク／スペース比が1:1の方形波である。PDM信号
pmの立上がりエッジと立下がりエッジ、即ち二つの帰還
信号i3、i4の立上がり及び立下がりエッジはクロック信
号clの立上がりエッジによって結合される。もしクロッ
ク信号clの立上がりが速く、又は遅く発生し過ぎた場
合、即ちジッタが発生した場合、関連するPDM信号pmと
二つの帰還信号i3、i4も又ジッタが生じ、それは第４図
に例t1、t2、t3で示してある。ジッタを示すt4における
クロック信号のエッジはPDM信号に作用しない。それはP
DM信号は時刻t4で状態を変えないからである。

振幅“1"に正規化されたPDM信号pmの斜線部分で示さ
れるように、第１のエラーエリアds1を誤差成分として
含んで平均化が行われている。もし積分時間が長けれ
ば、即ち長い積分時間時定数の場合、このようなエラー
は悪い結果とならない。時刻t1における立上がりエッジ
の遅れは、時刻t3における早い立上がりエッジを部分的
に補正することが出来る。時定数を長くすることによっ
て、平均化された信号pa（第４図には示されていない）
はその状態を即座に変えることは出来ず、従って遮断周
波数の上限は低下する。

第４図で仮定した四つの同等に重み付けした状態信号
i41〜i44を備えるシフトレジスタは明らかにクロック信
号clのジッタの影響を減少している。第４図において順
番に示されている四つの状態信号i41〜i44はそれぞれ一
周期ずつ互いに遅れている。各四つの状態信号i41〜i44
の各振幅は、元の外部帰還信号i4の1/4にすぎず、加算
信号i4sは、積分器ｊの場合と同じ大きさの平均信号pa
を発生する。四つの状態信号i41〜i44のジッタによるエ
ラーは第２のエラー領域ds2として斜線で示されてい
る。

第４図に示される最後の波形は、四つの状態信号i41
〜i44加算した結果による加算信号i4sである。ジッタを
伴うクロック信号のエッジは加算信号i4sのジッタを引
起こし、それら第３のエラー領域ds3はPDM信号pmの第１
のエラー領域ds1の1/4に過ぎない。なぜかというと、四
つの状態信号i41〜i44の加算の結果として、時刻t1にお
いて第２の状態信号i42のエラー領域ds2は第１又は第３
状態信号i41、i43の同じ大きさのエラー領域ds2によっ
て補償される。従って、これ等第２のエラー領域ds2の
内一つが残っているだけであり、それが加算信号is4の
第３のエラー領域ds3を形成する。時刻t2での加算信号i
4sのエラー領域は同様な方法で発生する。

時刻t3において、加算信号i4sは一定であり、従ってP
DM信号pmはジッタwp伴う立上がりエッジであるが、ジッ
タを伴うクロック信号clは何の影響もない。ジッタを伴
うクロック信号エッジ信号の時刻t4においてPDM信号pm
には何の変化も起っていない。それにもかかわらず、加
算信号i4sはポジティブなレベル変化を示し、変化の値
は正規化値の1/4であり、第３エラー領域ds3は時刻t1に
おいてと同じである。四つの状態信号i41〜i44は時刻t4
において発つのポジティブなエッジと一つのネガティブ
なエッジがあり、従って第２のエラー領域ds2によるエ
ッジが残る。

第５図は積分器ｊでの平均化において、平均化された
信号paを妨害する第４のエラー領域ds4を示している、
この結果は状態信号i4iの立上がり及び立下がりエッジ
の異なる傾斜によって生じる。グラフａ）はそれぞれの
クロック周期に状態を変える状態信号i4iの一つを示し
ている。明確にするために、立上がりエッジは立下がり
エッジりかなり急勾配に表わしてある。即ち、立下がり
エッジの時刻において、積分のときに影響の有るパルス
領域は四つのエラー領域ds4（斜線で示されている）に
よって拡大される。この第４の領域は信号Ｈレベルから
Ｌレベルに変るときはいつでも発生する。

第5a図に示されるように時刻えば全てのクロック周期
ごとに変る信号の平均値は、２クロック周期後ごとに変
る第5b図に示される平均値とは異なっている。第１のケ
ースの場合、第２のケースに比べて、２倍の第４のエラ
ー領域ds4が平均化される。三つのクロック信号に依存
するエラー領域ds1、ds2、ds3の場合と異なり、エッジ
に依存する第４のエラー領域は平均化されて除去される
ことはない。

これは、リターンツーゼロ法によりそれぞれの信号状
態を独立させることよって改善することが出来る。リタ
ーンツーゼロ法では各クロック周期の間、それぞれの状
態にかかわらず、その信号は基本状態に戻るからであ
る。即ち、第４のエラー領域ds4の数はＨ状態の数のみ
に依存し、このような状態の順番には依存しない。

第5d図は四つのＨレベルがある７クロック周期の信号
状態を示し、四つの第４のエラー領域ds4が存在する。
Ｌレベルは“独立”のレベルと同じである。状態信号i4
iがそのそれぞれの状態を残している時間は、ゲート信
号ｇ′（グラフｃ参照）によって決定する。グラフ
ｂ）、ｄ）に示される状態信号i4iは同じデータシーケ
ンスを有するが、グラフｄ）において状態信号i4iはゲ
ート信号ｇ′によって制御されるゲート回路を通過す
る。

第６図はこのゲート回路ｇ、gsの簡単な実施例を示し
ている。ほんの僅かな部品で構成することができるゲー
ト回路ｇ、gsは２相クロック制御シフトレジスタの各段
に追加され、各段は例えば、オルタネートマスタ・スレ
ーブフリップフロップmf、sfによって構成される。

マスタフリップフロップmfの出力Ｑ、Qqは第1NPTトラ
ンジスタs1と第2NPNトランジスタs2のベースにそれぞれ
接続され、それらトランジスタのエミッタは一つに結合
され、その接続点は第３のNPSトランジスタs3のコレク
タに接続される。後者トランジスタs3のベースは反転ク
ロック信号clqによって制御され、そしてそのエミッタ
は第４のNPNトランジスタs4のエミッタと一緒に、接地
されている第１の電流源q1に接続され、その電流源q1は
第１の状態信号ii1を供給し、実際に定電流シンクであ
る。第４のNPNトランジスタs4のベースはクロック信号c
lによって制御され、そのクロック信号clは遅延回路dt
を介してマスタフリップフロップmfのクロック入力に供
給される。第２のNPNトランジスタs2と第４のNPNトラン
ジスタs4のコレクタはポジティブな電位につながってお
り、そのポジティブな電位はそれぞれのトランジスタが
ONしたとき、第１の電流源q1の電流値になる。第１のNP
Nトランジスタs1のコレクタは、第６図にバスバーとし
て示されている加算器k3に、ゲート回路ｇによって修正
された第１の状態信号、即ち状態信号ii′１を供給す
る。

スレーブフリップフロップsfにつながっているゲート
回路gsの構造は前述したゲート回路ｇと比べて、第3NPN
トランジスタs3′のベースがクロック信号clに接続さ
れ、第４トランジスタs4′のベースが反転クロック信号
clqに接続されていることを除き、同一である。第２の
定電流源q2はゲート回路gsを通じて、第２の状態信号ii
2を流し、修正された第２の状態信号ii′２として加算
器k3に電流を与える。加算器k3の出力は加算信号i6sで
ある。

次のシフトレジスタ段も関連するゲート回路ｇを伴う
マスタ・フリップフロップmfであり、そのゲート回路ｇ
は、第３電流源q3に接続され、修正された第３の状態信
号ii′３のための第３の状態信号ii3の電流の供給す
る。これ等修正された状態信号ii′...は各定電流源
に、電流発生量を設定ることにより重み付けされる。

遅延回路dtによって、各シフト信号はシフトされ、そ
のシフト量は、各シフトレジスタ段の安定した状態にお
いて、ゲート回路ｇ、gsをON状態にするのに必要な大き
さである。

遅延回路は、例えばいくつかの直列接続反転器によっ
て構成される。遅延時間そのもは厳密ではないが、それ
ぞれの遅延時間は一致している必要がある。この簡単な
方法によって、分離ゲート信号ｇ′の必要がなくなる
（第5c図参照）。

第６図のゲート回路ｇ、gsの実施例はゲート要素とし
てNPNトランジスタを使用している。勿論そのゲート回
路は電界効果トランジスタによって構成することが出
来、それ等の構造は異なるものである。

第７図は第６図における回路構成のいくつかの代表的
な信号波形を示す。最初の二つのグラフはクロック信号
clと反転クロック信号clqを表わす。次の二つの波形は
それぞれ第１及び第２シフトレジスタ段、即ちマスタフ
リップフロップmfとスレーブフリップフロップsfのＱ出
力での信号p1、p2の波形である。傾斜した信号エッジは
それぞれのシフトレジスタ段の過度時間を表わしてい
る。遅延時間dt′の結果として、立上がり及び立下がり
エッジは、クロック信号clと反転クロック信号clqが出
力信号p1、p2の安定した状態帰還の真中にくるようにシ
フトされる。第１及び第２ゲート時間g1、g2の領域は斜
線で示されている。二つの関連する修正された状態信号
ii′１とii′２も又示されている。

このゲートする方法は、ジッタを伴う位相のずれたク
ロック信号に対して影響を受けない。例えば、もし一つ
のゲート時間が、クロックパルスを広くした結果長過ぎ
る場合、次のシフトレジスタ段に対応するゲート時間は
同じ値だけ短くなる。従って、加算信号i6sを介して補
償が行われる。この特別な利点は第７図の時刻t5に示さ
れている。位相のずれたクロック信号cl、clqのクロッ
クエッジの遅れにより、第１及び第２の修正された状態
信号ii′１とii′２のパルスをそれぞれ長くしたり短く
したりする。このパルスの伸長と短縮は加算の期間中、
互いに補償し合う（図示されていない）。

第８図は、PDM信号平均化のための簡略した回路の他
の実施例を含む、パルス密度A/D変換器のブロック図で
ある。A/D変換器の基本的な構造は、第１図に示したパ
ルス密度A/D変換器waと似ている。PDM信号pmのための外
部帰還ループは、この発明による平均化回路を包含す
る。８段シフトレジスタsrは交互に直列接続されたマス
タ及びスレーブ・フリップフロップmf、sfから構成され
ている。シフト信号は第６図に示した、位相のずれたク
ロック信号cl、clqである。遅延回路dtは必要かもしれ
ないが、ここでは示されていない。i81からi88までの８
状態信号はq81からq88までの制御された８定電流源によ
って構成され、それ等定電流源制御入力は関連するシフ
トレジスタ段のＱ出力Q1からQ8に接続されている。

各状態信号i81からi88のためのゲート回路の実施例を
第９図に示す。ゲート信号は位相のずれたクロック信号
cl、clqであり、これらクロック信号は二つの制御信号
として、第８図の制御された電流源q81からq88に印加さ
れる。加算器k3は８状態信号i81〜i88のためのバスバー
であり、それ等状態信号は加算信号i8sとして、第１ノ
ードk1に供給される。ノードk1には中間信号i1も又供給
され、中間信号i1は第１の相互コンダクタンス・アンプ
tr1によって、アナログ入力信号ｓから得られる。

第１のコンデンサc1を含む積分器ｊは、高インピーダ
ンスの電流源を介して駆動されるので、理想的な積分特
性をしている。第１のコンデンサc1に発生する積分器ｊ
の出力電圧は第２の相互コダクタンス・アンプtr2によ
って、比例した電流に変換され、第２ノードk2に供給さ
れる。第２ノードk2は又は、制御さる第９定電流源q89
からの電流i89が供給され、定電流源q89の入力にはPDM
信号pmが入力する。第２コンデンサc2とコンパレータｃ
の反転入力端子が第２ノードk2に接続され、コンパレー
タｃの被反転端子は接地されている。即ち、シグマ・デ
ルタ積分器jnは理想的な積分特性を示す。なぜかという
と、その積分器jnは高インピーダンスの電流源のみから
供給されるからである。

第１図のようにコンパレータｃの出力はＤフリップフ
ロップdfの入力を供給し、ＤフリップフロップのＱ出力
はPDM信号pmを提供し、クロック入力は非反転クロック
信号clが供給される。即ち厳密にいうとPDM信号はコン
パレータｃの出力によって、既に供給されており、シフ
トレジスタsrはＤフリップフロップdfの替わりに、コン
パレータｃの出力が接続されてもよい。これを第８図に
破線で示す。その場合、シフトレジスタsrにおける平均
化は、１クロック周期だけ速く行われるという利点があ
る。Ｄフリップフロップdfの機能が、第１のシフトレジ
スタ段によって行われるので、回路構成を簡素化する。
第１シフトレジスタ段のＱ出力Q1は内部帰還信号i89を
制御し、PDM信号pmを供給する。

第９図は第８図の制御された定電流源の一実施例を示
す回路図である。それぞれの状態信号i8...は三つの異
なるレベル即ち、同じ値のポジティブレベルとネガティ
ブレベルそして値０のレベルを示す電流である。これは
図示される差動電流発生回路によって実現できる。

一つのシフトレジスタ段sriは遅延されたクロック信
号cl′が入力し、そのクロック信号cl′は遅延回路dtの
いくつかの直列結合されたインバータでクロック信号cl
を遅延することによって得られる。シフトレジスタ段sr
iの状態は先行するシフトレジスタ段sr（ｉ−１）によ
って制御され、これはシフトレジスタ段sriにつながる
点線の信号線によって示されている。Ｑ出力からの非反
転信号piとQq出力からの反転信号piqはそれぞれ差動段s
sのポジティブ及びネガティブ入力を駆動し、差動段ss
は二つのエミッタが結合したNPNトランジスタより構成
される。

差動段ssの二つのエミッタの結合点はゲート回路ｇの
出力につながり、ゲート回路ｇは又、二つのエミッタ結
合NPNトランジスタより成る差動段を包含する。クロッ
ク信号clはネガティブ入力に供給され、位相のずれたク
ロック信号clqはポジティブ入力に供給される。クロッ
ク信号clqがポジティブな場合、ゲート回路ｇはONであ
り、二つのNPNトランジスタのエミッタの接合点に接続
されている定電流源p8iはゲート回路ｇの出力にその電
流i8iを供給する。

NPNトランジスタを使用したこの実施例において、定
電流源q8iは実際は電流シンクである。ゲート回路ｇの
出力はスイッチング・トランジスタのコレクタであり、
そのトランジスタのベースは位相のずれたクロック信号
clqが供給される。他方のスイッチング・トランジスタ
のコレクタはポジティブな供給線＋Ｕに接続されるの
で、ゲート回路がOFFの場合、定電流源q8iとポジティブ
な電位の間の必要な電導接続を行う。

差動段ssは又、電子スイッチと見なされ、そのスイッ
チの“接点”はゲート回路ｇの出力に接続され、差動段
ssの第１の出力１は、それに関係しているフリップフロ
ップsriのＱ出力がQq出力よりポジティブな場合、この
“接点”に接続され、一方フリップフロップsriのQq出
力がＱ出力よりポジティブな場合、第２の出力２はこの
“接点”に接続される。

作動段ssの第１出力１は、第１ノードkn1を介してカ
レントミラーcsの入力に接続され、差動段ssの第２の出
力は第２ノードkn2を通り、カレントミラーの出力に接
続されている。カレントミラーcsは二つのPNPトランジ
スタより成る簡単なカレントミラー回路として示され、
そのトランジスタのエミッタはポジティブな供給線＋Ｕ
に接続され、これ等トランジスタのベースは一緒に接続
され、その接続点は一方のトランジスタのコレクタに接
続され、コレクタと一緒になってカレントミラーcsの入
力を形成する。他方のPNPトランジスタのコレクタはカ
レントミラーの出力を形成する。

それぞれのシフトレジスタ段sriに固有のカレントミ
ラーcsを割当てる替わりに、一つのカレントミラーcsだ
けを全てのシフトレジスタ段sriに割当てた方が良い。
全部の差動段ssの第１及び第２の出力１、２からの電流
の合計が、第１交点kn1と第２交点kn2でそれぞれ行わ
れ、最終的な結果の差電流i8dが第２の交点kn2より得ら
れる。従って、カレントミラーに対する条件は先行する
合計、即ち、平均化によって減少する。なぜかという
と、完全なPDM信号ステップの替わりに、それよりずっ
と遅く変化する平均値がカレントミラーcsに供給される
からである。

第10図は第９図で示す回路のいくつかの代表的信号波
形である。最初の二つのグラフはクロック信号clとそれ
に関連する反転、即ち位相のずれた信号clqである。図
に示される単一マーク・スペース比は、クロックで駆動
されるシフトレジスタ段のために特に適合している。多
位相の重複しないクロック信号（図示されていない）の
ような他のクロック信号は、エッジトリガ又はダイナミ
ック・シフトレジスタ段が採用された場合に使用され
る。

第10図は又遅延したクロック信号cl′を示しており、
そのクロック信号cl′の立上がりエッジでそれぞれのシ
フトレジスタ段ステージの出力状態が変る。非反転出力
信号piは、いくつかのクロック・パルスシーケンスに対
して想定されるパルスシーケンスとして示されている。
最後のグラフは、信号ゲート回路ｇのための関連する差
電流i8dを示している。この電流はシフトレジスタ段の
状態に依存するポジティブ又は、同様に大きいネガティ
ブな電流パルスの時間シーケンスを包含し、ON時間は全
ての場合で同じである。ゲート回路ｇのON状態はクロッ
ク信号clのローレベル又は、位相のずれたクロック信号
clqのハイレベルによって制御されるので、差電流i8dの
開始と持続時間はクロック信号の位相と同期している。

第11図はこの発明による回路構成の中で、特に有益な
構成を示すもので、第１の相互コンダクタンス増幅器fr
1は他の副回路と一緒になって、中間信号と合計信号を
差信号として処理し、積分器ｊを駆動するためにそれ等
信号から結果の差信号を作り出す。

変換されるアナログ入力信号ｓは、差信号として第１
相互コンダクタンス段w1の第１の入力端子e1と、第２相
互コンダクタンス段w2の第２入力端子e2に入力され、そ
れら各段は一つのインピーダンス変換器のように構成さ
れている。インピーダンス変換器のように、これ等の段
w1、w2は低インピーダンスNPNエミッタフォロア出力を
備え、その相互コンダクタンスは抵抗R1、R2によって調
節される。エミッタフォロアのコレクタ端子は、相互コ
ンダクタンス段w1、w2のハイインピーダンス電流シンク
出力k6、k7を提供し、又、インピーダンス変換器と異な
り、そればポジティブな供給端子に接続されている。イ
ンピーダンス変換器構成における内部の十分なネガティ
ブフィードバックによって、相互コンダクタンス段w1、
w2における歪みは特に低く押えられている。更に、NPN
エミッタフォロアの一定のアルファ利得の有限な値は、
変化しない量として相互コンダクタンスの中に入る。

第１相互コンダクタンス増幅器tr1の高インピーダン
ス出力は、第１出力電流i4を供給する第１相互コンダク
タンス段w1の第１高インピーダンス出力端子k6と、第２
出力電流i5を供給する第２相互コンダクタンス段w2の第
１高インピーダンス端子k7によって構成される。これ等
二つの電流I4、I5の差はアナログ入力信号ｓに直接比例
している。この比例関係は二つの同じ値の抵抗R1、R2の
直列接続によって達成され、抵抗R1、R2は第１の相互コ
ンダクタンス段W1の第１低インピーダンス出力k4と、第
２相互コンタクダンス段w2の第２低インピーダンス出力
端子k5を結合している。第１出力端子k4と第２の出力端
子k5の電位は、それぞれ第１の入力端子e1と第２の入力
端子e2の電位に等しい。二つの抵抗R1、R2の接合点は、
一定電流Ioを引込む電流シンクを介して、ネガティブな
供給線−Ｕに接続されている。

アナログ入力信号ｓは、第１及び第２低インピーダン
ス出力端子k4、k5の間に、入力差電流isdを発生し、そ
の差電流isdはアナログ入力信号ｓの大きさと二つの抵
抗R1、R2の値に依存する。

第１入力端子e1の電位が第２入力端子e2の電位より高
い場合、第１高インピーダンス出力端子k6の第１の端子
電流I4は、定電流Ioの半分とこの差電流isdの和に等し
く定電流Ioの半分に等しい第２出力端子電流I5は入力差
電流isdの値だけ減少する。

図示される回路において、第１及び第２高インピーダ
ンス出力端子k6、k7はそれぞれ、第１端子電流I4と第２
端子電流I5のための、電流シンク端子を意味する。更に
電流シンクを設けた形態で、第１と第２高インピーダン
ス出力端子k6、k7に、反転加算信号siqと非反転加算信
号siの信号線がそれぞれ接続され、これ等加算信号はそ
れぞれ、この実施例では８シフトレジスタ段の反転出力
Q1q...Q8qと非反転出力Q1...Q8の電圧に依存する。

非反転及び反転加算信号si、siqは、第６図の回路構
成と同様の方法で発生することができる。シフトレジス
タ段のQq出力に接続された、全てのNPNトランジスタs2
のコレクタタを図示されるポジティブな基準電位ではな
く、追加のバスバーに接続しさえすればよい。第11図に
おいて、反転加算信号siqはその追加のバスバーに流れ
る電流に一致し、非反転加算信号siは第６図の加算信号
i6sに一致する。

第１と第２高インピーダンス出力端子k6、k7を流れる
電流の差を取ることによって得られる結果的な差電流の
発生は、第９図で示される回路にと同様のPNPカレント
ミラー回路によって、もしPNPトランジスタの遮断周波
数と電流発生量が十分であれば、簡単に構成することが
出来る。しかし一般的に電流が平均され、ミラー回路に
入力する前に両電流の差を取った場合は、その要求を減
少させることが出来る。

解決策として、第11図では差動増幅器dvによる制御回
路が示されており、差動増幅器dvの低インピーダンス出
力端子k8は、第１及び第２高インピーダンス出力端子k
6、k7に同じ値のソース電流I6、I7を供給する。二つの
ソース電流の均一性は二つの値の等しい電流源抵抗R3、
R4によって成され、それ等抵抗の両端の電圧降下は等し
い。これは差動増幅器dvの低インピーダンス出力端子k8
を、第１電流源抵抗R3を通じて第１高インピーダンス出
力端子k6に接続し又、第２の電流源抵抗R4を通じて第２
高インピーダンス出力端子k7に接続することによって実
現出来る。

二つの電流源抵抗R3、R4のそれぞれ両端の等しい電圧
降下は、欠くことの出来ない副回路として差動増幅器か
ら成る電圧制御回路によって、達成出来る。この差動増
幅器の反転入力は第１高インピーダンス出力端子k6に接
続され、非反転入力は第２高インピーダンス出力端子k7
に接続されている。差動増幅器dvの入力での差電圧は、
その電位差が零になるように出力端子k8での電位を発生
させる。電気的震動は制御回路内のRC部分のRCで、防ぐ
事が出来る。

差が無い状態において、第１ソース電流I6は、第１端
子電流I4と反転加算信号siqの電流の和に等しい。高イ
ンピーダンス出力端子k7の結果の差電流idは第２端子電
流I5と非反転加算信号siの和と、第２ソース電流I7の差
に等しい。結果として得られる差電流idは入力差電流is
dに全く等しい。その電流は第１好転k1を介して、積分
器ｊとして動作する第１コンデンサclに供給される。

差動増幅器dvの低高インピーダンス出力端子k8が、結
果として得られる差電流idを高速に変化させるために、
通常のPNPトランジスタをＰチャンネル電界効果トラン
ジスタを置換えることが出来、それによって高速なカレ
ントミラー回路の能動負荷として接続出来、高利得を保
障出来る。能動負荷の高インピーダンス出力は、二つの
直列接続NPNエミッタフォロアの入力に接続され、それ
らトランジスタの低インピーダンス出力は出力端子k8に
接続されている。

差動増幅器のトランジスタ対は、二つのNPNトランジ
スタを介して能動負荷に接続され、そのNPNトランジス
タはカスコード接続でベースは互いに結合され、結合点
は第１の固定電位U1に接続さている。第２固定電位U2
は、更に離れた二つのNPNカスコードのトランジスタの
ベースに接続され、それ等トランジスタを通して反転及
び非反転加算信号siq、siは第１高インピーダンス出力
端子k6と第２高インピーダンス出力端子k7にそれぞれ伝
送される。

第11図は同一構成の第１及び第２相互コンダクタンス
段w1、w2の簡単な実施例を示す。それ等は力に差動段を
含み、その入力は第1NPNトランジスタと第2NPNトランジ
スタで構成され、それらトランジスタのエミッタは一つ
に結合され、その結合点は電流源を通り、ネガティブな
供給線−Ｕに接続される。二つの第１トランジスタのベ
ースは第１入力端子e1と第２の入力端子e2にそれぞれ接
続され、第2NPNトランジスタのベースは、低インピーダ
ンスな第１の出力端子k4と低インピーダンスな第２出力
端子k5にそれぞれ接続され、それぞれの端子は第3NPNト
ランジスタのエミッタがエミッタフォロアとして接続さ
れるとによって形成される。

差動増幅器dvの様に、二つの相互コンダクタンス段w
1、w2における必要な高利得は、Ｐチャンネル カレン
トミラー回路が能動負荷として接続されることによっ
て、達成できる。その入力は第1NPNトランジスタのコレ
クタに接続され、その出力は第2NPNトランジスタのコレ
クタと第3NPNトランジスタのベースに接続される。第3N
PNトランジスタのエミッタは従って、低インピーダンス
な第１出力端子k4と低インピーダンスな第２出力端子k5
をそれぞれ形成し、それ等は第１入力端子e1と第２入力
端子e2とそれぞれ同じ電位に接続され、一方高インピー
ダンスな第１及び第２出力端子k6、k7は第3NPNトランジ
スタのコレクタによって形成される。二つのＰチャンネ
ル・トランジルタのソース端子は互いに結合され、その
結合点はポジティブな供給線＋Ｕに接続される。

［発明の効果］ この発明によって、シフトレジスタと状態信号により
更に平均化を行うことは、各状態信号を個別に重み付け
することが出来ので特に有益である。この種の重み付け
によって、有効な信号中のノイズ成分の周波数特性は良
い影響を受け、有効周波数帯域におけるノイズ成分は、
例えばその帯域外の周波数帯域を犠牲ににすれば更に減
らすことが出来る。

【図面の簡単な説明】

第１図は従来のシグマ・デルタ変調器を備えたパルス密
度A/D変換器のブロック図、第２図はこの発明による、
ｎ段シフトレジスタを備えた回路構成の一実施例を示す
ブロック図、第３図はシフトレジスタに依存する状態信
号の重み付けの一例を示す線図、第４図は第２図で示す
回路が、平均化する際のクロック信号のジッタの影響を
減らす方法を説明するための、いくつかの代表的な信号
波形、第５図はPDM信号の立上がり及び立下がりエッジ
の違いが、平均化とどのように干渉するか、又この干渉
を削除する方法を示す図、第６図はシフトレジスタの各
段に相関するゲート回路を備えるマルチフェーズクロッ
ク制御シフトレジスタ段の一実施例のブロック図、第７
図は第６図の構成におけるいくつかの代表的な信号波形
図、第８図はこの発明による回路構成により、外部PDM
信号帰還ループを実現したパルス密度A/D変換器のブロ
ック図、第９図は他のゲート回路の実施例を示す概略
図、第10図は第９図のゲート回路のいくつかの代表的な
信号波形図、第11図はアナログ入力と加算信号から積分
される差動信号を発生する相互コンダクタンス増幅器の
概略回路図である。 sr……シフトレジスタ、tp……ローパスフィルタ、k3…
…加算器、mf……マスタ フリップフロップ、sf……ス
レーブ フリップフロップ、g.gs……ゲート回路、df…
…Ｄフリップフロップ、dt……遅延回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベルナー・ライヒ ドイツ連邦共和国、デー‐7830 エメン デインゲン、クライストシュトラーセ ２アー (72)発明者 ウルリヒ・テウス ドイツ連邦共和国、デー‐7803グンデル フィンゲン、シェーンベルクシュトラー セ ５ベー (56)参考文献 特開 昭62−502091（ＪＰ，Ａ) ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖ ｏｌ．10 Ｎｏ．４，Ｓｅｐｔｅｎｂｅ ｒ 1967．第370頁

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】パルス密度D/A又はA/D変換時の信号を平均
   化する回路であって、 信号入力（zs）にはパルス密度変調信号（＝PDM信号）
   （pm）が供給され、クロック入力にはクロック信号（c
   l;cl,clq;cl′）が供給されるｎ段シフトレジスタ（s
   r）と、 ｎシフトレジスタ段（sr…;mf,sf）の各段に割り付けら
   れ前記ｎシフトレジスタ段の各ロジック状態に依存する
   ｎ状態信号（i4…;ii′…;i8…;i8d）が供給される加算
   器（k3）、及び 入力が前記加算器（k3）の出力に接続され、平均化信号
   （pa）をその出力に発生するローパスフィルタ（tp）を
   具備し、 前記ｎ状態信号（i4…;ii′…;i8…;i8d）は、前記加算
   器（k3）に各々１つのゲート回路（g;g,gs）を介して信
   号パルスとして供給され、前記ゲートのオン時間（g1,g
   2）は対応するシフトレジスタ段（sr…;mf,sf）出力の
   安定した期間に存在し、及び前記オン時間は互いに等し
   いことを特徴とする信号平均化回路。
2. 【請求項２】前記ローパスフィルタ（tp）は１次の積分
   器（ｊ）又は、同様に動作する１次のローパスフィルタ
   で構成され、 出力が前記直列入力（zs）に接続され、入力が前記積分
   器（ｊ）の出力に接続されたシグマ・デルタ変調器（s
   d）と、 前記加算器（k3）の加算信号（i4s;i6s;i8s;si,siq）と
   共に前記積分器（ｊ）の入力に供給されアナログ入力信
   号（ｓ）から得られる中間信号（il）とを含み、 前記加算信号（i4s;i6s;i8s;si,siq）の平均値は、PDMA
   /D変換器（wa）出力の大きさと極性を適切に選択するこ
   とにより、前記中間信号（il）の平均値と同じ大きさ
   で、逆極性に設定されることを特徴とする請求項１記載
   の信号平均化回路。
3. 【請求項３】平均値が一定の付加信号（iz）が前記ロー
   パス・フィルタ（tp）の入力に供給されることを特徴と
   する請求項１又は２記載の信号平均化回路。
4. 【請求項４】前記状態信号（i4...;ii′...;i8...;i8
   d）が一様に重み付けされたことを特徴とする請求項１
   乃至３のいずれかに記載の信号平均化回路。
5. 【請求項５】同じ状態にあるｎ状態信号（i4...;i
   i′...;i8...;i8d）の算術的意味が、同じ重み付けの状
   態信号の値に等しくなるように、状態信号に対して異な
   る値で重み付けをしたことを特徴とする請求項１乃至３
   項のいずれかに記載の信号平均化回路。
6. 【請求項６】ｎ状態信号（i4...;ii′...;i8...;i8d）
   の重み付け特性は、中間の一つ又は、中間の二つの状態
   信号に対して対称にかつ線形に上昇し、降下することを
   特徴とする請求項５記載の信号平均化回路。
7. 【請求項７】前記ｎ段シフトレジスタは、遅延回路（d
   t）でクロック周期の数分の一だけ遅延された後、各シ
   フトレジスタ段（mf,sf）に供給される多相クロック信
   号（cl..clq）によって動作し、前記多相クロック信号
   （cl,clq）はゲート信号として動作することを特徴とす
   る請求項１乃至６記載の信号平均化回路。
8. 【請求項８】前記ゲート回路（g;g,gs）がON状態の時、
   ｎ状態信号（i4...;ii′...;i8...;i8d）が各シフトレ
   ジスタ段（sr...;mf,sf）の第１状態でポジティブな値
   を取り又、各シフトレジスタ段の第２状態で同じネガデ
   ィブの値を取り、又前記ゲート回路（g;g,gs）がOFFの
   状態の時、それぞれのｎ状態信号が値０を取ることを特
   徴とする請求項７記載の信号平均化回路。
9. 【請求項９】アナログ入力信号（ｓ）から中間信号（i
   l）を発生する第１相互コンダクタンス増幅器（trl）と
   ／又は積分器（ｊ）の出力信号からシグマ・デルタ変調
   器（sd）の入力信号を発生する第２相互コンダクタンス
   増幅器（tr2）を具備することを特徴とする請求項８記
   載の信号平均化回路。
10. 【請求項１０】第１相互コンダクタンス増幅器（trl）
    は、第１端子電流（I4）と第２端子電流（I5）をそれぞ
    れ、第１高インピーダンス出力端子（k6）と第２高イン
    ピーダンス出力端子（k7）を介して供給し、 前記第１及び第２高インピーダンス出力端子（k6、k7）
    はシフトレジスタ段の反転出力（Q1q...Q8q）と非反転
    出力（Q1...Q8）の状態にそれぞれ依存する、反転加算
    信号（siq）及び非反転加算信号（si）の電流が流れ、 前記第１及び第２高インピーダンス出力端子（k6、k7）
    は各々、差動増幅器（dv）の反転及び非反転入力と、同
    じ抵抗値の第１電流源抵抗（R3）と第２電流源抵抗（R
    4）に接続され、これら抵抗（R3,R4）の他方の端子は差
    動増幅器（dv）の低インピーダンス出力端子（k8）に接
    続され、 前記第２高インビーダンス出力端子（k7）は結果として
    生じる差電流（id）を供給するために積分器（ｊ）の入
    力に結合されていることを特徴とする請求項９記載の信
    号平均化回路。