JP3433655B2 - 波形整形装置およびσδ型d/a変換装置 - Google Patents
波形整形装置およびσδ型d/a変換装置Info
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Description
補正して高精度なアナログ出力を得るのに好適な波形整
形装置およびΣΔ型D/A変換器に関する。
と、サンプリング周波数が高いほど広い帯域に量子化雑
音が分散して、各ノイズスペクトルレベルが低下し、結
果として、信号周波数帯域のS/Nが向上する。ΣΔ型
D/A変換器では、通常のオーバーサンプリングととも
に、ノイズシェーピングという技術を組み合わせる。こ
のノイズシェーピングでは、量子化雑音を、ホワイトノ
イズから、低域で低く高域で高いノイズにシェーピング
することにより、可聴周波数帯域のノイズレベルを大幅
に低減することが行われる。
は、その後段にローパスフィルタを設けて、基本波周波
数帯域より高い周波数成分を除去している。このローパ
スフィルタをLSIに内蔵させる場合には、クロックジ
ッタの影響を避けるため、ローパスフィルタをスイッチ
ト・キャパシタ回路で構成していた。また、ΣΔ型A/
D変換器もスイッチト・キャパシタ回路で構成してい
た。
・キャパシタ回路では、コンデンサに供給する電流をス
イッチングすることによって、コンデンサを等価的に抵
抗として用いる。このため、スイッチト・キャパシタ回
路をLSIに内蔵する場合には、LSIの内部にコンデ
ンサを形成する必要がある。この場合、コンデンサは、
PN接合を逆バイアスすることや2層のポリシリコン
間、ポリシリコンとメタル間の容量で構成され、その容
量は面積に依存する。したがって、LSIにスイッチト
・キャパシタ回路を内蔵すると、コンデンサの占める面
積が大きく、チップサイズの縮小化、高密度集積化が困
難になる。
ッチト・キャパシタ回路を使用しないで、波形整形回路
やローパスフィルタとしてアクティブフィルタをLSI
に内蔵しようとする場合には、ジッタを持った内部クロ
ックにより波形整形を行わなければならないため、1ビ
ットパルス幅がばらつき、ノイズまたは波形歪の原因と
なっていた。このため、LSIにΣΔ型D/A変換器を
内蔵すること自体が困難であった。このため、ΣΔ変調
器までをLSIに内蔵し、LSIの外部でジッタの少な
いクロックを用いてΣΔ変調器の出力パルスを波形整形
し、その後、アクティブフィルタ等でフィルタリングす
るのが一般的である。この場合には、LSIの他に外部
回路が必要となるため、装置が大型化し、また、コスト
が増加するといった問題がある。
ものであり、さほど面積をとらずにLSIに内蔵可能
で、高精度のアナログ特性を有する波形整形装置および
ΣΔ型D/A変換器を提供することを目的とする。
め、請求項1に記載の発明にあっては、ΣΔ変調された
1ビットデータ信号を波形整形して出力データ信号を出
力する波形整形装置において、予め定められた検出デー
タを整形用のクロックにより波形整形して、整形済検出
データとして生成するとともに、誤差信号に応じて、当
該整形済検出データの振幅を調整する第1の波形整形部
と、前記整形済検出データから前記クロックのジッタを
検出し、当該検出量に応じた信号を、前記誤差信号とし
て出力する誤差信号生成部と、前記1ビットデータ信号
を前記クロックにより波形整形して、前記出力データ信
号を生成するとともに、前記誤差信号に応じて、前記出
力データ信号の振幅を調整する第2の波形整形部とを備
えたことを特徴とする。
ΣΔ変調された1ビットデータ信号を波形整形して出力
データ信号を出力する波形整形装置において、前記1ビ
ットデータ信号を生成するのに用いられるクロックのジ
ッタを誤差信号として検出するクロックジッタ検出部
と、前記1ビットデータ信号を前記クロックを用いて波
形整形するとともに、検出された前記誤差信号に応じ
て、前記出力データ信号の振幅を調整する振幅調整部と
を備え、前記クロックジッタ検出部は、一定のビットパ
ターンを繰り返す検出データを入力し、この検出データ
と前記クロックとの論理積を出力する論理積回路と、前
記論理積回路の出力信号の高域周波数成分を除去するロ
ーパスフィルタと、前記ローパスフィルタの出力信号と
予め定められた基準電圧とを比較して、前記誤差信号を
生成する比較回路とを備えたことを特徴とする。また、
請求項3に記載の発明にあっては、請求項2に記載の波
形整形装置を備えたΣΔ型D/A変換装置であって、入
力データにΣΔ変調を施して、前記1ビットデータ信号
に変換するΣΔ変調器と、前記出力データ信号を積分し
てアナログ信号に変換するフィルタとを備えたことを特
徴とする。
入力データにΣΔ変調を施して、1ビットデータ信号に
変換するΣΔ変調器と、前記1ビットデータ信号を生成
するのに用いられるクロックのジッタを誤差信号として
検出するクロックジッタ検出部と、前記1ビットデータ
信号を前記クロックを用いて波形整形するとともに、検
出された前記誤差信号に応じて、前記出力データ信号の
振幅を調整する振幅調整部と、前記出力データ信号を積
分してアナログ信号に変換するフィルタとを備えたこと
を特徴とする。
を用いたΣΔ型D/A変換装置の一実施形態について説
明する。 1−1:機能構成 図1は、本実施形態に係わるΣΔ型D/A変換装置の機
能ブロック図である。図において、1はΣΔ変調器であ
って、図示せぬデジタル処理装置から供給される多ビッ
トの入力データDin対してΣΔ変調を施して、入力デー
タDinを1ビットのパルスデータに変換する。
ックCKのジッタを誤差信号GSとして検出する。クロ
ックジッタ検出部3は、波形整形部31、ローパスフィ
ルタ32、比較回路33、および出力バッファ34から
構成される。まず、波形整形部31は、クロックCKに
基づいて、検出データDbに波形整形を施して整形済検
出データ信号Db'を生成する。この際、波形整形部31
は、整形済検出データ信号Db'の振幅を、誤差信号GS
によって調整するようになっている。なお、検出データ
Dbは任意の値にして良いが、この例ではジッタを含ん
だクロックCKをそのまま通過させるようにオール1の
ビットパターンが入力されている。
出データ信号Db'の高域周波数成分を除去して、出力信
号を生成する。このため、ローパスフィルタ32のカッ
トオフ周波数は、検出データ信号Dbのビットパターン
を考慮して、その基本波成分が十分抑圧されるように設
定される。これにより、ローパスフィルタ32の出力信
号は、整形済検出データ信号Db'の波形の面積を表すも
のとなる。
途入力される基準電圧Vrとを比較して誤差信号GSを
生成する。基準電圧Vrの値は、検出データ信号Dbの
ビットパターンによって定まる固定値である。この場
合、基準電圧Vrの値は、クロックCKにジッタが無か
ったとした場合の、ローパスフィルタ32の出力信号の
値と一致するように設定する。仮に、クロックCKにジ
ッタがあるならば、1パルスに対応する整形済検出デー
タ信号Db'の面積が、ジッタの影響を受けて、増加ある
いは減少する。したがって、ローパスフィルタ32の出
力信号と基準電圧Vrとを比較することによって、クロ
ックCKのジッタが検知される。
からの誤差信号GSをローインピーダンスに変換して、
波形整形部31に出力する。こうして生成された誤差信
号GSに基づいて、波形整形部31は、整形済検出デー
タ信号Db'の面積が、クロックCKにジッタがないとし
た場合の面積と一致するように、整形済検出データ信号
Db'の振幅値を調整する。したがって、クロックCKの
ジッタによって、整形済検出データ信号Db'のパルス幅
が正規の幅より広い場合には、その振幅値は減少するよ
うに調整される。一方、整形済検出データ信号Db'のパ
ルス幅が正規の幅より狭い場合には、その振幅値が増加
するように調整される。
形整形部であって、出力バッファ34から供給される誤
差信号GSに基づいて1ビットデータDaの振幅を調整
して、補正済1ビットデータ信号Da'を生成する。ここ
で、誤差信号GSは、クロックCKのジッタを表してい
るから、上述した波形整形部31と同様に1ビットデー
タ信号Daの振幅を調整することによって、その各パル
スの面積を一定とすることができる。
補正済1ビットデータ信号Da'の高域周波数成分を除去
して、アナログ出力信号Soutを生成する。上述したよ
うに補正済1ビットデータ信号Da'の各パルスの面積
は、一定となるように補正されているので、たとえ、ク
ロックジッタに起因した時間的なゆらぎが1ビットデー
タ信号Daにあったとしても、アクティブフィルタ5で
補正済1ビットデータ信号Da'が積分されるから、アナ
ログ出力信号Soutを高い精度で生成することができ
る。
タを検出して、そのジッタ量に応じて波形整形部4で1
ビットデータDaを補正することができるので、高精度
なクロックを別途用意して、波形整形を行う必要がなく
なる。この結果、ΣΔ型変調器1からアクティブフィル
タ5までの各構成部分をLSIに内蔵することが可能と
なる。
例を説明する。図2は、本実施形態に係わるΣΔ型D/
A変換装置の回路構成を示す回路図である。なお、上述
した図1と同一の構成部分には同一の符号を付す。図に
示すように、波形整形部31は、アンド回路311とバ
ッファ312から構成される。アンド回路311は、検
出データDbとクロックCKとの論理積を出力する。こ
の例では、検出データDbとしてオール1のビットパタ
ーンが入力されているので、クロックCKが、アンド回
路311の伝達特性に応じて出力される。
ァ312に供給されると、当該出力データを、ローレベ
ルがグランド、ハイレベルが電源Vddとなる整形済検出
データ信号Db'として生成出力する。したがって、整形
済検出データ信号Db'の振幅は、電源Vddの値に応じ
て、調整される。
C2およびオペアンプ321によって、上述したローパ
スフィルタ32が構成される。例えば、入力データDin
が音声帯域のデータであり、クロック周波数が6MHz
であるならば、ローパスフィルタ32のカットオフ周波
数は数百KHzに設定することが望ましい。また、オペ
アンプ321において、その正入力端子には基準電圧V
rが供給され、負入力端子にはローパスフィルタの出力
信号が供給される。このため、ローパスフィルタの出力
信号は基準電圧Vrと比較され、比較結果が誤差信号G
Sとして出力される。この意味において、オペアンプ3
21は、上述した比較回路33として機能する。さら
に、オペアンプ321の出力インピーダンスは、ローイ
ンピーダンスになっているので、オペアンプ321は出
力バッファ34として機能する。
バッファ42から構成される。アンド回路41は、1ビ
ットデータDaとクロックCKとの論理積を出力する。
ここで、1ビットデータDaとクロックCKの位相関係
は、1ビットデータDaのハイレベル期間中にクロック
CKのハイレベル期間が入るようになっている。アンド
回路41はアンド回路311と同一構成となっている。
また、バッファ42もバッファ312と同一構成となっ
ている。
のパルス幅がジッタによって変動しても、整形済検出デ
ータ信号Db'の各パルスの面積が一定になるようにバッ
ファ312の電源Vddにフィードバックされている。ま
た、バッファ42の電源Vddにも、誤差信号GSが供給
されるので、そこから出力される補正済1ビットデータ
信号Da'は、誤差信号GSの値に応じて振幅が調整され
る。このため、補正済1ビットデータ信号Da'の各パル
スは、それらの面積が一定になる。これにより、クロッ
クCKのジッタを補正した補正済1ビットデータ信号D
a'を生成することができ、補正済1ビットデータ信号D
a'の高域周波数成分を減衰させることによって、高精度
なアナログ出力信号Soutが生成される。
る。図3は、この装置のクロックジッタ検出部3の動作
を示すタイミングチャートである。
らば、そのデータ波形は、図3(a)に示すように、常
にハイレベルHとなる。一方、クロックCKの波形が、
図3(b)に示すものであるならば、アンド回路311
の出力データの波形は、図3(c)に示すように、クロ
ックCKの波形とほぼ一致する。
Kにジッタが発生して、そのデューティ比が38%から
次第に62%へ変化したものとする。図3(d)は、こ
の変化の様子を示したものである。例えば、クロックC
Kのデューティ比が38%であると、アンド回路311
の出力データのデューティ比も38%となる。この出力
データがバッファ312に供給されると、誤差信号GS
によって振幅が調整され、整形済検出データDb'が生成
される。
したものであり、左側がアンド回路311の出力データ
であり、右側が整形済検出データ信号Db'である。クロ
ックCKにジッタがないとした場合の波形を、整形済検
出データ信号Db'中に点線で示す。
Db'のパルス幅は、アンド回路311の出力データのパ
ルス幅と、一致する。一方、整形済検出データ信号Db'
の振幅は、誤差信号GSによって調整される。この例に
あっては、出力データのデューティ比は38%であり、
クロックCKにジッタがないとした場合のデューティ比
50%と比較して、パルス幅が狭くなっている。このた
め、ジッタによって減少したパルス幅を補うように振幅
の調整が行われる。具体的には、図に示す領域の面積S
と面積S’が等しくなるように振幅の調整がなされる。
この結果、クロックCKのデューティ比が38%から6
2%へ変化した場合、誤差信号GSは、図3(f)に示
すものとなる。
的に説明する。ここで、図4(a)の実線は、ジッタを
有するクロックCKの波形であり、また、そこに点線で
示した部分は、ジッタが無かったとした場合のクロック
CKの波形である。ここで、1ビットデータDaが、図
4(b)に示すものであるとすれば、アンド回路41の
出力データの波形は、図4(c)に示すものとなる。
12と同様に誤差信号GSに基づいて、各パルスの面積
が等しくなるように振幅を調整するから、補正済1ビッ
トデータDa'は、図4(d)に示すものとなる。この場
合、図4(a)に示す各斜線領域の面積S1,S2は、
図4(d)に示す各斜線領域の面積S1’,S2’と各
々一致する。したがって、クロックCKのジッタによっ
て、波形整形後のデータ(アンド回路41の出力デー
タ)のパルス幅が一定にならない場合であっても、各パ
ルスの面積を等しくすることができる。
を使用しなくても、クロックジッタの影響を受けること
なく、D/A変換のアナログ特性を高い精度にすること
ができる。また、ジッタの少ないクロックを別途生成
し、これを用いて波形整形する必要がないので、特別な
クロック発生回路を不要でき、さらにΣΔ型D/A変換
器をLSIの内部に容易に取り込むことができる。
ックCKのジッタを求めるために、検出データDbとク
ロックCKの論理積をアンド回路311で算出するよう
にしたが、本発明はこれに限定されるものではなく、バ
ッファ312の入力に、クロックCKを直接入力するよ
うにしてもよい。ただし、波形整形部4と同一構成の回
路を使用して、ジッタを検出する本実施例の方が、正確
にジッタを検出できる。
項によれば、簡易な構成で、D/A変換のアナログ特性
を高い精度にすることができ、さらに、ΣΔ型D/A変
換装置のLSI化を容易に行うことが可能となる。
用いたΣΔ型D/A変換装置の機能ブロック図である。
回路図である。
動作を示すタイミングチャートである。
タイミングチャートである。
ク、GS…誤差信号、Vr…基準電圧、3…クロックジ
ッタ検出部、4…波形整形部、32…ローパスフィル
タ、311…アンド回路(論理積回路)。
Claims (4)
- 【請求項1】 ΣΔ変調された1ビットデータ信号を波
形整形して出力データ信号を出力する波形整形装置にお
いて、予め定められた検出データを整形用のクロックにより波
形整形して、整形済検出データとして生成するととも
に、誤差信号に応じて、当該整形済検出データの振幅を
調整する第1の波形整形部と、 前記整形済検出データから前記クロックのジッタを検出
し、当該検出量に応じた信号を、前記誤差信号として出
力する誤差信号生成部と、 前記1ビットデータ信号を前記クロックにより波形整形
して、前記出力データ信号を生成するとともに、前記誤
差信号に応じて、前記出力データ信号の振幅を調整する
第2の波形整形部とを備えたことを特徴とする波形整形
装置。 - 【請求項2】 ΣΔ変調された1ビットデータ信号を波
形整形して出力データ信号を出力する波形整形装置にお
いて、 前記1ビットデータ信号を生成するのに用いられるクロ
ックのジッタを誤差信号として検出するクロックジッタ
検出部と、 前記1ビットデータ信号を前記クロックを用いて波形整
形するとともに、検出された前記誤差信号に応じて、前
記出力データ信号の振幅を調整する振幅調整部とを備
え、 前記クロックジッタ検出部は、 一定のビットパターンを繰り返す検出データを入力し、
この検出データと前記クロックとの論理積を出力する論
理積回路と、 前記論理積回路の出力信号の高域周波数成分を除去する
ローパスフィルタと、 前記ローパスフィルタの出力信号と予め定められた基準
電圧とを比較して、前記誤差信号を生成する比較回路と
を備えたことを特徴とする波形整形装置。 - 【請求項3】 請求項2に記載された波形整形装置を備
えたΣΔ型D/A変換装置であって、 入力データにΣΔ変調を施して、前記1ビットデータ信
号に変換するΣΔ変調器と、 前記出力データ信号を積分してアナログ信号に変換する
フィルタと を備えたことを特徴とするΣΔ型D/A変換
装置。 - 【請求項4】 入力データにΣΔ変調を施して、1ビッ
トデータ信号に変換するΣΔ変調器と、 前記1ビットデータ信号を生成するのに用いられるクロ
ックのジッタを誤差信号として検出するクロックジッタ
検出部と、 前記1ビットデータ信号を前記クロックを用いて波形整
形するとともに、検出された前記誤差信号に応じて、前
記出力データ信号の振幅を調整する振幅調整部と、 前記出力データ信号を積分してアナログ信号に変換する
フィルタと を備えたことを特徴とするΣΔ型D/A変換
装置。
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