JP2547902B2 - シグマデルタ型ｄ／ａ変換器システム - Google Patents
シグマデルタ型ｄ／ａ変換器システムInfo
- Publication number
- JP2547902B2 JP2547902B2 JP3089012A JP8901291A JP2547902B2 JP 2547902 B2 JP2547902 B2 JP 2547902B2 JP 3089012 A JP3089012 A JP 3089012A JP 8901291 A JP8901291 A JP 8901291A JP 2547902 B2 JP2547902 B2 JP 2547902B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- signal
- sigma
- output
- delta
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 3
- 241000723353 Chrysanthemum Species 0.000 claims 1
- 235000005633 Chrysanthemum balsamita Nutrition 0.000 claims 1
- 238000005070 sampling Methods 0.000 description 19
- 238000013139 quantization Methods 0.000 description 15
- 238000006243 chemical reaction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000001010 compromised effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/35—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement using redundancy
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、信号周波数に比べて非
常に高い周波数で変換動作を行い、高いＳ／Ｎ値を得
る、オ−バ−サンプリング型Ｄ／Ａ変換器のうち、ディ
ジタル・シグマデルタ変換器を用いたシグマデルタ型Ｄ
／Ａ変換器（以下、ΣΔ型Ｄ／Ａ変換器という。）の改
良に関する。
常に高い周波数で変換動作を行い、高いＳ／Ｎ値を得
る、オ−バ−サンプリング型Ｄ／Ａ変換器のうち、ディ
ジタル・シグマデルタ変換器を用いたシグマデルタ型Ｄ
／Ａ変換器（以下、ΣΔ型Ｄ／Ａ変換器という。）の改
良に関する。
【０００２】
【従来の技術】従来、アナログ信号をディジタルデ−タ
に符号化する場合、Ｄ／Ａ変換器のサンプリング周波数
ｆS を信号周波数帯域ｆB の２倍以上に設定すれば、該
アナログ信号の情報が損なわれないことは、ナイキスト
の定理が知らせるところである。そこで、一般的なＤ／
Ａ変換器のサンプリング周波数ｆS は、信号周波数帯域
ｆB の２．２〜２．４倍に設定されているのが普通であ
る。
に符号化する場合、Ｄ／Ａ変換器のサンプリング周波数
ｆS を信号周波数帯域ｆB の２倍以上に設定すれば、該
アナログ信号の情報が損なわれないことは、ナイキスト
の定理が知らせるところである。そこで、一般的なＤ／
Ａ変換器のサンプリング周波数ｆS は、信号周波数帯域
ｆB の２．２〜２．４倍に設定されているのが普通であ
る。
【０００３】これに対し、近年では、サンプリング周波
数ｆS を信号周波数帯域ｆB に比べて十分に高く設定
し、これにより変換精度を高めた、オ−バ−サンプリン
グ型Ｄ／Ａ変換器が開発され、実用化されている。この
オ−バ−サンプリング型Ｄ／Ａ変換器のＳ／Ｎ値の最大
値Ｓ／ＮMAX は、ビット数（分解能）をｎとすると、次
式（１）で表すことができる。
数ｆS を信号周波数帯域ｆB に比べて十分に高く設定
し、これにより変換精度を高めた、オ−バ−サンプリン
グ型Ｄ／Ａ変換器が開発され、実用化されている。この
オ−バ−サンプリング型Ｄ／Ａ変換器のＳ／Ｎ値の最大
値Ｓ／ＮMAX は、ビット数（分解能）をｎとすると、次
式（１）で表すことができる。
【０００４】 Ｓ／ＮMAX ＝（３／２）・２2n・（ｆS ／２ｆB ） …（１） つまり、上記（１）式からわかるように、Ｓ／Ｎ
MAX は、サンプリング周波数ｆS に比例するため、サン
プリング周波数ｆS を高く設定すればする程、変換精度
を高めることができる。ところが、サンプリング周波数
ｆS を２倍にしても、Ｓ／Ｎ値は３ｄＢにしか改善され
ないが、ビット数ｎを１ビット増やせば、Ｓ／Ｎ値は６
ｄＢに改善されるため効率が良くない。そこで、サンプ
リング周波数ｆS を余り高くしなくとも、Ｓ／Ｎ値を十
分に大きくできるようなオ−バ−サンプリング型Ｄ／Ａ
変換器の改良型が数多く開発されている。
MAX は、サンプリング周波数ｆS に比例するため、サン
プリング周波数ｆS を高く設定すればする程、変換精度
を高めることができる。ところが、サンプリング周波数
ｆS を２倍にしても、Ｓ／Ｎ値は３ｄＢにしか改善され
ないが、ビット数ｎを１ビット増やせば、Ｓ／Ｎ値は６
ｄＢに改善されるため効率が良くない。そこで、サンプ
リング周波数ｆS を余り高くしなくとも、Ｓ／Ｎ値を十
分に大きくできるようなオ−バ−サンプリング型Ｄ／Ａ
変換器の改良型が数多く開発されている。
【０００５】その中の一つにいわゆるシグマデルタ変調
器（以下、ΣΔ変調器という。）を用いたΣΔ型Ｄ／Ａ
変換器が知られている。図８は、一次のΣΔ変調器を用
いたΣΔ型Ｄ／Ａ変換器を示している。図８において、
１１はΣΔ変調器を、２１はＤ／Ａ変換回路をそれぞれ
示している。また、Ｘ（ｚ）は入力信号のｚ変換を、Ｙ
（ｚ）は出力信号のｚ変換を、Ｅ（ｚ）は量子化誤差の
ｚ変換をそれぞれ表している。
器（以下、ΣΔ変調器という。）を用いたΣΔ型Ｄ／Ａ
変換器が知られている。図８は、一次のΣΔ変調器を用
いたΣΔ型Ｄ／Ａ変換器を示している。図８において、
１１はΣΔ変調器を、２１はＤ／Ａ変換回路をそれぞれ
示している。また、Ｘ（ｚ）は入力信号のｚ変換を、Ｙ
（ｚ）は出力信号のｚ変換を、Ｅ（ｚ）は量子化誤差の
ｚ変換をそれぞれ表している。
【０００６】図８に示すΣΔ型Ｄ／Ａ変換器は、以下に
示すような動作を行う。まず、入力信号（ディジタル信
号）Ｘ（ｚ）が減算器１３に入力される。減算器１３の
出力信号は、積分回路１４に入力される。積分回路１４
は、加算器１５および１クロック遅延回路１６により構
成されている。積分回路１４の出力信号は、量子化器１
７に入力される。また、量子化器１７により積分回路１
４の出力信号が量子化されると、量子化誤差Ｅ（ｚ）が
生じる。量子化器１７の出力信号Ｙ（ｚ）は、１クロッ
ク遅延回路１８を介して、帰還信号として減算器１３に
入力される。また、量子化器１７の出力信号Ｙ（ｚ）
は、Ｄ／Ａ変換回路２１に入力され、ディジタル信号が
アナログ信号に変換される。
示すような動作を行う。まず、入力信号（ディジタル信
号）Ｘ（ｚ）が減算器１３に入力される。減算器１３の
出力信号は、積分回路１４に入力される。積分回路１４
は、加算器１５および１クロック遅延回路１６により構
成されている。積分回路１４の出力信号は、量子化器１
７に入力される。また、量子化器１７により積分回路１
４の出力信号が量子化されると、量子化誤差Ｅ（ｚ）が
生じる。量子化器１７の出力信号Ｙ（ｚ）は、１クロッ
ク遅延回路１８を介して、帰還信号として減算器１３に
入力される。また、量子化器１７の出力信号Ｙ（ｚ）
は、Ｄ／Ａ変換回路２１に入力され、ディジタル信号が
アナログ信号に変換される。
【０００７】上記ΣΔ型Ｄ／Ａ変換器においては、次式
（２）に示す関係が成立する。
（２）に示す関係が成立する。
【０００８】 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）・Ｅ（ｚ） …（２） ここで、量子化誤差Ｅ（ｚ）は、通常、入力信号Ｘ
（ｚ）とは無相関であり、周波数特性もフラットである
と考えられている。この結果、上記ΣΔ型Ｄ／Ａ変換器
の雑音周波数特性は、当該変換器のクロックの周期をＴ
とすれば、次式（３）で表すことができる。
（ｚ）とは無相関であり、周波数特性もフラットである
と考えられている。この結果、上記ΣΔ型Ｄ／Ａ変換器
の雑音周波数特性は、当該変換器のクロックの周期をＴ
とすれば、次式（３）で表すことができる。
【０００９】 （１−ｅｊωＴ）＝ｊωＴ …（３） 但し、ωは角周波数であり、ωＴ＜＜１とする。
【００１０】つまり、サンプリング周波数ｆS に比べて
信号周波数帯域ｆB を十分に低くすれば、雑音のパワ−
はサンプリング周波数（ｆS ）2 に比例するため、サン
プリング周波数ｆS を２倍にするごとに、信号周波数帯
域ｆB でのＳ／Ｎ値は９ｄＢ改善される。
信号周波数帯域ｆB を十分に低くすれば、雑音のパワ−
はサンプリング周波数（ｆS ）2 に比例するため、サン
プリング周波数ｆS を２倍にするごとに、信号周波数帯
域ｆB でのＳ／Ｎ値は９ｄＢ改善される。
【００１１】図９は、高次のΣΔ変調器を用いたΣΔ型
Ｄ／Ａ変換器を示している。このＤ／Ａ変換器は、ｍ段
の積分回路１９を有し、次式（４）で示すような伝達特
性を持っている。
Ｄ／Ａ変換器を示している。このＤ／Ａ変換器は、ｍ段
の積分回路１９を有し、次式（４）で示すような伝達特
性を持っている。
【００１２】 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）m ・Ｅ（ｚ） …（４） 但し、ｍは次数である。
【００１３】上記高次のΣΔ変調器を用いたΣΔ型Ｄ／
Ａ変換器では、サンプリング周波数ｆS を２倍にするご
とに、信号周波数帯域ｆB でのＳ／Ｎ値は３×（２ｍ＋
１）ｄＢ改善される。
Ａ変換器では、サンプリング周波数ｆS を２倍にするご
とに、信号周波数帯域ｆB でのＳ／Ｎ値は３×（２ｍ＋
１）ｄＢ改善される。
【００１４】図１０は、図９に示す高次のΣΔ変調器を
用いたΣΔ型Ｄ／Ａ変換器と全く等価であるΣΔ型Ｄ／
Ａ変換器である。図１０において、２０はフィルタ回路
を示している。このΣΔ型Ｄ／Ａ変換器の伝達関数Ｈ
（ｚ）を次式（５）に示すようにすれば、ｍ次のΣΔ型
Ｄ／Ａ変換器が構成される。
用いたΣΔ型Ｄ／Ａ変換器と全く等価であるΣΔ型Ｄ／
Ａ変換器である。図１０において、２０はフィルタ回路
を示している。このΣΔ型Ｄ／Ａ変換器の伝達関数Ｈ
（ｚ）を次式（５）に示すようにすれば、ｍ次のΣΔ型
Ｄ／Ａ変換器が構成される。
【００１５】 Ｈ（ｚ）＝１−（１−ｚ-1）ｍ …（５） 図８〜図１０に示すようなΣΔ型Ｄ／Ａ変換器では、性
能を向上させるためには、サンプリングレ−トを上げ
る、またはΣΔ変調器の次数を上げる、といういずれか
の処置を行わなければならない。しかしながら、サンプ
リングレ−トが所定値以上になると、Ｄ／Ａ変換回路の
変換速度が当該サンプリングレ−トに対応できなくな
り、性能が劣化するという欠点がある。また、ΣΔ変調
器の次数を上げると、安定度が低下し、リミッタで出力
振幅を制御する必要が生じるため、性能の改善が図れな
いという欠点がある。
能を向上させるためには、サンプリングレ−トを上げ
る、またはΣΔ変調器の次数を上げる、といういずれか
の処置を行わなければならない。しかしながら、サンプ
リングレ−トが所定値以上になると、Ｄ／Ａ変換回路の
変換速度が当該サンプリングレ−トに対応できなくな
り、性能が劣化するという欠点がある。また、ΣΔ変調
器の次数を上げると、安定度が低下し、リミッタで出力
振幅を制御する必要が生じるため、性能の改善が図れな
いという欠点がある。
【００１６】
【発明が解決しようとする課題】このように、従来は、
ΣΔ型Ｄ／Ａ変換器の性能を向上させるため、サンプリ
ングレ−トを上げると、Ｄ／Ａ変換回路の変換速度が当
該サンプリングレ−トに対応できなくなり、性能が劣化
するという欠点があった。また、ΣΔ変調器の次数を上
げると、安定度が低下し、リミッタで出力振幅を制御す
る必要が生じ、性能の改善が図れないという欠点があっ
た。
ΣΔ型Ｄ／Ａ変換器の性能を向上させるため、サンプリ
ングレ−トを上げると、Ｄ／Ａ変換回路の変換速度が当
該サンプリングレ−トに対応できなくなり、性能が劣化
するという欠点があった。また、ΣΔ変調器の次数を上
げると、安定度が低下し、リミッタで出力振幅を制御す
る必要が生じ、性能の改善が図れないという欠点があっ
た。
【００１７】本発明は、上記欠点を解決すべくなされた
ものであり、ΣΔ変調器を用いたΣΔ型Ｄ／Ａ変換器に
おいて、サンプリングレ−トを上げること、およびΣΔ
変調器の次数を上げることなしに、その性能を向上させ
ることができるΣΔ型Ｄ／Ａ変換器システムを提供する
ことを目的とする。
ものであり、ΣΔ変調器を用いたΣΔ型Ｄ／Ａ変換器に
おいて、サンプリングレ−トを上げること、およびΣΔ
変調器の次数を上げることなしに、その性能を向上させ
ることができるΣΔ型Ｄ／Ａ変換器システムを提供する
ことを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のΣΔ型Ｄ／Ａ変換器システムは、複数の同
一のディジタル信号にそれぞれ異なる直流オフセットを
加算する手段と、前記直流オフセットが加算された前記
複数のディジタル信号を複数のアナログ信号に変換する
複数のΣΔ型Ｄ／Ａ変換器と、変換された前記複数のア
ナログ信号を加算して出力する出力手段とを備えてい
る。
に、本発明のΣΔ型Ｄ／Ａ変換器システムは、複数の同
一のディジタル信号にそれぞれ異なる直流オフセットを
加算する手段と、前記直流オフセットが加算された前記
複数のディジタル信号を複数のアナログ信号に変換する
複数のΣΔ型Ｄ／Ａ変換器と、変換された前記複数のア
ナログ信号を加算して出力する出力手段とを備えてい
る。
【００１９】
【作用】上記構成によれば、同一の複数のディジタル信
号には、それぞれ異なる直流オフセットが加算され、こ
の後、ΣΔ型Ｄ／Ａ変換器により前記複数のディジタル
信号を複数のアナログ信号に変換している。また、前記
複数のアナログ信号を加算した後、出力している。この
ため、サンプリングレ−トを上げること、およびΣΔ変
調器の次数を上げることなしに、その性能を向上させる
ことができる。
号には、それぞれ異なる直流オフセットが加算され、こ
の後、ΣΔ型Ｄ／Ａ変換器により前記複数のディジタル
信号を複数のアナログ信号に変換している。また、前記
複数のアナログ信号を加算した後、出力している。この
ため、サンプリングレ−トを上げること、およびΣΔ変
調器の次数を上げることなしに、その性能を向上させる
ことができる。
【００２０】
【実施例】以下、図面を参照しながら本発明の一実施例
について詳細に説明する。
について詳細に説明する。
【００２１】図１は、本発明のΣΔ型Ｄ／Ａ変換器シス
テムの基本構成を示すものである。図１において、本シ
ステムの入力ノ−ド３０には、ｋ個の加算器３１1 ，３
１2 ，…，３１k が並列状に接続されている。それぞれ
の加算器３１1 ，３１2 ，…，３１kは、例えば図８〜
図１０に示すような構成を有するΣΔ型Ｄ／Ａ変換器３
２1 ，３２2 ，…，３２k に接続されている。ｋ個のΣ
Δ型Ｄ／Ａ変換器３２ 1 ，３２2 ，…，３２k は、それ
ぞれ抵抗３３を介して、本システムの出力ノ−ド３４に
接続されている。
テムの基本構成を示すものである。図１において、本シ
ステムの入力ノ−ド３０には、ｋ個の加算器３１1 ，３
１2 ，…，３１k が並列状に接続されている。それぞれ
の加算器３１1 ，３１2 ，…，３１kは、例えば図８〜
図１０に示すような構成を有するΣΔ型Ｄ／Ａ変換器３
２1 ，３２2 ，…，３２k に接続されている。ｋ個のΣ
Δ型Ｄ／Ａ変換器３２ 1 ，３２2 ，…，３２k は、それ
ぞれ抵抗３３を介して、本システムの出力ノ−ド３４に
接続されている。
【００２２】上記ΣΔ型Ｄ／Ａ変換器システムは、以下
に示すような動作を行う。まず、本システムの入力ノ−
ド３０からディジタル信号が入力され、このディジタル
信号は、それぞれｋ（ｋは２以上の自然数）個の加算器
３１1 ，３１2 ，…，３１k に入力される。また、ｋ個
の加算器３１1 ，３１2 ，…，３１k には、それぞれ異
なったＤＣ（直流）オフセットが入力される。例えば、
加算器３１1 には、ＤＣオフセット手段３５1 から発生
されたＤＣオフセット１が入力され、加算器３１2 に
は、ＤＣオフセット手段３５2 から発生されたＤＣオフ
セット２が入力され、同様に加算器３１k には、ＤＣオ
フセット手段３５k から発生されたＤＣオフセットｋが
入力される。加算器３１1 ，３１2 ，…，３１k では、
ディジタル信号とＤＣオフセットとが加算される。加算
器３１1 ，３１2 ，…，３１k の出力信号は、それぞれ
ΣΔ型Ｄ／Ａ変換器３２1 ，３２2 ，…，３２k に入力
される。
に示すような動作を行う。まず、本システムの入力ノ−
ド３０からディジタル信号が入力され、このディジタル
信号は、それぞれｋ（ｋは２以上の自然数）個の加算器
３１1 ，３１2 ，…，３１k に入力される。また、ｋ個
の加算器３１1 ，３１2 ，…，３１k には、それぞれ異
なったＤＣ（直流）オフセットが入力される。例えば、
加算器３１1 には、ＤＣオフセット手段３５1 から発生
されたＤＣオフセット１が入力され、加算器３１2 に
は、ＤＣオフセット手段３５2 から発生されたＤＣオフ
セット２が入力され、同様に加算器３１k には、ＤＣオ
フセット手段３５k から発生されたＤＣオフセットｋが
入力される。加算器３１1 ，３１2 ，…，３１k では、
ディジタル信号とＤＣオフセットとが加算される。加算
器３１1 ，３１2 ，…，３１k の出力信号は、それぞれ
ΣΔ型Ｄ／Ａ変換器３２1 ，３２2 ，…，３２k に入力
される。
【００２３】ΣΔ型Ｄ／Ａ変換器３２1 ，３２2 ，…，
３２k では、量子化器を有するために、量子化ノイズが
発生する。ところが、この量子化ノイズの波形は、ディ
ジタル信号（入力信号）に依存する。そこで、互いに異
なるＤＣオフセットが加算された各ディジタル信号を、
所定のΣΔ型Ｄ／Ａ変換器３２1 ，３２2 ，…，３２k
へ入力してやると、そのΣΔ型Ｄ／Ａ変換器３２1 ，３
２2 ，…，３２k では、それぞれ互いに異なる量子化ノ
イズが発生する。
３２k では、量子化器を有するために、量子化ノイズが
発生する。ところが、この量子化ノイズの波形は、ディ
ジタル信号（入力信号）に依存する。そこで、互いに異
なるＤＣオフセットが加算された各ディジタル信号を、
所定のΣΔ型Ｄ／Ａ変換器３２1 ，３２2 ，…，３２k
へ入力してやると、そのΣΔ型Ｄ／Ａ変換器３２1 ，３
２2 ，…，３２k では、それぞれ互いに異なる量子化ノ
イズが発生する。
【００２４】つまり、ｋ個の同一のディジタル信号に、
互いに異なるＤＣオフセットを加え、この後、そのディ
ジタル信号をΣΔ型Ｄ／Ａ変換器に入力してやれば、Σ
Δ型Ｄ／Ａ変換器の間で概略相関がない量子化ノイズが
発生する。また、ΣΔ型Ｄ／Ａ変換器の出力信号（アナ
ログ信号）を加算してやれば、ディジタル信号に対応し
たアナログ信号はｋ倍されるが、量子化ノイズはｋ1/2
倍される。これは、それぞれのΣΔ型Ｄ／Ａ変換器で発
生する量子化ノイズは、互いに相互相関がないので、Σ
Δ型Ｄ／Ａ変換器の出力信号を加算しても、量子化ノイ
ズは、単なるパワ−の加算にとどまり、同一のΣΔ型Ｄ
／Ａ変換器を使用したと仮定すると、各ノイズパワ−の
平均値は同じとなるからである。これにより、Ｓ／Ｎ値
は、１０・ｌｏｇ｛ｋ｝ｄＢだけ改善される。
互いに異なるＤＣオフセットを加え、この後、そのディ
ジタル信号をΣΔ型Ｄ／Ａ変換器に入力してやれば、Σ
Δ型Ｄ／Ａ変換器の間で概略相関がない量子化ノイズが
発生する。また、ΣΔ型Ｄ／Ａ変換器の出力信号（アナ
ログ信号）を加算してやれば、ディジタル信号に対応し
たアナログ信号はｋ倍されるが、量子化ノイズはｋ1/2
倍される。これは、それぞれのΣΔ型Ｄ／Ａ変換器で発
生する量子化ノイズは、互いに相互相関がないので、Σ
Δ型Ｄ／Ａ変換器の出力信号を加算しても、量子化ノイ
ズは、単なるパワ−の加算にとどまり、同一のΣΔ型Ｄ
／Ａ変換器を使用したと仮定すると、各ノイズパワ−の
平均値は同じとなるからである。これにより、Ｓ／Ｎ値
は、１０・ｌｏｇ｛ｋ｝ｄＢだけ改善される。
【００２５】なお、図１において、それぞれのＤＣオフ
セット１〜ｋが非常に接近していると、互いに異なる量
子化ノイズであっても、相互の相関が強く、ΣΔ型Ｄ／
Ａ変換器の出力信号を加算すると、可聴帯域でビ−ト成
分が発生すると考えられる。そこで、実験では、ＤＣオ
フセット１〜ｋの値の相互の間隔を、ΣΔ型Ｄ／Ａ変換
器のフルスケ−ル値の０．２％程度以上とすれば、可聴
帯域におけるビ−ト成分はほぼなくなるため、量子化ノ
イズは、実質的に相互に相関がないと考えてよいことが
わかっている。
セット１〜ｋが非常に接近していると、互いに異なる量
子化ノイズであっても、相互の相関が強く、ΣΔ型Ｄ／
Ａ変換器の出力信号を加算すると、可聴帯域でビ−ト成
分が発生すると考えられる。そこで、実験では、ＤＣオ
フセット１〜ｋの値の相互の間隔を、ΣΔ型Ｄ／Ａ変換
器のフルスケ−ル値の０．２％程度以上とすれば、可聴
帯域におけるビ−ト成分はほぼなくなるため、量子化ノ
イズは、実質的に相互に相関がないと考えてよいことが
わかっている。
【００２６】また、通常、ＤＣオフセットは、その後の
回路においてコンデンサなどにより除去できるため、問
題はない。
回路においてコンデンサなどにより除去できるため、問
題はない。
【００２７】図２および図３は、１ビットΣΔ型変調器
を４個使用した場合の本システムの構成例を示すもので
ある。本例では、量子化が１ビットであるため、通常、
Ｄ／Ａ変換回路にはＣＭＯＳインバ−タが使用される。
しかし、１ビットデ−タにジッタがあると、Ｄ／Ａ変換
器の性能を劣化させる。そこで、図３に示すように、ジ
ッタのないクロックＣＫを用いたＤＦＦで同期を取り直
している。なお、出力インバ−タの波形の立ち上がりと
立ち下がりの違いによる２次歪みを打ち消すために、変
換されたアナログ信号の正転信号を出力する正転出力端
子３５と、前記アナログ信号の反転信号を出力する反転
出力端子３６を設け、これら正転信号と反転信号を図４
に示すようなアナログ引算回路へ入力させてもよい。
を４個使用した場合の本システムの構成例を示すもので
ある。本例では、量子化が１ビットであるため、通常、
Ｄ／Ａ変換回路にはＣＭＯＳインバ−タが使用される。
しかし、１ビットデ−タにジッタがあると、Ｄ／Ａ変換
器の性能を劣化させる。そこで、図３に示すように、ジ
ッタのないクロックＣＫを用いたＤＦＦで同期を取り直
している。なお、出力インバ−タの波形の立ち上がりと
立ち下がりの違いによる２次歪みを打ち消すために、変
換されたアナログ信号の正転信号を出力する正転出力端
子３５と、前記アナログ信号の反転信号を出力する反転
出力端子３６を設け、これら正転信号と反転信号を図４
に示すようなアナログ引算回路へ入力させてもよい。
【００２８】図５は、図２および図３に示す１ビットΣ
Δ型変調器を用いたΣΔ型Ｄ／Ａ変換器システムのＤＣ
オフセット１〜４の値の一例を示すものである。本例で
は、ＤＣオフセット１〜４の値はプラスとしているが、
マイナスであっても構わない。また、ＤＣオフセット１
〜４の位置関係は、図５に示すものに限られず、任意に
決めることができる。必要なことは、上述したように、
ＤＣオフセット１〜４の値の相互の間隔を、ΣΔ型Ｄ／
Ａ変換器のフルスケ−ル値の０．２％程度以上とするこ
とである。これにより、量子化ノイズは、Ｄ／Ａ変換器
相互で実質的に相関がなくなる。
Δ型変調器を用いたΣΔ型Ｄ／Ａ変換器システムのＤＣ
オフセット１〜４の値の一例を示すものである。本例で
は、ＤＣオフセット１〜４の値はプラスとしているが、
マイナスであっても構わない。また、ＤＣオフセット１
〜４の位置関係は、図５に示すものに限られず、任意に
決めることができる。必要なことは、上述したように、
ＤＣオフセット１〜４の値の相互の間隔を、ΣΔ型Ｄ／
Ａ変換器のフルスケ−ル値の０．２％程度以上とするこ
とである。これにより、量子化ノイズは、Ｄ／Ａ変換器
相互で実質的に相関がなくなる。
【００２９】図６（ａ）は、複数のΣΔ型Ｄ／Ａ変換器
の出力信号の加算によるＳ／Ｎ値の改善を説明するもの
である。同一の信号成分ｅi と相互に相関がないノイズ
ｅnj（ｊ＝１，２，…，ｋ）を抵抗Ｒを介して一点に結
線し、これを電流入力アンプで増幅する。ノイズの相関
がないことを利用すると、破線で囲まれた部分は、図６
（ｂ）に示すような等価回路に置き換えることができ
る。ここで、ノイズｅnjの分散Ｖ（ｅn ）は、一定であ
ると仮定できるため、 ｅ0 ＝ｅi ＋ｅN …（６） Ｖ（ｅN ）＝（１／ｋ）・Ｖ（ｅn ） …（７） Ｓ／Ｎ［ｄＢ］＝１０・ｌｏｇ｛Ｖ（ｅi ）／Ｖ（ｅN ）｝ ＝１０・ｌｏｇ｛Ｖ（ｅi ）／Ｖ（ｅn ）｝ ＋１０・ｌｏｇ｛ｋ｝ …（８） 但し、Ｖ（ｅN ）はｅN の分散、Ｖ（ｅi ）はｅi の分
散である。
の出力信号の加算によるＳ／Ｎ値の改善を説明するもの
である。同一の信号成分ｅi と相互に相関がないノイズ
ｅnj（ｊ＝１，２，…，ｋ）を抵抗Ｒを介して一点に結
線し、これを電流入力アンプで増幅する。ノイズの相関
がないことを利用すると、破線で囲まれた部分は、図６
（ｂ）に示すような等価回路に置き換えることができ
る。ここで、ノイズｅnjの分散Ｖ（ｅn ）は、一定であ
ると仮定できるため、 ｅ0 ＝ｅi ＋ｅN …（６） Ｖ（ｅN ）＝（１／ｋ）・Ｖ（ｅn ） …（７） Ｓ／Ｎ［ｄＢ］＝１０・ｌｏｇ｛Ｖ（ｅi ）／Ｖ（ｅN ）｝ ＝１０・ｌｏｇ｛Ｖ（ｅi ）／Ｖ（ｅn ）｝ ＋１０・ｌｏｇ｛ｋ｝ …（８） 但し、Ｖ（ｅN ）はｅN の分散、Ｖ（ｅi ）はｅi の分
散である。
【００３０】上式（８）から、Ｓ／Ｎが１０・ｌｏｇ
｛ｋ｝［ｄＢ］だけ改善されることが容易に理解でき
る。また、いずれか一つの信号源にビ−ト成分が含まれ
ていると、同様の理由により、出力では、ビ−ト成分が
２０・ｌｏｇ｛ｋ｝［ｄＢ］だけ改善される。
｛ｋ｝［ｄＢ］だけ改善されることが容易に理解でき
る。また、いずれか一つの信号源にビ−ト成分が含まれ
ていると、同様の理由により、出力では、ビ−ト成分が
２０・ｌｏｇ｛ｋ｝［ｄＢ］だけ改善される。
【００３１】通常、ΣΔ型Ｄ／Ａ変換器は、高周波パル
ス成分を多量に含んでいるため、そのままオペアンプに
入力させると、大きなスル−レ−ト歪みを発生すること
がある。これを防ぐためには、例えば図７に示すような
２〜３段のＣＲフィルタを設けるのが効果的である。な
お、図７において、Ｒ1 〜Ｒ3 は抵抗、Ｃ1 〜Ｃ3 はコ
ンデンサ、Ａｍｐはオペアンプである。なお、オペアン
プＡｍｐは、ボルテ−ジフォロアとなっているが、電流
アンプであってもよい。
ス成分を多量に含んでいるため、そのままオペアンプに
入力させると、大きなスル−レ−ト歪みを発生すること
がある。これを防ぐためには、例えば図７に示すような
２〜３段のＣＲフィルタを設けるのが効果的である。な
お、図７において、Ｒ1 〜Ｒ3 は抵抗、Ｃ1 〜Ｃ3 はコ
ンデンサ、Ａｍｐはオペアンプである。なお、オペアン
プＡｍｐは、ボルテ−ジフォロアとなっているが、電流
アンプであってもよい。
【００３２】
【発明の効果】以上、説明したように、本発明のシグマ
デルタ型Ｄ／Ａ変換器システムによれば次のような効果
を奏する。
デルタ型Ｄ／Ａ変換器システムによれば次のような効果
を奏する。
【００３３】従来のΣΔ型Ｄ／Ａ変換器では、サンプリ
ングレ−トを上げること、またはΣΔ変調器の次数を高
くすることにより性能の向上を図っていたため、一定限
度以上に性能を向上させることができなかった。これに
対し、本発明では、ｋ個のΣΔ型Ｄ／Ａ変換器を用いる
ことにより、Ｓ／Ｎ値を１０・ｌｏｇ｛ｋ｝［ｄＢ］だ
け改善できるのみならず、量子化ノイズに含まれる有害
なビ−ト成分を２０・ｌｏｇ｛ｋ｝［ｄＢ］も制御する
ことができる。これによって、従来にない高精度なＤ／
Ａ変換器を構成することができ、ＬＳＩ内に回路を構成
することも可能である。
ングレ−トを上げること、またはΣΔ変調器の次数を高
くすることにより性能の向上を図っていたため、一定限
度以上に性能を向上させることができなかった。これに
対し、本発明では、ｋ個のΣΔ型Ｄ／Ａ変換器を用いる
ことにより、Ｓ／Ｎ値を１０・ｌｏｇ｛ｋ｝［ｄＢ］だ
け改善できるのみならず、量子化ノイズに含まれる有害
なビ−ト成分を２０・ｌｏｇ｛ｋ｝［ｄＢ］も制御する
ことができる。これによって、従来にない高精度なＤ／
Ａ変換器を構成することができ、ＬＳＩ内に回路を構成
することも可能である。
【図１】本発明の一実施例に係わるΣΔ型Ｄ／Ａ変換器
システムを示す回路図。
システムを示す回路図。
【図２】本発明の他の実施例に係わるΣΔ型Ｄ／Ａ変換
器システムを示す回路図。
器システムを示す回路図。
【図３】本発明の他の実施例に係わるΣΔ型Ｄ／Ａ変換
器システムを示す回路図。
器システムを示す回路図。
【図４】アナログ引算回路を示す回路図。
【図５】ＤＣオフセット１〜４の値の一例を示す図。
【図６】本発明の効果を示す回路図。
【図７】本発明の他の実施例に係わるΣΔ型Ｄ／Ａ変換
器システムを示す回路図。
器システムを示す回路図。
【図８】従来のΣΔ型Ｄ／Ａ変換器を示す回路図。
【図９】従来のΣΔ型Ｄ／Ａ変換器を示す回路図。
【図１０】従来のΣΔ型Ｄ／Ａ変換器を示す回路図。
３０：入力ノ−ド、３１1 ，３１2 ，…，３１k ：加算
器、３２1 ，３２2 ，…，３２k ：ΣΔ型Ｄ／Ａ変換
器、３４：出力ノ−ド、３５：正転出力端子、３６：反
転出力端子。
器、３２1 ，３２2 ，…，３２k ：ΣΔ型Ｄ／Ａ変換
器、３４：出力ノ−ド、３５：正転出力端子、３６：反
転出力端子。
Claims (4)
- 【請求項１】 ディジタル信号が入力され、前記ディジ
タル信号にそれぞれ異なる値の直流オフセットを加算す
る複数の加算器と、前記複数の加算器に前記直流オフセ
ットを与える直流オフセット手段と、前記複数の加算器
から出力されるディジタル信号をそれぞれアナログ信号
に変換する複数のシグマデルタ型Ｄ／Ａ変換器と、前記
複数のシグマデルタ型Ｄ／Ａ変換器から出力されるアナ
ログ信号を加算して出力する出力手段とを具備すること
を特徴とするシグマデルタ型Ｄ／Ａ変換器システム。 - 【請求項２】 前記直流オフセットの値は、前記複数の
シグマデルタ型Ｄ／Ａ変換器のフルスケ−ル値の０．２
％程度以上に互いに離れていることを特徴とする請求項
１記載のシグマデルタ型Ｄ／Ａ変換器システム。 - 【請求項３】 前記複数のシグマデルタ型Ｄ／Ａ変換器
は、それぞれ直流オフセットが加算されたディジタル信
号と帰還信号とを加算する加算器と、前記加算器の出力
信号を量子化する量子化器と、前記量子化器の出力信号
と前記加算器の出力信号との差を算出する減算器と、前
記減算器の出力信号をディジタル処理して前記帰還信号
を生成するフィルタ回路と、前記量子化器の出力信号を
アナログ信号に変換するＤ／Ａ変換回路とから構成され
ていることを特徴とする請求項１記載のシグマデルタ型
Ｄ／Ａ変換器システム。 - 【請求項４】 前記出力手段は、前記複数のシグマデル
タ型Ｄ／Ａ変換器から出力されるアナログ信号が加算さ
れた出力信号を出力する正転出力端子と、前記出力信号
の反転信号を出力する反転出力端子とを備えていること
を特徴とする請求項１記載のシグマデルタ型Ｄ／Ａ変換
器システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3089012A JP2547902B2 (ja) | 1991-03-29 | 1991-03-29 | シグマデルタ型ｄ／ａ変換器システム |
| KR1019920004793A KR960003089B1 (ko) | 1991-03-29 | 1992-03-25 | 시그마ㆍ델타형 d/a 변환기 시스템 |
| DE69213063T DE69213063T2 (de) | 1991-03-29 | 1992-03-27 | Sigma-Delta Digital/Analog Wandlersystem mit reduziertem Quantisierungsgeräusch |
| EP92105302A EP0506079B1 (en) | 1991-03-29 | 1992-03-27 | Sigma delta type digital/analog converter system with reduced quantization error |
| US07/858,486 US5225835A (en) | 1991-03-29 | 1992-03-27 | Sigma delta type digital/analog converter system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3089012A JP2547902B2 (ja) | 1991-03-29 | 1991-03-29 | シグマデルタ型ｄ／ａ変換器システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302222A JPH04302222A (ja) | 1992-10-26 |
| JP2547902B2 true JP2547902B2 (ja) | 1996-10-30 |
Family
ID=13959000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3089012A Expired - Lifetime JP2547902B2 (ja) | 1991-03-29 | 1991-03-29 | シグマデルタ型ｄ／ａ変換器システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5225835A (ja) |
| EP (1) | EP0506079B1 (ja) |
| JP (1) | JP2547902B2 (ja) |
| KR (1) | KR960003089B1 (ja) |
| DE (1) | DE69213063T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9209498D0 (en) * | 1992-05-01 | 1992-06-17 | Univ Waterloo | Multi-bit dac with dynamic element matching |
| DE4406326C1 (de) * | 1994-02-28 | 1995-02-16 | Ant Nachrichtentech | D/A-Wandler mit erhöhter Auflösung |
| DE4408181A1 (de) * | 1994-03-11 | 1995-09-14 | Ant Nachrichtentech | Verfahren zur Linearisierung von Unstetigkeiten in der Übertragungskennlinie eines D/A-Wandlers sowie Anordnung und Anwendung |
| US5995030A (en) * | 1995-02-16 | 1999-11-30 | Advanced Micro Devices | Apparatus and method for a combination D/A converter and FIR filter employing active current division from a single current source |
| JP2993399B2 (ja) * | 1995-05-08 | 1999-12-20 | ヤマハ株式会社 | Ｄ／ａコンバータ回路 |
| US6097251A (en) * | 1998-05-29 | 2000-08-01 | Telefonaktiebolaget Lm Ericsson | Pre-recorded sigma delta values for power amplifier control |
| JP3433655B2 (ja) * | 1997-10-14 | 2003-08-04 | ヤマハ株式会社 | 波形整形装置およびσδ型ｄ／ａ変換装置 |
| US6300892B2 (en) | 1998-07-07 | 2001-10-09 | Infineon Technologies Ag | Linearized multibit digital/analog converter and its use in a multibit delta-sigma analog/digital converter |
| DE19948374A1 (de) * | 1999-10-07 | 2001-04-12 | Siemens Ag | Sigma-Delta-Modulator |
| DE10036722C1 (de) * | 2000-07-27 | 2002-02-28 | Infineon Technologies Ag | Frequenzverdopplungsschaltung |
| JP4791505B2 (ja) * | 2008-04-24 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | Δς型ａ／ｄ変換器 |
| USD771374S1 (en) | 2015-02-05 | 2016-11-15 | Shifra Pomerantz | Waterproof arm band |
| USD774751S1 (en) | 2015-02-05 | 2016-12-27 | Shifra Pomerantz | Athletic arm band |
| US9954547B1 (en) * | 2017-08-03 | 2018-04-24 | Macom Connectivity Solutions, Llc | High frequency digital-to-analog conversion by time-interleaving without return-to-zero |
| US11221400B2 (en) * | 2018-03-27 | 2022-01-11 | Omnivision Technologies, Inc. | Dual mode stacked photomultipliers suitable for use in long range time of flight applications |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4588979A (en) * | 1984-10-05 | 1986-05-13 | Dbx, Inc. | Analog-to-digital converter |
| US4901077A (en) * | 1988-04-18 | 1990-02-13 | Thomson Consumer Electronics, Inc. | Sigma-delta modulator for D-to-A converter |
| JPH02134010A (ja) * | 1988-11-15 | 1990-05-23 | Sony Corp | 信号処理装置 |
| JPH02184119A (ja) * | 1989-01-11 | 1990-07-18 | Toshiba Corp | オーバーサンプリング形デジタル―アナログ変換回路 |
| JP3012887B2 (ja) * | 1989-03-13 | 2000-02-28 | 日本テキサス・インスツルメンツ株式会社 | 信号変換装置 |
| US5061925A (en) * | 1990-08-22 | 1991-10-29 | Crystal Semiconductor Corporation | Phase equalization system for a digital-to-analog converter utilizing separate digital and analog sections |
-
1991
- 1991-03-29 JP JP3089012A patent/JP2547902B2/ja not_active Expired - Lifetime
-
1992
- 1992-03-25 KR KR1019920004793A patent/KR960003089B1/ko not_active IP Right Cessation
- 1992-03-27 US US07/858,486 patent/US5225835A/en not_active Expired - Lifetime
- 1992-03-27 DE DE69213063T patent/DE69213063T2/de not_active Expired - Fee Related
- 1992-03-27 EP EP92105302A patent/EP0506079B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5225835A (en) | 1993-07-06 |
| DE69213063T2 (de) | 1997-02-06 |
| KR960003089B1 (ko) | 1996-03-04 |
| EP0506079A1 (en) | 1992-09-30 |
| EP0506079B1 (en) | 1996-08-28 |
| KR920019104A (ko) | 1992-10-22 |
| DE69213063D1 (de) | 1996-10-02 |
| JPH04302222A (ja) | 1992-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2547902B2 (ja) | シグマデルタ型ｄ／ａ変換器システム | |
| US5103229A (en) | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantization | |
| US5311181A (en) | Sigma delta modulator | |
| US5181032A (en) | High-order, plural-bit-quantization sigma-delta modulators using single-bit digital-to-analog conversion feedback | |
| JP2787445B2 (ja) | デルタ−シグマ変調を使用するアナログ−ディジタル変換器 | |
| US5084702A (en) | Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers | |
| JP3011424B2 (ja) | Ａ／ｄ変換器 | |
| JP3142946B2 (ja) | 高次シグマ−デルタ変調器の安定化構成 | |
| JP3112605B2 (ja) | Ｄ／ａ変換回路 | |
| JPH04229723A (ja) | 高次シグマ・デルタアナログ／デジタル変換器 | |
| JP2002504277A (ja) | 非線形分離および線形再接合に基づくオーバサンプルされたディジタル・アナログ変換器 | |
| KR100334057B1 (ko) | 혼합모드 적분기를 이용한 시그마-델타 아날로그-디지털 변환기 | |
| JP3371681B2 (ja) | 信号処理装置 | |
| GB2102643A (en) | A/d converter having a self-bias circuit | |
| JP2753126B2 (ja) | ディジタル・シグマデルタ変調器 | |
| JP3226657B2 (ja) | Δςモジュレータ | |
| JP3489417B2 (ja) | Ａ／ｄ変換装置およびそのａ／ｄ変換方法 | |
| JP2578651B2 (ja) | Σ△変調形ａ／ｄ変換器用ｄ／ａ変換器 | |
| JP2018121290A (ja) | 連続時間型デルタシグマａｄｃ回路 | |
| JPS63248222A (ja) | デルタ・シグマ形ａ／ｄ変換器 | |
| JP2004007827A (ja) | Ａ／ｄ変換装置およびそのａ／ｄ変換方法 | |
| JPH04263518A (ja) | Ａ／ｄ変換回路 | |
| JP2002520898A (ja) | 線形化されたマルチビットデジタル／アナログ変換器およびマルチビットデルタシグマアナログ／デジタル変換器におけるその適用 | |
| JPH0313125A (ja) | オーバーサンプリング型ｄ／ａ変換器 | |
| JPH0733035U (ja) | マルチビットσδａ／ｄ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070808 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 15 |