JP2753126B2 - ディジタル・シグマデルタ変調器 - Google Patents
ディジタル・シグマデルタ変調器Info
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- delta modulator
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3042—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator being of the error feedback type, i.e. having loop filter stages in the feedback path only
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- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M7/3028—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、オーバーサンプリング形ディジタル・アナ
ログ変換器（DA変換器）に使用される高次のディジタル
・シグマデルタ変調器に係り、特にシグマデルタ変調器
の動作の安定化を図るためのリミッタ回路に関する。
ログ変換器（DA変換器）に使用される高次のディジタル
・シグマデルタ変調器に係り、特にシグマデルタ変調器
の動作の安定化を図るためのリミッタ回路に関する。
（従来の技術） 周知のように、アナログ信号をサンプル値のディジタ
ルデータに符号化する場合、ナイキストの定理により、
信号周波数帯域fBに対して２倍のサンプリング周波数を
設定すれば原信号の情報を損なわないことが知られてい
る。このため、一般的なDA変換器のサンプリング周波数
fSは、信号周波数帯域fBの2.2〜2.4倍程度に設定されて
いる。
ルデータに符号化する場合、ナイキストの定理により、
信号周波数帯域fBに対して２倍のサンプリング周波数を
設定すれば原信号の情報を損なわないことが知られてい
る。このため、一般的なDA変換器のサンプリング周波数
fSは、信号周波数帯域fBの2.2〜2.4倍程度に設定されて
いる。
一方、近年では、サンプリング周波数fSを信号周波数
帯域fBよりも十分高く設定することにより変換精度を高
め、高いS/N（信号対雑音比）を実現するるようにした
オーバーサンプリング形のDA変換器が開発され、実用化
されてきている。単純なオーバーサンプリング形DA変換
器のS/Nの最大値S/Nmaxは、ビット数（分解能）をｎと
すると、 S/Nmax＝（3/2）22n（fS/2fB） …（１） で与えられる。上式（１）から、DA変換器の分解能ｎを
１ビット上げることによりS/Nは6dB改善されるが、サン
プリング周波数fSを２倍に上げてもS/Nは3dBしか改善さ
れないことが分かる。
帯域fBよりも十分高く設定することにより変換精度を高
め、高いS/N（信号対雑音比）を実現するるようにした
オーバーサンプリング形のDA変換器が開発され、実用化
されてきている。単純なオーバーサンプリング形DA変換
器のS/Nの最大値S/Nmaxは、ビット数（分解能）をｎと
すると、 S/Nmax＝（3/2）22n（fS/2fB） …（１） で与えられる。上式（１）から、DA変換器の分解能ｎを
１ビット上げることによりS/Nは6dB改善されるが、サン
プリング周波数fSを２倍に上げてもS/Nは3dBしか改善さ
れないことが分かる。
そこで、サンプリング周波数fSを余り高くしなくても
S/Nを十分に上げる手法が種々開発されてきている。そ
の中の１つに、シグマデルタ変調を使ったDA変換器があ
り、その例としては IEEE J.OF SOLID−STATE CIRCUITS AUGUST 1981Vol.
−SC−16−No4 T.MISAWA,J.E.Iwersen“Single−Chip P
er.Channel Code With Filters Utilizing Σ−Δ Modu
lation"P333〜p341がある。
S/Nを十分に上げる手法が種々開発されてきている。そ
の中の１つに、シグマデルタ変調を使ったDA変換器があ
り、その例としては IEEE J.OF SOLID−STATE CIRCUITS AUGUST 1981Vol.
−SC−16−No4 T.MISAWA,J.E.Iwersen“Single−Chip P
er.Channel Code With Filters Utilizing Σ−Δ Modu
lation"P333〜p341がある。
第６図は、１次シグマデルタ変調器を使った１ビット
・DA変換器を示している。Ｘ（ｚ）,Y（ｚ）,E（ｚ）は
それぞれ入力信号、出力信号、量子化誤差のｚ変換を表
わす。入力端子に入力されるディジタル信号Ｘ（ｚ）は
減算器61に入力される。この減算器61の出力は積分器62
を構成する加算器63に入力される。積分器62は加算器63
と１クロック遅延回路64により構成され、この積分器62
の出力は量子化器65に供給される。この量子化器65で量
子化された出力信号Ｙ（ｚ）HA1クロック遅延回路66を
介して帰還信号として入力部の減算器61に供給される。
・DA変換器を示している。Ｘ（ｚ）,Y（ｚ）,E（ｚ）は
それぞれ入力信号、出力信号、量子化誤差のｚ変換を表
わす。入力端子に入力されるディジタル信号Ｘ（ｚ）は
減算器61に入力される。この減算器61の出力は積分器62
を構成する加算器63に入力される。積分器62は加算器63
と１クロック遅延回路64により構成され、この積分器62
の出力は量子化器65に供給される。この量子化器65で量
子化された出力信号Ｙ（ｚ）HA1クロック遅延回路66を
介して帰還信号として入力部の減算器61に供給される。
第６図の回路の伝達特性は次式で表わされる。
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−z-1）Ｅ（ｚ） …（２） 上式（２）において、量子化誤差Ｅ（ｚ）は、通常は
入力信号Ｘ（ｚ）と無相関であって周波数特性もフラッ
トであると考えられるので、第６図の回路の雑音周波数
特性はシステムのクロック周期をＴとすると、 （１−ｅｊωＴ）＝ｊωＴ 但し、ωＴ＜＜１ …（３） となる。雑音は周波数に比例するので、サンプリング周
波数fSに比べて信号周波数帯域fBを十分低くすれば、サ
ンプリング周波数fSを２倍にする毎に信号帯域でのS/N
は9dB改善されることが分かる。
入力信号Ｘ（ｚ）と無相関であって周波数特性もフラッ
トであると考えられるので、第６図の回路の雑音周波数
特性はシステムのクロック周期をＴとすると、 （１−ｅｊωＴ）＝ｊωＴ 但し、ωＴ＜＜１ …（３） となる。雑音は周波数に比例するので、サンプリング周
波数fSに比べて信号周波数帯域fBを十分低くすれば、サ
ンプリング周波数fSを２倍にする毎に信号帯域でのS/N
は9dB改善されることが分かる。
一方、第７図は、高次シグマデルタ変調器を使った１
ビット・DA変換器を示している。この回路は、第６図に
示した回路と比べて、ｎ段の積分器71を用いており、帰
還信号がｎ段の積分器71にも供給されている点が異な
り、第６図中と同一部分には同一符号を付している。こ
の回路の伝達特性は次式で表わされる。
ビット・DA変換器を示している。この回路は、第６図に
示した回路と比べて、ｎ段の積分器71を用いており、帰
還信号がｎ段の積分器71にも供給されている点が異な
り、第６図中と同一部分には同一符号を付している。こ
の回路の伝達特性は次式で表わされる。
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−z-1）nE（ｚ） …（４） この高次シグマデルタ変調器の次数をｎとすると、サ
ンプリング周波数fSを２倍にする毎に信号帯域でのS/N
は３×（2n＋１）dB改善されるようになり、１次シグマ
デルタ変調器を使ったDA変換器よりも大幅にS/Nが改善
される。
ンプリング周波数fSを２倍にする毎に信号帯域でのS/N
は３×（2n＋１）dB改善されるようになり、１次シグマ
デルタ変調器を使ったDA変換器よりも大幅にS/Nが改善
される。
ところで、上記したような高次シグマデルタ変調器
は、量子化レベルが２値（１ビット）の場合、積分器71
の段数ｎが２以上になると、発振モードに入らないよう
にするためのリミッタ回路が必要になる。
は、量子化レベルが２値（１ビット）の場合、積分器71
の段数ｎが２以上になると、発振モードに入らないよう
にするためのリミッタ回路が必要になる。
このような発振モード防止用のリミッタ回路を用いた
DA変換器の一例として、 IEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL.SC−2
2,NO.3,JUNE 1987 P.J.A.NAUS et.al“A CMOS Stereo 1
6−bit D/A Converter for Digital Audio"の回路を第
８図に示し、第８図中のリミッタ回路の具体例を第９図
に、その伝達特性を第10図に示している。
DA変換器の一例として、 IEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL.SC−2
2,NO.3,JUNE 1987 P.J.A.NAUS et.al“A CMOS Stereo 1
6−bit D/A Converter for Digital Audio"の回路を第
８図に示し、第８図中のリミッタ回路の具体例を第９図
に、その伝達特性を第10図に示している。
第９図のリミッタ回路において、91はインバータ回
路、92は排他的オア回路、SW1〜SW19はスイッチ回路で
あり、これらのスイッチ回路SW1〜SW19は、トランスミ
ッションゲート、クロックトインバータ等を使って構成
することができる。
路、92は排他的オア回路、SW1〜SW19はスイッチ回路で
あり、これらのスイッチ回路SW1〜SW19は、トランスミ
ッションゲート、クロックトインバータ等を使って構成
することができる。
しかし、第９図に示したような従来のリミッタ回路
は、構成が比較的複雑であり、どんなに回路を工夫して
もかなりの時間遅延が発生するので、サンプリング周波
数fSを十分に上げることができず、S/Nの改善が制限さ
れるという問題がある。
は、構成が比較的複雑であり、どんなに回路を工夫して
もかなりの時間遅延が発生するので、サンプリング周波
数fSを十分に上げることができず、S/Nの改善が制限さ
れるという問題がある。
（発明が解決しようとする課題） 上記したようにシグマデルタ変調の次数ｎを２以上に
したオーバーサンプリング形DA変換器は、サンプリング
レートを上げることによってS/Nを大幅に改善すること
ができるが、発振モード防止のために必要とするリミッ
タ回路は、従来、その構成が複雑であり、かなりの時間
遅延が発生するので、サンプリング周波数fSを十分に上
げることができず、S/Nの改善が制限されるという問題
がある。
したオーバーサンプリング形DA変換器は、サンプリング
レートを上げることによってS/Nを大幅に改善すること
ができるが、発振モード防止のために必要とするリミッ
タ回路は、従来、その構成が複雑であり、かなりの時間
遅延が発生するので、サンプリング周波数fSを十分に上
げることができず、S/Nの改善が制限されるという問題
がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、２次以上のシグマデルタ変調器を使ったオ
ーバーサンプリング形DAアナログ−ディジタル変換器に
おいて必要なリミッタ回路の構成が比較的簡単であり、
その時間遅延が無視でき、サンプリング周波数fSを十分
に上げてS/Nを大幅に改善できるようになるオーバーサ
ンプリング形ディジタル・アナログ変換器を実現し得る
ディジタル・シグマデルタ変調器を提供することにあ
る。
その目的は、２次以上のシグマデルタ変調器を使ったオ
ーバーサンプリング形DAアナログ−ディジタル変換器に
おいて必要なリミッタ回路の構成が比較的簡単であり、
その時間遅延が無視でき、サンプリング周波数fSを十分
に上げてS/Nを大幅に改善できるようになるオーバーサ
ンプリング形ディジタル・アナログ変換器を実現し得る
ディジタル・シグマデルタ変調器を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 本発明は、入力ディジタルデータと帰還データとを加
算する加算手段と、この加算手段の出力データを量子化
する量子化手段と、この量子化手段の出力データと前記
加算手段の出力データとの差を算出する減算手段と、こ
の減算手段の出力データをディジタル処理して前記帰還
データを生成するフィルタ回路とを備えたディジタル・
シグマデルタ変調器において、前記加算手段→減算手段
→フィルタ回路→加算手段の演算ループ内の１箇所で、
ｎビット長のデータラインの中からMSB以外の上位ｍビ
ットを除去した（ｎ−ｍ）ビットのデータを取り出すリ
ミッタ回路を具備することを特徴とする。
算する加算手段と、この加算手段の出力データを量子化
する量子化手段と、この量子化手段の出力データと前記
加算手段の出力データとの差を算出する減算手段と、こ
の減算手段の出力データをディジタル処理して前記帰還
データを生成するフィルタ回路とを備えたディジタル・
シグマデルタ変調器において、前記加算手段→減算手段
→フィルタ回路→加算手段の演算ループ内の１箇所で、
ｎビット長のデータラインの中からMSB以外の上位ｍビ
ットを除去した（ｎ−ｍ）ビットのデータを取り出すリ
ミッタ回路を具備することを特徴とする。
（作 用） ｎビット長のデータラインの中からMSB（最大重みビ
ット）以外の上位ｍビットを除去した（ｎ−ｍ）ビット
のデータを取り出すリミッタ回路は、構成が比較的簡単
であり、その時間遅延が無視できるので、シグマデルタ
変換器を安定に動作させることが可能になる。従って、
２次以上のシグマデルタ変調器を使ったオーバーサンプ
リング形DAアナログ−ディジタル変換器において、サン
プリング周波数fSを上げてS/Nを大幅に改善できるよう
になる。
ット）以外の上位ｍビットを除去した（ｎ−ｍ）ビット
のデータを取り出すリミッタ回路は、構成が比較的簡単
であり、その時間遅延が無視できるので、シグマデルタ
変換器を安定に動作させることが可能になる。従って、
２次以上のシグマデルタ変調器を使ったオーバーサンプ
リング形DAアナログ−ディジタル変換器において、サン
プリング周波数fSを上げてS/Nを大幅に改善できるよう
になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、２次シグマデルタ変調器を使った１ビット
・DA変換器を示しており、Ｘ（ｚ）,Y（ｚ）,E（ｚ）は
それぞれ入力信号、出力信号、量子化誤差のｚ変換を表
わす。入力ディジタル信号Ｘ（ｚ）は加算器11で帰還デ
ータと加算される。この加算器11の出力は量子化器12に
供給され、量子化器12で量子化された出力信号Ｙ（ｚ）
と前記加算器11の出力とが減算器13で減算される。この
減算器13の出力データはフィルタ回路15でディジタル処
理されて前記帰還データとなる。このフィルタ回路15
は、積分器16と１クロック遅延回路17により構成されて
いる。そして、このフィルタ回路15の中間にリミッタ回
路14が挿入されている。
・DA変換器を示しており、Ｘ（ｚ）,Y（ｚ）,E（ｚ）は
それぞれ入力信号、出力信号、量子化誤差のｚ変換を表
わす。入力ディジタル信号Ｘ（ｚ）は加算器11で帰還デ
ータと加算される。この加算器11の出力は量子化器12に
供給され、量子化器12で量子化された出力信号Ｙ（ｚ）
と前記加算器11の出力とが減算器13で減算される。この
減算器13の出力データはフィルタ回路15でディジタル処
理されて前記帰還データとなる。このフィルタ回路15
は、積分器16と１クロック遅延回路17により構成されて
いる。そして、このフィルタ回路15の中間にリミッタ回
路14が挿入されている。
上記リミッタ回路14は、ｎビット長のデータラインの
中からMSB以外の上位ｍビットを除去した（ｎ−ｍ）ビ
ットのデータを取り出すように構成されている。本例で
は、21ビット長のデータラインの中から2SBの１ビット
を除去した20ビットのデータを取り出すように構成され
ている。この場合、第２図に示すように、入力側のデー
タラインのうちのMSB以外の上位ｍビットを除去した
（ｎ−ｍ）ビットを出力側のデータラインに直接に結線
するようにすれば、非常に簡単な構成で済むが、入力側
のデータラインと出力側のデータラインとの間に例えば
ラッチ回路を設けてMSB以外の上位ｍビットを除去した
（ｎ−ｍ）ビットをセレクトするようにしてもよい。
中からMSB以外の上位ｍビットを除去した（ｎ−ｍ）ビ
ットのデータを取り出すように構成されている。本例で
は、21ビット長のデータラインの中から2SBの１ビット
を除去した20ビットのデータを取り出すように構成され
ている。この場合、第２図に示すように、入力側のデー
タラインのうちのMSB以外の上位ｍビットを除去した
（ｎ−ｍ）ビットを出力側のデータラインに直接に結線
するようにすれば、非常に簡単な構成で済むが、入力側
のデータラインと出力側のデータラインとの間に例えば
ラッチ回路を設けてMSB以外の上位ｍビットを除去した
（ｎ−ｍ）ビットをセレクトするようにしてもよい。
上記リミッタ回路14の伝達特性は、第３図に示すよう
に鋸歯状波特性を示す。この特性は、第10図に示した従
来例のようなフラットなクリップ特性と異なっており、
一見不都合のように思われるが、このリミッタ回路14の
働きは、通常の信号では全く動作せずに異常な大振幅信
号が入った時のみリミッタ動作をすればよいので、フラ
ットなクリップ特性である必要は全くなく、鋸歯状波特
性で十分なのである。
に鋸歯状波特性を示す。この特性は、第10図に示した従
来例のようなフラットなクリップ特性と異なっており、
一見不都合のように思われるが、このリミッタ回路14の
働きは、通常の信号では全く動作せずに異常な大振幅信
号が入った時のみリミッタ動作をすればよいので、フラ
ットなクリップ特性である必要は全くなく、鋸歯状波特
性で十分なのである。
上記第１図の２次シグマデルタ変調器の伝達特性は Ｙ（ｚ）＝Ｘ＋（１−z-1）2E（ｚ） …（５） で表わされ、第７図および第８図に示した従来のDA変換
器と全く同じ特性となる。
器と全く同じ特性となる。
なお、第１図に示した回路構成は、第７図に示した従
来例の回路構成と比べて、加算器（減算器）の数を少な
くすることが出来、サンプリング周波数をより高くでき
る。
来例の回路構成と比べて、加算器（減算器）の数を少な
くすることが出来、サンプリング周波数をより高くでき
る。
また、リミッタ回路14の挿入位置は、第１図に示した
位置に限定されるものではなく、前記加算器11→減算器
13→フィルタ回路15→加算器11の演算ループ内の適当な
位置に１か所だけ設けてよい。
位置に限定されるものではなく、前記加算器11→減算器
13→フィルタ回路15→加算器11の演算ループ内の適当な
位置に１か所だけ設けてよい。
第４図は、本発明で使用されるリミッタ回路の他の具
体例を示しており、例えば21ビット長のデータラインの
中から2SBと3SBとの２ビットを除去した19ビットのデー
タを取り出すように結線している。このリミッタ回路の
伝達特性を第５図に示している。このようなリミッタ回
路を用いた場合でも、前記実施例と同様の効果が得られ
る。
体例を示しており、例えば21ビット長のデータラインの
中から2SBと3SBとの２ビットを除去した19ビットのデー
タを取り出すように結線している。このリミッタ回路の
伝達特性を第５図に示している。このようなリミッタ回
路を用いた場合でも、前記実施例と同様の効果が得られ
る。
［発明の効果］ 上述したように本発明の高次のディジタル・シグマデ
ルタ変調器によれば、演算ループの途中で信号ラインの
MSB以外の上位ｍビットを除去することでリミッタ特性
を得ているので、リミッタ回路の構成が比較的簡単であ
り、リミッタ回路による時間遅延は全く生じないか殆ん
ど無視できる。
ルタ変調器によれば、演算ループの途中で信号ラインの
MSB以外の上位ｍビットを除去することでリミッタ特性
を得ているので、リミッタ回路の構成が比較的簡単であ
り、リミッタ回路による時間遅延は全く生じないか殆ん
ど無視できる。
従って、本発明のディジタル・シグマデルタ変調器を
使用したオーバーサンプリング形DA変換器は、従来のも
のより高いサンプリング周波数fSで動作させることがで
き、その結果、従来のものでは得られなかった高いS/N
値を得ることができる。
使用したオーバーサンプリング形DA変換器は、従来のも
のより高いサンプリング周波数fSで動作させることがで
き、その結果、従来のものでは得られなかった高いS/N
値を得ることができる。
第１図は本発明のディジタル・シグマデルタ変調器の一
実施例を示す回路図、第２図は第１図中のリミッタ回路
の一具体例を示す回路図、第３図は第２図のリミッタ回
路の伝達特性を示す特性図、第４図は本発明で使用され
るリミッタ回路の他の具体例を示す回路図、第５図は第
４図のリミッタ回路の伝達特性を示す特性図、第６図は
１次のシグマデルタ変調器を示す回路図、第７図は高次
シグマデルタ変調器を示す回路図、第８図は従来のリミ
ッタ回路を使った２次シグマデルタ変調器を示す回路
図、第９図は第８図中のリミッタ回路の具体例を示す回
路図、第10図は第９図のリミッタ回路の伝達特性を示す
特性図である。 11……加算器、12……量子化器、13……減算器、14……
リミッタ回路、15……フィルタ回路。
実施例を示す回路図、第２図は第１図中のリミッタ回路
の一具体例を示す回路図、第３図は第２図のリミッタ回
路の伝達特性を示す特性図、第４図は本発明で使用され
るリミッタ回路の他の具体例を示す回路図、第５図は第
４図のリミッタ回路の伝達特性を示す特性図、第６図は
１次のシグマデルタ変調器を示す回路図、第７図は高次
シグマデルタ変調器を示す回路図、第８図は従来のリミ
ッタ回路を使った２次シグマデルタ変調器を示す回路
図、第９図は第８図中のリミッタ回路の具体例を示す回
路図、第10図は第９図のリミッタ回路の伝達特性を示す
特性図である。 11……加算器、12……量子化器、13……減算器、14……
リミッタ回路、15……フィルタ回路。
Claims (2)
- 【請求項１】入力ディジタルデータと帰還データとを加
算する加算手段と、この加算手段の出力データを量子化
する量子化手段と、この量子化手段の出力データと前記
加算手段の出力データとの差を算出する減算手段と、こ
の減算手段の出力データをディジタル処理して前記帰還
データを生成するフィルタ回路とを備えたディジタル・
シグマデルタ変調器において、 前記加算手段→減算手段→フィルタ回路→加算手段の演
算ループ内の１箇所で、ｎビット長のデータラインの中
からMSB以外の上位ｍビットを除去した（ｎ−ｍ）ビッ
トのデータを取り出すリミッタ回路 を具備することを特徴とするディジタル・シグマデルタ
変調器。 - 【請求項２】前記リミッタ回路は、入力側のデータライ
ンのうちのMSB以外の上位ｍビットを除去した（ｎ−
ｍ）ビットを出力側のデータラインに直接に結線してな
ることを特徴とする請求項１記載のディジタル・シグマ
デルタ変調器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248855A JP2753126B2 (ja) | 1990-09-20 | 1990-09-20 | ディジタル・シグマデルタ変調器 |
| KR1019910016176A KR960002934B1 (ko) | 1990-09-20 | 1991-09-17 | 디지탈 시그마ㆍ델타변조기 |
| EP91115843A EP0476615B1 (en) | 1990-09-20 | 1991-09-18 | Digital sigma-delta modulator having a limiter circuit |
| DE69116046T DE69116046T2 (de) | 1990-09-20 | 1991-09-18 | Digitaler Sigma-Delta-Modulator mit Begrenzerschaltung |
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