KR960002934B1 - 디지탈 시그마ㆍ델타변조기 - Google Patents

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Abstract

내용 없음.

Description

디지탈 시그마ㆍ델타변조기
제1도는 본 발명의 디지탈 시그마ㆍ델타변조기의 1실시예를 나타낸 회로도.
제2도는 제1도중의 리미터회로의 한 구체예를 나타낸 회로도.
제3도는 제2도의 리미터회로의 전달특성을 나타낸 특성도.
제4도는 본 발명에서 사용되는 리미터회로의 다른 구체예를 나타낸 회로도.
제5도는 제4도의 리미터회로의 전달특성을 나타낸 특성도.
제6도는 1차 시그마ㆍ델타변조기를 나타낸 회로도.
제7도는 고차 시그마ㆍ델타변조기를 나타낸 회로도.
제8도는 종래의 리미터회로를 사용한 2차 시그마ㆍ델타변조기를 나타낸 회로도.
제9도는 제8도중의 리미터회로의 구체예를 나타낸 회로도.
제10도는 제9도의 리미터회로의 전달특성을 나타낸 특성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 가산기 12 : 양자화기
13 : 감산기 14 : 리미터회로
15 : 필터회로
[산업상의 이용분야]
본 발명은 오버샘플링(over sampling)형 디지탈/아나로그변환기(D/A변환기)에 사용되는 고차 시그마(∑)ㆍ델타(△)변조기에 관한 것으로, 특히 시그마ㆍ델타변조기의 동작의 안정화를 도모하기 위한 리미터회로에 관한 것이다.
[종래의 기술 및 그 문제점]
주지하고 있는 바와 같이 아나로그신호를 샘플치의 디지탈데이터로 부호화 하는 경우, 나이키스트(Nyquist)의 정리에 의해 신호주파수대역(fB)에 대해 2배이 샘플링주파수를 설정하면 원신호의 정보를 손상시키지 않는다는 것이 알려져 있다. 이 때문에, 일반적인 D/A변환기의 샘플링주파수(fS)는 신호주파수대역(fB)의 2.2~2.4배 정도로 설정되고 있다.
한편, 최근에는 샘플링주파수(fS)를 신호수주파수대역(fB) 보다 충분히 높게 설정함으로써 변조정밀도를 높혀 높은 S/N(신호대 잡음비)를 실현하도록 된 오버샘플링형 D/A변환기가 개발되어 실용화되고 있다. 단순한 오버샘플링형 D/A변환기의 S/Nmax는 비트수(분해능)를 n으로 하면,
S/Nmax=(3/2)22n(fS/2fB)..............................(1)
로 주어진다. 상기 식(1)로부터 D/A변환기의 분해능 n을 1비트 올림으로써 S/N은 6dB 개선되지만, 샘플링주파수(fS)를 2배로 올려도 S/N은 3dB 밖에 개선되지 않는다는 것을 알 수 있다.
그래서, 샘플링주파수(fS)를 그다지 높게 하지 않고서도 S/N을 높이는 방법이 종종 개발되고 있다. 그중의 하나로, 시그마ㆍ델타변조를 사용한 D/A변환기가 있고, 그 예로서는 「IEEE J. OF SOLID-STATE CIRCUITS AUGUST 1981 Vol. SC-16, No. 4, T. MISAWA, J. E. Iwersen "Single-Chip Per. Channel Code With Filters Utilizing ∑-△ Modulation"p333-p341」가 있다.
제6도는 1차 시그마ㆍ델타변조기를 사용한 1비트·D/A변환기를 나타낸 것으로, 도면에서 X(z), Y(z), E(z)는 각각 입력신호, 출력신호, 양자화오차의 z변환을 나타낸다. 입력단자에 입력되는 디지탈신호[X(z)]는 감산기(61)에 입력된다. 이 감산기(61)의 출력은 적분기(62)를 구성하는 가산기(63)에 입력된다. 상기 적분기(62)는 가산기(63)와 1클럭 지연회로(64)로 구성되고, 이 적분기(62)의 출력은 양자화기(65)에 공급된다. 이 양자화기(65)에서 양자화된 출력신호[Y(z)]는 1클럭 지연회로(66)를 매개해서 귀환신호로서 입력부의 감산기(61)에 공급된다.
제6도의 회로의 전달특성은 다음 식으로 표현된다.
Y(z)=X(z)+(1-z-1)E(z)..........................(2)
상기 식(2)에 있어서, 양자화오차[E(z)]는 통상은 입력신호[X(z)]와 무상관(無相關)이고 주파수특성도 평탄하다고 생각되므로, 제6도의 회로의 잡음주파수특성은 시스템의 클럭주기를 T로 하면,
(1-ejωT)=jωT 단, ωT＜1....................(3)
로 된다. 잡음은 주파수에 비례하므로, 샘플링주파수(fS)에 비해 신호주파수 대역(fB)를 충분히 낮게 하면, 샘플링주파수(fS)를 2배로 할때마다 신호대역에서의 S/N은 9dB 개선되는 것을 알 수 있다.
한편, 제7도는 고차 시그마·델타변조기를 사용한 1비트·D/A변환기를 나타낸 것으로, 이 회로는 제6도에 나타낸 회로와 비교해서 n단의 적분기(71)를 사용하고 있고, 귀환신호가 n단의 적분기(17)에도 공급되고 있는 정이 다르며, 제6도와 동일한 부분에는 동일한 도면번호를 붙이고 있다. 이 회로의 전달특성은 다음 식으로 표현된다.
Y(z)=X(z)+(1-z-1)nE(Z)...............(4)
이 고차 시그마·델타변조기의 차수를 n으로 하면, 샘플링주파수(fS)를 2배로 할때마다 신호대역에서의 S/N은 3×(2n+1)dB 개선되게 되어, 1차 시그마·델타변조기를 사용한 D/A변환기보다 대폭적으로 S/N이 개선된다.
그런데, 상기한 바와 같은 고차 시그마·델타변조기는, 양자화레벨이 2치(2値 ; 1비트)인 경우, 적분기(71)의 단수(n)가 2이상으로 되면 발진모드로 들어가지 않도록 하기위한 리미터회로가 필요하게 된다.
이와 같은 발진모드방지용 리미터회로를 사용한 D/A변환기의 일예로서, 「IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. SC-22, No. 3, JUNE 1987 P. J. A. NAUS et. al "A CMOS Stereo 16-bit D/A Converter for Digital Audio"」의 회로를 제8도에 나타내고, 제8도의 리미터회로의 구체예를 제9도에 나타내며, 그 전달특성을 제도에 나타내고 있다.
제9도의 리미터회로에 있어서, 도면번호 91은 인버터회로, 92는 배타적 OR회로, SW1-SW19는 스위치 회로이고, 이들 스위치회로(SW1-SW19)는 전송게이트, 클럭에 의해 제어되는 인버터회로 등을 사용하여 구성할 수 있다.
그러나, 제9도에 나타낸 바와 같은 종래의 리미터회로는, 구성이 비교적 복잡하고, 어떻게 회로를 구성하더라도 상당한 시간지연이 발생하므로, 샘플링 주파수(fS)를 충분히 올릴 수 없어서 S/N의 개선이 제한된다는 문제가 있었다.
상기한 바와 같이 시그마·델타변조의 차수(n)를 2 이상으로 한 오버샘플링형 D/A변환기는, 샘플링레이트를 올림으로써 S/N을 대폭적으로 개선할 수 있지만, 발진모드 방지를 위해 필요하게 되는 리미터회로는, 종래 그 구성이 복잡하고, 상당한 시간지연이 발생하므로, 샘플링주파수(fS)를 충분히 올릴 수 없어서 S/N의 개선이 제한된다는 문제가 있었다.
[발명의 목적]
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 2차 이상의 시그마·델타변조기를 사용한 오버샘플링형 D/A변환기에 있어서 필요한 리미터회로의 구성이 비교적 간단하고, 그 시간지연을 무시할 수 있으며, 샘플링주파수(fS)를 충분히 올려 S/N을 대폭적으로 개선할 수 있도록 된 오버샘플링형 D/A변환기를 실현할 수 있는 시그마·델타변조기를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명에 따른 시그마·델타변조기는, 입력디지탈데이터와 귀환데이터를 가산하는 가산수단과, 이 가산수단의 출력데이터를 양자화하는 양자화수단, 이 양자화수단의 출력데이타와 상기 가산수단의 출력데이터의 차를 산출하는 감산수단, 이 감산수단의 출력데이터를 디지탈처리해서 상기 귀환데이터를 생성하는 필터회로 및, 상기 가산수단→감산수단→필터회로→가산수단의 연산루프내의 적어도 1군데에 배치되어 n비트길이의 데이터라인중에서 MSB 이외의 상위 m비트를 제거한 (n-m)비트의 데이터를 취출하여 톱니파 출력을 생성하는 리미터회로를 구비한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 있어서, n비트길이의 데이터라인중에서 MSB(최상위비트) 이외의 상위 m비트를 제거한 (n-m)비트의 데이터를 취출하는 리미터회로는, 구성이 비교적 간단하고, 그 시간지연을 무시할 수 있으므로, 시그마·델타변조기를 안정하게 동작시킬 수 있게 된다. 따라서, 2차이상의 시그마·델타벤조기를 사용한 오버샘플링형 D/A변환기에 있어서, 샘플링주파수(fS)를 올려 S/N을 대폭적으로 개선할 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제1도는 2차 시그마·델타변조기를 사용한 1비트·D/A변환기를 나타낸 것으로, 도면에서 X(z), Y(z), E(z)는 각각 입력신호, 출력신호, 양자화오차의 z변환을 나타낸다. 입력디지탈신호[X(z)]는 가산기(11)에서 귀환데이터와 가산한다. 이 가산기(11)의 출력은 양자화기(12)에 공급되고, 이 양자화기(12)에서 양자화된 출력신호[Y(z)]와 상기 가산기(11)의 출력이 감산기(13)에서 감산된다. 이 감산기(13)의 출력데이터는 필터회로(15)에서 디지탈처리되어 상기 귀환데이터로 된다. 이 필터회로(15)는 적분기(16)와 1클럭 지연회로(17)로 구성되어 있다. 그리고, 이 필터회로(15)의 중간에 리미터회로(14)가 삽입되어 있다.
상기 리미터회로(14)는 n비트길이의 데이터라인중에서 MSB 이외의 상위 m비트를 제거한 (n-m)비트의 데이터를 취출하도록 구성되어 있다. 본 예에서는, 21비트길이의 데이터라인중에서 2SB의 1비트를 제거한 20비트의 데이터를 취출하도록 구성되어 있다. 이 경우, 제2도에 나타낸 바와 같이 입력측의 데이터라인중 MSB 이외의 상위 m비트를 제거한 (n-m)비트를 출력측의 데이터라인에 직접 결선하도록 하면 대단히 간단한 구성으로 할 수 있는데, 입력측의 데이터라인과 출력측의 데이터라인간에 예컨대 랫치회로를 설치해서 MSB 이외의 상위 m비트를 제거한 (n-m)비트를 선택하도록 해도 좋다.
상기 리미터회로(14)의 전달특성은 제3도에 나타낸 바와 같이 톱니파 특성을 나타낸다. 이 특성은 제10도에 나타낸 종래예와 같은 평탄한 클리프(clip) 특성과 다르게 되어 있어 언듯 특성이 나쁜 것처럼 생각되지만, 이 리미터회로(14)의 동작은 통상의 신호에서는 전혀 동작하지 않고 이상한 대진폭신호가 입력될 때만 동작하면 좋으므로, 평탄한 클리프특성일 필요는 전혀 없고 톱니파 특성으로 충분한 것이다.
상기 제1도의 2차 시그마·델타변조기의 전달트성은
Y(z)=X(z)+(1-z-1)2E(z)......................(5)
로 표현되고, 제7도 및 제8도에 나타낸 종래의 D/A변환기와 완전히 같은 특성으로 된다.
또한, 제1도에 나타낸 회로구성은 제7도에 나타낸 종래의 회로구성과 비교해서 가산기(감산기)의 수를 적게 할 수 있고, 샘플링주파수를 보다 높게 할 수 있다.
또, 리미터회로(14)의 삽입위치는 제1도에 나타낸 위치에 한정되지 않고, 상기 가산기(11)→감산기(13)→필터회로(15)→가산기(11)의 연산루프내의 적당한 위치에 1군데만 설치하면 좋다.
제4도는 본 발명에서 사용되는 리미터회로의 다른 구체예를 나타낸 것으로, 예컨대 21비트길이의 데이터 라인중에서 2SB와 3SB의 2비트를 제거한 19비트의 데이터를 취출하도록 결선하고 있다. 이 리미터회로의 전달특성을 제5도에 나타내고 있다. 이와 같은 리미터회로를 사용한 경우에도 상기 실시예와 동일한 효과를 얻을 수 있다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 변기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 고차 시그마·델타변조기에 의하면, 연산루프의 도중에서 신호라인의 MSB 이외의 상위 m비트를 제거함으로써 리미터 특성을 얻고 있으므로, 리미터회로의 구성이 비교적 간단하고, 리미터회로에 의한 시간지연이 전혀 발생하지 않거나 거의 무시할 수 있다.
따라서, 본 발명의 디지탈 시그마ㆍ델타변조기를 사용한 오버샘플링형 D/A변환기는, 종래의 것보다 높은 샘플링주파수(fS)로 동작시킬 수 있고, 그 결과 종래의 것에서는 얻을 수 없었던 높은 S/N을 얻을 수 있다.

Claims (4)

  1. 입력디지탈데이터와 귀환데이터를 가산하는 가산수단(11)과, 상기 가산수단(11)의 출력데이터를 양자화하는 양자화수단(12), 상기 양자화수단(12)의 출력데이터와 상기 가산수단(11)의 출력데이터의 차를 산출하는 감산수단(13), 상기 감산수단(13)의 출력데이터를 디지탈처리해서 상기 귀환데이터를 생성하는 필터회로(15) 및, 상기 가산수단(11)→감산수단(13)→필터회로(15)→가산수단(11)의 연산루프내의 적어도 1군데에 배치되어 n비트길이의 데이터라인중에서 MSB 이외의 상위 m비트를 제거한 (n-m)비트의 데이터를 취출하여 톱니파 출력을 생성하는 리미터회로(14)를 구비한 것을 특징으로 하는 디지탈 시그마·델타변조기.
  2. 제1항에 있어서, 상기 리미터회로(14)는, 입력측의 데이터라인중 MSB 이외의 상위 m비트를 제거한 (n-m)비트를 출력측의 데이터라인에 직접 결선하여 이루어진 것을 특징으로 하는 디지탈 시그마·델타변조기.
  3. 제1항에 있어서, 상기 리미터회로(15)의 출력을 랫치하는 랫치 회로를 더 구비한 것을 특징으로 하는 디지탈 시그마·델타변조기.
  4. 제1항에 있어서, 상기 리미터회로(14)는, 입력디지탈데이터가 이상한 대진폭신호를 가질때만 비트데이터를 취출하도록 동작하는 것을 특징으로 하는 디지탈 시그마·델타변조기.
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