JPH11308110A

JPH11308110A - デルタシグマ型アナログデジタル変換器

Info

Publication number: JPH11308110A
Application number: JP10109468A
Authority: JP
Inventors: Ichiro Fujimori; 一郎藤森
Original assignee: Asahi Kasei Microsystems Co Ltd
Current assignee: Asahi Kasei Microsystems Co Ltd
Priority date: 1998-04-20
Filing date: 1998-04-20
Publication date: 1999-11-05

Abstract

(57)【要約】【課題】量子化器の分解能を上げつつ多ビットＤ／Ａ変
換時の非線形性の影響を軽減する。【解決手段】加算器１００、積分器１０１、１ビットＡ
／Ｄ変換器１０２、１ビットＤ／Ａ変換器１０３、加算
器１０４を含むデルタシグマループと、加算器１１０、
積分器１１１、ｍビットＡ／Ｄ変換器１１２、ｍビット
Ｄ／Ａ変換器１１３、加算器１１４を含むデルタシグマ
ループとをカスケード接続し、増幅器１２０とｎビット
Ａ／Ｄ変換器１２１と増幅器１２２と、１次微分器１２
３と加算器１２４と１次微分器１２５と加算器１２６と
を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デルタシグマ型の
アナログデジタル変換器（Ａ／Ｄ変換器）に関する。

【０００２】

【従来の技術】デルタシグマ型Ａ／Ｄ変換器は、入力信
号Ｘを必要周波数帯域ｆ_bのナイキスト周波数２ｆ_bよ
りも高い周波数でサンプリングする。これにより、量子
化ノイズを高周波数域に押し出すノイズシェイピングを
行うことができ、その結果、低分解能の量子化器（一般
には１ビットの量子化器）を用い、必要周波数帯域Ｆｂ
内において、高いＳ／Ｎ比でＡ／Ｄ変換を行うことが可
能なものである。

【０００３】図６には従来の２次のデルタシグマ変調型
Ａ／Ｄ変換器のブロック構成図であり、この２次のデル
タシグマ変調型変換器は、２つの積分器１１、１３と、
１ビットの量子化器１４（１ビットＡ／Ｄ変換器１５、
１ビットＤ／Ａ変換器１６））と、加算器１０、１２
と、乗算器１７（係数「２」）とを有し、アナログ入力
信号Ｘをデジタル信号Ｙに変換する。

【０００４】１ビットＤ／Ａ変換器１６の出力信号を
Ｙ’とし、１ビットＡ／Ｄ変換器１５で発生する量子化
ノイズをＱ₁とすると、「Ｙ＝（（Ｘ−Ｙ’）・（ｚ^-1
／（１−ｚ^-1））−２Ｙ’）・（ｚ^-1／（１−ｚ^-1））
＋Ｑ₁」、「Ｙ’＝Ｙ（アナログ値とデジタル値とが等
しいと見る）」より、以下の式（１）が得られる。

【０００５】Ｙ＝Ｘｚ^-2＋Ｑ₁・（１−ｚ^-1）² （１）この式によれば、Ｑ₁には２次の微分関数（１−ｚ^-1）
²の項が乗じられているので、量子化ノイズＱ₁は２次
のノイズシェイピングが行われることになる。

【０００６】周波数と量子化ノイズとの関係を模試的に
示すと図７に示すようになる。ここで、ｆ_bは必要周波
数帯域、ｆ_s／２はサンプリング周波数の半分の値、
（ｆ_s／２）／ｆ_bはオーバーサンプリング比である。
ノイズの周波数特性はノイズシェイピングの次数によっ
て定まり、次数が高い程、低域側のノイズは減少すると
共に高域側のノイズは増加する。なお、帯域ｆ_b外の量
子化ノイズはデルタシグマ変調器の後段に設けられるデ
ジタルフィルタで除去される。

【０００７】ところで、図６に示したデジタルシグマ型
Ａ／Ｄ変換器は、量子化器１４内に、１ビットのデジタ
ルアナログ変換を行う１ビットＤ／Ａ１６を用いる点に
特徴があり、１ビットＤ／Ａ１６は２つのレベルのアナ
ログ信号しか用いないので理想の線形性が得られ、この
ため、アナログ素子のマッチング等の制限を受けなくな
りＬＳＩ上での集積化が容易である等の利点を有する。
１ビットＤ／Ａの替わりに複数ビットのアナログデジタ
ル変換を行う多ビットＤ／Ａを用いると、３レベル以上
のアナログ信号を用いなければならないので、量子化時
の線形性が失われる。

【０００８】さて、このようなデジタルシグマ型Ａ／Ｄ
変換器において、ある必要帯域ｆ_b内での高Ｓ／Ｎ比を
達成するためには３つの方法が考えられる。第１は、オ
ーバーサンプリング比を高くすることである。これは図
８（ａ）に示すように、ｆ_sより周波数の高いｆ’_sを
設定してオーバーサンプリング比を高くして、必要帯域
ｆ_b内でノイズを減少させるものであるが、デルタシグ
マ変調器、デジタルフィルタの高速動作が必要となり、
ｆ_bが高周波帯域の場合には実現が難しいとされてい
る。

【０００９】第２には、ノイズシェイピングの次数を上
げることが考えられる。図８（ｂ）に示すように、ノイ
ズシェイピングの次数を例えば２次から３次にして必要
帯域ｆ_b内でノイズを減少させるものであるが、次数を
上げるとデルタシグマ変調器の動作が不安定になること
が知られており、４次程度が限界とされている。

【００１０】第３には、量子化器の分解能を上げること
が考えられる。図８（ｃ）に示すように、量子化器の分
解能を上げて必要帯域ｆ_b内でノイズを減少させるもの
である。

【００１１】そこで、量子化器の分解能を上げるように
したデルタシグマ型Ａ／Ｄ変換器の従来例のブロック構
成図を図９、図１０に示す。図９に示すものは、図６に
示したデルタシグマ型Ａ／Ｄ変換器の量子化器１４を多
ビットにしたものであり、量子化器はｍビットＡ／Ｄ変
換器２５とｍビットＤ／Ａ変換器２６とを備える。

【００１２】ｍビットＡ／Ｄ変換器２５の量子化ノイズ
をＱ_m、ｍビットＤ／Ａ変換器２６の非線形ノイズをＥ
_mとすると、「Ｙ＝（（Ｘ−Ｙ’）・（ｚ^-1／（１−ｚ
^-1））−２Ｙ’）・（ｚ^-1／（１−ｚ^-1））＋Ｑ_m」、
「Ｙ’＝Ｙ＋Ｅ_m」となるので、「Ｙ＝Ｘｚ^-2＋Ｑ_m・
（１−ｚ^-1）²−Ｅ_mｚ^-1（１−ｚ^-1）−Ｅ_mｚ^-1」な
る式が得られる。この式において、「Ｅ_mｚ^-1（１−ｚ
^-1）≪Ｅ_mｚ^-1」が成り立ち、また、簡略化のため「−
Ｅ_mｚ^-1」を「Ｅ_m」で置き換えると（Ｅ_mはノイズ成
分のため符号を考慮しなくても良い）、次式（２）が得
られる。

【００１３】Ｙ＝Ｘｚ^-2＋Ｑ_m・（１−ｚ^-1）²＋Ｅ_m （２）この式の第２項「Ｑ_m・（１−ｚ^-1）²」はｍビット量
子化ノイズに対して２次のノイズシェイピングをしたも
の、第３項Ｅ_mは非線形ノイズであるため、非線形ノイ
ズがそのまま出力されることが分かる。このため、一般
に、ｍビットＤ／Ａ変換器２６のキャリブレーション処
理が必要となり、ｍが大きくなるとキャリブレーション
が複雑になるという問題があった。

【００１４】このような従来技術は、例えば「J.W.Fatt
aruso,"Self-calibration techniques for a second or
der Multi-bit Sigma-delta modulator ",IEEE J.of So
lid-state Circuits,vol.28,no.12,Dec.1993,pp.1216-1
223 」等の文献に記載されている。

【００１５】また、図１０に示すものは他の従来技術の
構成であり、これは、キャリブレーション処理を複雑に
せずに、見かけ上の分解能を上げるものである。図９に
示したものとの相違点は、ｍビットＡ／Ｄ変換器２５の
量子化ノイズＱ_mを抽出し、これを増幅器３１で２^m倍
した後にｎビットＡ／Ｄ変換器３２で再度量子化した
後、さらに、再量子化の結果を増幅器３２で２^-m倍し、
これを２次微分器３４で２次のノイズシェイピングを行
ったものを、加算器３５によってＹ₁（ｍビットＡ／Ｄ
変換器２５の出力）と加算している。

【００１６】ここで、式（２）を参照すると「Ｙ₁＝Ｘ
ｚ^-2＋Ｑ_m・（１−ｚ^-1）²＋Ｅ_m」が成立し、また、
増幅器３１の入力を「Ｑ_m＋Ｅ_m」、増幅器３３の出力
をＹ ₂とすると、「Ｙ₂＝（（Ｑ_m＋Ｅ_m）・２^m＋Ｑ
_n）・２^-m＝Ｑ_m＋Ｅ_m＋Ｑ _n２^-m」となるので、「Ｙ
＝Ｙ₁−（１−ｚ^-1）²Ｙ₂＝Ｘｚ^-2＋Ｅ_m−（１−ｚ
^-1）²・Ｅ_m−（１−ｚ^-1）²・Ｑ_n２^-m 」となる。
この式において、「Ｅ _m（１−ｚ^-1）²≪Ｅ_m」が成り
立つので、次式（３）が得られる。

【００１７】Ｙ＝Ｘｚ^-2＋（１−ｚ^-1）²・Ｑ_n２^-m＋Ｅ_m （３）この式の第２項「（１−ｚ^-1）²・Ｑ_n２^-m」は、ｎビ
ットの量子化ノイズを「１／２^m」倍しているので、見
かけ上（ｍ＋ｎ）ビットの量子化器の量子化ノイズとな
る「Ｑ_n２^-m」に対して２次のノイズシェイピングをし
たもの、第３項Ｅ_mは非線形ノイズであるため、非線形
ノイズがそのまま出力されることが分かる。この従来技
術によれば、見かけ上の分解能を上げることはできるも
のの、ｍビットＤ／Ａ変換器２６の非線形性Ｅ_mは依然
として存在する。

【００１８】このような従来技術は、例えば「T.L.Broo
ks.etal."A Cascaded Sigma-DeltaPipeline A/D Conver
ter with 1.25Mhz signal Bandwidth and 89dB SNR",IE
EEJ.of Solid-state Circuits,vol.28,no.12,Dec.1997,
pp.1896-1906」等の文献に記載されている。

【００１９】

【発明が解決しようとする課題】さて、サンプリング周
波数ｆ_sが回路動作速度の制限で固定された場合、オー
バーサンプリング比を小さくすることにより、必要帯域
ｆ_bを広くすることができる。必要帯域ｆ_bが広くなっ
た分の帯域内量子化ノイズの増加は、従来技術で説明し
たように、マルチビットの量子化器を用いて量子化ノイ
ズ自体を減らす事により相殺され、その結果、高帯域、
高Ｓ／Ｎ比のＡ／Ｄ変換が実現できるが、この場合、量
子化器を構成する多ビットＤ／Ａ変換器の非線形性に対
する対策が必要になるという問題があった。

【００２０】本発明はこのような従来の課題を解決する
ためになされたもので、その目的は量子化器の分解能を
上げつつ多ビットＤ／Ａ変換時の非線形性の影響を軽減
可能なデルタシグマ型Ａ／Ｄ変換器を提供することにあ
る。

【００２１】また、本発明の他の目的は、非線形性を完
全になくすために、量子化器の分解能を１ビットにし再
量子化を行い高次のノイズシェイピングと量子化ノイズ
の低減を同時に実現するデルタシグマ型Ａ／Ｄ変換器を
提供することにある。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明は、デルタシグマループを複数
段カスケード接続したアナログデジタル変換器であっ
て、初段のデルタシグマループは、入力されるアナログ
信号を１ビットの量子化信号を出力するように構成され
ていると共に、最終段のデルタシグマループ内に設けら
れた第１の量子化手段の入力信号または出力信号もしく
はその組み合わされた信号を多ビットの量子化信号にす
る第２の量子化手段を備えていることを特徴とするデル
タシグマ型アナログデジタル変換器である。

【００２３】この発明によれば、初段ではアナログ信号
を１ビット量子化し、最終段では入力信号または出力信
号もしくはその組み合わされた信号を多ビット量子化す
るので、１ビット量子化信号、多ビット量子化信号、お
よびこの多ビット量子化時の量子化ノイズに対してデジ
タル信号処理を行って、多ビット量子化時の非線形ノイ
ズや量子化ノイズに対してノイズシェイピングを行うこ
とが可能となる。

【００２４】また、請求項２に係る発明は、入力される
アナログ信号をデジタル信号に変換するアナログデジタ
ル変換器であって、入力信号を積分する積分手段と、こ
の積分手段による積分結果を量子化する量子化手段と、
この量子化手段による量子化結果をアナログ信号に変換
するデジタルアナログ変換手段と、を含みこのアナログ
信号を帰還するようにしたものを１段として複数段カス
ケード接続した第１の手段と、前記第１の手段における
最終段における量子化手段の入力信号または出力信号も
しくはその組み合わされた信号をｎ（ｎは２以上の整
数）ビットの量子化信号にする第２の手段と、前記第１
の手段と、前記第２の手段とからの出力信号に基づい
て、所定のデジタル信号処理を行う信号処理手段と、を
備え、前記第１の手段は、その初段の量子化手段が１ビ
ットの量子化を行うと共に、その最終段の量子化手段が
ｍ（ｍは１以上の整数）ビットの量子化を行うことを特
徴とするデルタシグマ型アナログデジタル変換器であ
る。

【００２５】この発明によれば、第１のＡ／Ｄ変換手段
はカスケード接続された複数段のデルタシグマ変調器で
構成され、最終段はｍ（ｍは１以上の整数）ビットの量
子化信号を発生する。さらに、第２のＡ／Ｄ変換手段
は、第１のＡ／Ｄ変換手段における最終段のｍビット量
子化器の入力信号または出力信号もしくはその組み合わ
された信号をｎビットで再量子化する。またさらに、第
２のＡ／Ｄ変換手段が発生するｎビットの再量子化信号
に対してノイズシェイピングを行い、第１のＡ／Ｄ変換
手段が発生するｍビットの量子化信号より減算する信号
処理を行う。その結果、アナログデジタル変換器の出力
に直接現れるｍビットの量子化ノイズは除去され、ｎビ
ットで再量子化した事による（ｍ＋ｎ）ビット分解能相
当の低い量子化ノイズのみが現れる。また、ノイズシェ
イピングの効果によりｍビット量子化器が発生する非線
形ノイズは低減される。

【００２６】また、請求項３に係る発明は、請求項２に
おいて、さらに、前記第１の手段における最終段の量子
化手段の入力信号または出力信号もしくはその組み合わ
された信号を２のべき乗倍する第１の増幅手段と、前記
第２の手段による量子化信号を２のべき乗分の１とする
第２の増幅手段と、を備えたことを特徴とするデルタシ
グマ型アナログデジタル変換器である。

【００２７】この発明によれば、多ビット量子化時の量
子化ノイズに対して、第１の増幅手段と第２の増幅手段
とが２のべき乗の乗算を行うようにすることで、簡易な
構成で、量子化ノイズに対してノイズシェイピングを行
うことが可能となる。

【００２８】また、請求項４に係る発明は、請求項２お
よび３のいずれかにおいて、前記第２の手段は、前記第
１の手段における最終段の量子化手段の入力信号と出力
信号とから量子化ノイズを抽出し、抽出した量子化ノイ
ズを量子化することを特徴とするデルタシグマ型アナロ
グデジタル変換器。

【００２９】この発明によれば、第２の手段によって、
簡易な構成で最終段での量子化ノイズを抽出してこれを
量子化することが可能となる。さらに、請求項５に係る
発明は、請求項２および３のいずれかにおいて、前記第
２の手段は、前記第１の手段における最終段の量子化手
段の入力信号を量子化し、前記量子化手段の出力信号と
加減算することを特徴とするデルタシグマ型アナログデ
ジタル変換器である。

【００３０】この発明によれば、簡易な構成で最終段の
量子化手段の入力信号を量子化して、量子化手段の出力
信号と加減するようにして、第２の手段を実現できる。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は、本発明の第１の実施形
態のデルタシグマ型Ａ／Ｄ変換器のブロック構成図であ
り、このデルタシグマ型Ａ／Ｄ変換器は、入力信号がｘ
で、加算器１００、積分器１０１、１ビットＡ／Ｄ変換
器１０２、１ビットＤ／Ａ変換器１０３、加算器１０４
を含むデルタシグマループと、入力信号が１ビットＡ／
Ｄ変換器１０２の量子化ノイズＱ₁で、加算器１１０、
積分器１１１、ｍビットＡ／Ｄ変換器１１２、ｍビット
Ｄ／Ａ変換器１１３、加算器１１４を含むデルタシグマ
ループとをカスケード接続し、さらに、加算器１１４の
出力であるｍビットＡ／Ｄ変換器１１２の量子化ノイズ
Ｑ_mを２^m倍する増幅器１２０と、この増幅結果に対し
てｎビットのＡ／Ｄ変換を行うｎビットＡ／Ｄ変換器１
２１と、このデジタル信号を２^-m倍する増幅器１２２
と、この増幅結果を１次微分する１次微分器１２３と、
この微分結果とｍビットＡ／Ｄ変換器１１２の出力（Ｙ
₂）とを加算する加算器１２４と、この加算結果を１次
微分する１次微分器１２５と、この微分結果と１ビット
Ａ／Ｄ変換器１０２の出力（Ｙ₁）を１次遅延器１５０
で遅延させた信号とを加算する加算器１２６とを有す
る。なお、この構成において、点線で囲んだ構成要素が
存在しないとすれば、一般的なカスケード型デルタシグ
マ変調器と同じ構成になり、また、ｎビットＡ／Ｄ変換
器１２１として、パイプライン型、フラッシュ型等様々
の方式のアナログデジタル変換器を採用可能である。

【００３２】今、ｍビットＤ／Ａ変換器１１３の非線形
ノイズをＥ_m、１ビットＡ／Ｄ変換器１０２の量子化ノ
イズＱ₁、ｎビットＡ／Ｄ変換器１２１の量子化ノイズ
をＱ _n、１ビットＡ／Ｄ変換器１０２の出力をＹ₁、ｍ
ビットＡ／Ｄ変換器１１２の出力をＹ₂、増幅器１２２
の出力をＹ₃、加算器１２４の出力をＹ_sumとすると、
「Ｙ₁＝Ｘｚ^-1＋Ｑ₁・（１−ｚ^-1）」、「Ｙ₂＝Ｑ₁
ｚ^-1＋Ｑ_m・（１−ｚ ^-1）＋Ｅ_m＋Ｑ_n２^-m」、「Ｙ₃
＝Ｑ_m＋Ｑ_n２^-m」、「Ｙ_sum＝Ｙ₂−Ｙ₃・（１−ｚ
^-1）＝Ｑ₁−Ｑ_n２^-m・（１−ｚ^-1）＋Ｅ_m」となるの
で、出力Ｙは「Ｙ＝Ｙ₁ｚ^-1−Ｙ_sum・（１−ｚ^-1）＝
Ｘｚ^-2＋Ｑ_n２^-m・（１−ｚ^-1）²−Ｅ _m・（１−
ｚ^-1）」となり、次式（４）が得られる。

【００３３】Ｙ＝Ｘｚ^-2＋Ｑ_n２^-m・（１−ｚ^-1）²−Ｅ_m・（１−ｚ^-1）（４）この式の第２項「Ｑ_n２^-m・（１−ｚ^-1）²」は、ｎビ
ットの量子化ノイズを「１／２^m」倍しているので、見
かけ上（ｍ＋ｎ）ビットの量子化器の量子化ノイズとな
る「Ｑ_n２^-m」に対して２次のノイズシェイピングをし
たもの、第３項「Ｅ_m・（１−ｚ^-1）」は、非線形ノイ
ズに対して１次のノイズシェイピングをしたもので、こ
の実施の形態によれば、見かけ上の分解能を上げつつ非
線形性も低減可能となる。

【００３４】即ち、点線で囲んだ構成要素が存在しない
と仮定し、２段目の量子化器をｍビットの量子化器で構
成し、２段目の入力を１段目での１ビット量子化ノイズ
Ｑ₁とすると、Ｙ₂には、Ｑ₁と１次でノイズシェイピ
ングされたＱ_mが現れる。Ｙ ₂をさらに１次でノイズシ
ェイピングし、１段目の出力Ｙ₁より減算すれば、Ｑ ₁
は除去され、出力Ｙには２次でノイズシェイピングされ
たｍビットの量子化ノイズのみが現れる。さらに、点線
で囲んだ構成要素が存在すると仮定すると、ｍビットの
量子化ノイズＱ_mをｎビットＡ／Ｄ変換器１２１で再量
子化するので、図８と同じように（ｍ＋ｎ）ビット相当
の量子化器の量子化ノイズとなっている。しかしなが
ら、非線形性Ｅ_mは１次微分器１２５による１次のノイ
ズシェイピングにより大幅に軽減される。因みに、オー
バーサンプリング比１２８では、約６３分の１になるこ
とが確認された。

【００３５】次に、本発明の第２の実施形態のデルタシ
グマ型Ａ／Ｄ変換器について説明する。図２は、このデ
ルタシグマ型Ａ／Ｄ変換器のブロック構成図であり、こ
のデルタシグマ型Ａ／Ｄ変換器は、図１に示すものにお
いて、１段目のデルタシグマループに２つの積分器１０
１、１０５を設け、これに応じて乗算器１０６と加算器
１０７を備えた点と、１次微分器１２５の替わりに２次
微分器１２７を設けた点に特徴がある。なお、図１に示
すものと同一の符号を付した構成要素は、図１に示すも
のと同一のものである。

【００３６】今、ｍビットＤ／Ａ変換器１１３の非線形
ノイズをＥ_m、１ビットＡ／Ｄ変換器１０２の量子化ノ
イズＱ₁、ｎビットＡ／Ｄ変換器１２１の量子化ノイズ
をＱ _n、１ビットＡ／Ｄ変換器１０２の出力をＹ₁、ｍ
ビットＡ／Ｄ変換器１１２の出力をＹ₂、増幅器１２２
の出力をＹ₃、加算器１２４の出力をＹ_sumとすると、
図６に対するものの式（１）より「Ｙ₁＝Ｘｚ^-2＋Ｑ₁
・（１−ｚ^-1）²」、、また、実施形態１のＹ₂、Ｙ₃
と同様に「Ｙ₂＝Ｑ₁ｚ^-1＋Ｑ_m・（１−ｚ^-1）＋
Ｅ_m」、「Ｙ₃＝Ｑ_m＋Ｑ_n２^-m」となり、さらに、
「Ｙ_sum＝Ｙ₂−Ｙ₃・（１−ｚ^-1）＝Ｑ₁−Ｑ_n２^-m
・（１−ｚ^-1）＋Ｅ_m」となるので、「Ｙ＝Ｙ ₁ｚ^-1−
Ｙ_sum・（１−ｚ^-1）²＝Ｘｚ^-3＋Ｑ_n２^-m・（１−ｚ
^-1）³−Ｅ_m・（１−ｚ^-1）²」となり、次式（５）が
得られる。

【００３７】Ｙ＝Ｘｚ^-3＋Ｑ_n２^-m・（１−ｚ^-1）³−Ｅ_m・（１−ｚ^-1）² （５）この式の第２項「Ｑ_n２^-m・（１−ｚ^-1）³」は、ｎビ
ットの量子化ノイズを「１／２^m」倍しているので、見
かけ上（ｍ＋ｎ）ビットの量子化器の量子化ノイズとな
る「Ｑ_n２^-m」に対して３次のノイズシェイピングをし
たもの、第３項「Ｅ_m・（１−ｚ^-1）²」は、非線形ノ
イズに対して２次のノイズシェイピングをしたもので、
この実施の形態によっても、見かけ上の分解能を上げつ
つ非線形性も低減可能となり、しかも第１の実施形態よ
りも非線形ノイズを低減できる。

【００３８】以上説明してきたように、第１、第２の実
施形態によれば、見かけ上の分解能を上げつつ非線形性
も低減できる。さて、ｎビットＡ／Ｄ変換器による再量
子化が有効なのはデルタシグマ変調器内に設けた量子化
器が多ビットの場合だけとは限らない。完全な線形性が
要求され、かつ、量子化ノイズの低減が必要な場合、１
ビット量子化器の量子化ノイズを抽出し、ｎビットＡ／
Ｄ変換器により再量子化する方法も考えられる。この場
合には、本発明による図１および図２のｍビット量子化
器は１ビット量子化器に置き換えられる。その結果、出
力に現れる量子化ノイズは、ｎビット相当になり、（ｍ
＋ｎ）ビットに比べて量子化ノイズが増加するが、完全
な線形性が保たれる。

【００３９】このような場合でも、本発明は高次で安定
なノイズシェイピングを実現できるというメリットがあ
る。図８に示したシングルループ型のものにおいて、１
ビット量子化するようにした場合、３次以上のノイズシ
ェイピイングでは不安定になってしまうため、入力を減
衰させたり、入力振幅を制限することが一般的である。

【００４０】このような不具合を解消するための、本発
明の第３の実施の形態について説明する。図３に示すよ
うに、このデルタシグマ型Ａ／Ｄ変換器は、入力信号が
ｘで、加算器１００、１０４、１０７、積分器１０１、
１０５、１ビットＡ／Ｄ変換器１０２、１ビットＤ／Ａ
変換器１０３、乗算器１０６（係数２）とを含むデルタ
シグマループと、入力信号がＱ₁で、加算器１５０、１
５４、１５７、積分器１５１、１５５、１ビットＡ／Ｄ
変換器１５２、１ビットＤ／Ａ変換器１５３、乗算器１
５６（係数２）とを含むデルタシグマループとをカスケ
ード接続し、さらに、加算器１５４の出力に対してｎビ
ットのＡ／Ｄ変換を行うｎビットＡ／Ｄ変換器１２１
と、このデジタル信号を２次微分する２次微分器１３１
と、この微分結果と１ビットＡ／Ｄ変換器１５２の出力
（Ｙ₂）とを加算する加算器１２４と、この加算結果を
２次微分する２次微分器１２７と、この微分結果と１ビ
ットＡ／Ｄ変換器１０２の出力（Ｙ₁）に対して２次遅
延部１３０で２次遅れを与えたものとを加算する加算器
１２６とを有する。

【００４１】このカスコード型の１ビットデルタシグマ
変調器では、３次以上のノイズシェイピングを２次以下
の安定なシングルループを縦続接続して実現するので、
入力の振幅レベルに依存せず安定である。

【００４２】さて、第２実施形態のＹ₁と同様に「Ｙ₁
＝Ｘｚ^-2＋Ｑ₁・（１−ｚ^-1）²」、この式において入
力Ｑ₁、量子化ノイズＱ₂と見ると「Ｙ₂＝Ｑ₁ｚ^-2＋
Ｑ₂・（１−ｚ^-1）²」、「Ｙ₃＝Ｑ₂＋Ｑ_n」、「Ｙ
_sum＝Ｙ₂−Ｙ₃・（１−ｚ ^-1）²＝Ｑ₁ｚ^-2−Ｑ_n・
（１−ｚ^-1）²」なので、「Ｙ＝Ｙ₁ｚ^-2−Ｙ_sum・
（１−ｚ^-1）²＝Ｘｚ^-4＋Ｑ_n・（１−ｚ^-1）⁴」とな
るので次式（６）が得られる。

【００４３】Ｙ＝Ｘｚ^-4＋Ｑ_n・（１−ｚ^-1）⁴ （６）この式（６）によれば、ｎビット相当の量子化ノイズＱ
_nは４次でノイズシェイピングされると共に、非線形成
分Ｅ_mを完全に消去することができる。従って、この実
施の形態によれば、量子化ノイズを低減すると共に完全
な線形性を得られ、安定で高次のノイズシェイピングを
実現することが可能である。したがって、入力信号に対
して特別な処理を行う必要がない。

【００４４】図４に第４の実施形態の構成図を示す。こ
れは図２に示すものにおいて、加算器１１４を取り除
き、ｍビットＡ／Ｄ変換器１１２の入力（Ｙ₂−Ｑ_m）
を増幅器１２０に入力させると共に、ｍビットＡ／Ｄ変
換器１１２の出力Ｙ₂を増幅器１２２の出力と加算する
加算器１５１を備えている。

【００４５】本発明においては、再量子化する最終段の
信号は量子化ノイズであるとは限らない。即ち、量子化
ノイズを必ず抽出しなければならないとは限らない。こ
の実施形態では、量子化器の入力を再量子化し、さら
に、２段目の出力Ｙ₂と再量子化信号Ｙ₃を加算するこ
とによっても、図２に示すものと同一の伝達関数および
効率が得られる。

【００４６】これらをより詳細に説明するために、新た
に加算器１２４、１５１の出力を夫々Ｙ_sum1、Ｙ_sum2と
すると、「Ｙ₁＝Ｘｚ^-2＋Ｑ₁・（１−ｚ^-1）²」、
「Ｙ₂＝Ｑ₁ｚ^-1＋Ｑ_m・（１−ｚ^-1）＋Ｅ_m」、「Ｙ
₃＝（（Ｙ₂−Ｑ_m）・２^m＋Ｑ_n）２^-m＝Ｙ₂−Ｑ_m
＋Ｑ_n２^-m」となり、さらに、「Ｙ_sum2＝Ｙ₂−Ｙ₃＝
Ｑ_m−Ｑ_n２^-m」、「Ｙ_sum1＝Ｙ₂−Ｙ₃・（１−
ｚ^-1）＝Ｑ₁ｚ^-1＋Ｅ_m＋Ｑ _n２^-m・（１−ｚ^-1）」と
なるので、「Ｙ＝Ｙ₁ｚ^-1−Ｙ_sum1・（１−ｚ^-1）²＝
Ｘｚ^-3＋Ｑ_n２^-m・（１−ｚ^-1）³−Ｅ_m・（１−
ｚ^-1）²」となり、次式（７）が得られる。

【００４７】Ｙ＝Ｘｚ^-3＋Ｑ_n２^-m・（１−ｚ^-1）³−Ｅ_m・（１−ｚ^-1）² （７）この式は図２に示すものと、図２に示すものと同一の伝
達関数となっている。この実施の形態によれば、量子化
ノイズを抽出するためのアナログ回路が不要となり、実
現容易なデジタル加算器に置き換えらるという効果が得
られる。

【００４８】次に、図５を参照して本発明の第５の実施
形態について説明する。本発明が適用可能なのは２段の
カスケード型デルタシグマ型Ａ／Ｄ変換器に限られな
い。この実施の形態は、１段目が２次のシングルループ
デルタシグマ変調器、２、３段目が１次のシングルルー
プデルタシグマ変調器で構成されているものに、本発明
を適用したものである。２段目の入力は加算器１０４の
出力で、３段目の入力は加算器１７４の出力である。

【００４９】今、新たに、１ビットＡ／Ｄ変換器１７２
の出力をＹ₂、ｍビットＡ／Ｄ変換器１１２の出力をＹ
₃、増幅器１２２の出力をＹ₄、加算器１８０の出力を
Ｙ_su _m1、Ｙ₄を１次微分器１６０で微分したものとＹ₃
とを加算器１２４で加算した結果をＹ_sum2とすると、
「Ｙ₁＝Ｘｚ^-2＋Ｑ₁・（１−ｚ^-1）²」、「Ｙ₂＝Ｑ
₁ｚ^-1＋Ｑ₂・（１−ｚ^-1）」、「Ｙ₃＝Ｑ₂ｚ^-1＋Ｑ
_m・（１−ｚ^-1）＋Ｅ_m」、「Ｙ₄＝Ｑ_m＋Ｑ
_n２^-m」、「Ｙ_sum2＝Ｙ₃−Ｙ₄・（１−ｚ^-1）＝Ｑ₁
ｚ ^-1−Ｑ_n２^-m・（１−ｚ^-1）＋Ｅ_m」、「Ｙ_sum1＝Ｙ
₂ｚ^-1−Ｙ_sum2・（１−ｚ ^-1）＝Ｑ₁ｚ^-2＋Ｑ_n２^-m・
（１−ｚ^-1）−Ｅ_m・（１−ｚ^-1）」となるので、「Ｙ
＝Ｙ₁ｚ^-2−Ｙ_sum1・（１−ｚ^-1）²」より次式（８）
が得られる。

【００５０】Ｙ＝Ｘｚ^-4＋Ｑ_n２^-m・（１−ｚ^-1）⁴＋Ｅ_m・（１−ｚ^-1）³（８）したがって、この実施形態によれば、（ｍ＋ｎ）ビット
相当の量子化ノイズは４次でノイズシェイピングされ、
ｍビットＤ／Ａ変換器１１３の非線形性は３次でノイズ
シェイピングされるので、図２や図３のものに比べて必
要帯域内における量子化ノイズ、非線形性の双方が軽減
されるという効果が得られる。

【００５１】

【発明の効果】以上説明したように、この発明によれ
ば、量子化器の分解能を上げつつ多ビットＤ／Ａ変換時
の非線形性の影響を軽減可能なデルタシグマ型Ａ／Ｄ変
換器を実現できる。

【００５２】また、量子化器の分解能を１ビットにし再
量子化を行い高次のノイズシェイピングを用いて、非線
形性を完全に除去可能なデルタシグマ型Ａ／Ｄ変換器を
実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のデルタシグマ型Ａ
／Ｄ変換器のブロック構成図である。

【図２】本発明の第２の実施の形態のデルタシグマ型Ａ
／Ｄ変換器のブロック構成図である。

【図３】本発明の第３の実施の形態のデルタシグマ型Ａ
／Ｄ変換器のブロック構成図である。

【図４】本発明の第４の実施の形態のデルタシグマ型Ａ
／Ｄ変換器のブロック構成図である。

【図５】本発明の第５の実施の形態のデルタシグマ型Ａ
／Ｄ変換器のブロック構成図である。

【図６】従来のデルタシグマ型Ａ／Ｄ変換器のブロック
構成図である。

【図７】従来技術の説明図である。

【図８】従来技術の説明図である。

【図９】従来のデルタシグマ型Ａ／Ｄ変換器のブロック
構成図である。

【図１０】従来のデルタシグマ型Ａ／Ｄ変換器のブロッ
ク構成図である。

【符号の説明】

１００加算器１０１積分器１０２１ビットＡ／Ｄ変換器１０３１ビットＤ／Ａ変換器１０４加算器１０６乗算器１０７加算器１１０加算器１１１積分器１１２ｍビットＡ／Ｄ変換器１１３ｍビットＤ／Ａ変換器１１４加算器１２０増幅器１２１ｎビットＡ／Ｄ変換器１２２増幅器１２３１次微分器１２４加算器１２５１次微分器１２６加算器１２７２次微分器１３０２次遅延器１３１２次微分器１５０１次遅延器

Claims

【特許請求の範囲】

【請求項１】デルタシグマループを複数段カスケード
接続したアナログデジタル変換器であって、初段のデルタシグマループは、入力されるアナログ信号
を１ビットの量子化信号を出力するように構成されてい
ると共に、最終段のデルタシグマループ内に設けられた第１の量子
化手段の入力信号または出力信号もしくはその組み合わ
された信号を多ビットの量子化信号にする第２の量子化
手段を備えていることを特徴とするデルタシグマ型アナ
ログデジタル変換器。
【請求項２】入力されるアナログ信号をデジタル信号
に変換するアナログデジタル変換器であって、入力信号を積分する積分手段と、この積分手段による積
分結果を量子化する量子化手段と、この量子化手段によ
る量子化結果をアナログ信号に変換するデジタルアナロ
グ変換手段と、を含みこのアナログ信号を帰還するよう
にしたものを１段として複数段カスケード接続した第１
の手段と、前記第１の手段における最終段における量子化手段の入
力信号または出力信号もしくはその組み合わされた信号
をｎ（ｎは２以上の整数）ビットの量子化信号にする第
２の手段と、前記第１の手段と、前記第２の手段とからの出力信号に
基づいて、所定のデジタル信号処理を行う信号処理手段
と、を備え、前記第１の手段は、その初段の量子化手段が１ビットの量子化を行うと共
に、その最終段の量子化手段がｍ（ｍは１以上の整数）
ビットの量子化を行うことを特徴とするデルタシグマ型
アナログデジタル変換器。
【請求項３】請求項２において、さらに、前記第１の手段における最終段の量子化手段の入力信号
または出力信号もしくはその組み合わされた信号を２の
べき乗倍する第１の増幅手段と、前記第２の手段による量子化信号を２のべき乗分の１と
する第２の増幅手段と、を備えたことを特徴とするデル
タシグマ型アナログデジタル変換器。
【請求項４】請求項２および３のいずれかにおいて、前記第２の手段は、前記第１の手段における最終段の量子化手段の入力信号
と出力信号とから量子化ノイズを抽出し、抽出した量子
化ノイズを量子化することを特徴とするデルタシグマ型
アナログデジタル変換器。
【請求項５】請求項２および３のいずれかにおいて、前記第２の手段は、前記第１の手段における最終段の量子化手段の入力信号
を量子化し、前記量子化手段の出力信号と加減算するこ
とを特徴とするデルタシグマ型アナログデジタル変換
器。