JP3785361B2 - Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ - Google Patents
Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ Download PDFInfo
- Publication number
- JP3785361B2 JP3785361B2 JP2001391577A JP2001391577A JP3785361B2 JP 3785361 B2 JP3785361 B2 JP 3785361B2 JP 2001391577 A JP2001391577 A JP 2001391577A JP 2001391577 A JP2001391577 A JP 2001391577A JP 3785361 B2 JP3785361 B2 JP 3785361B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- modulator
- stage
- quantization
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3006—Compensating for, or preventing of, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
- H03M3/418—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being single bit quantisers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/45—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedforward inputs, i.e. with forward paths from the modulator input to more than one filter stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/452—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with weighted feedforward summation, i.e. with feedforward paths from more than one filter stage to the quantiser input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3022—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M7/3028—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
- H03M7/3037—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with weighted feedforward summation, i.e. with feedforward paths from more than one filter stage to the quantiser input
Description
【０００１】
【発明の属する技術分野】
本発明は、オーディオ帯域のＡ／ＤコンバータおよびＤ／Ａコンバータとして広く用いられているオーバーサンプリングΔΣモジュレータに関するものであり、特に、信号伝達関数の周波数特性を改善可能なフィードフォワード構成のΔΣモジュレータに関するものである。
【０００２】
【従来の技術】
以下、従来のΔΣモジュレータについて説明する。現在、オーディオ帯域のＡ／ＤコンバータおよびＤ／Ａコンバータとしては、オーバーサンプリングΔΣ変換方式が広く用いられている。図１３は、オーバーサンプリングΔΣ変換方式が採用された従来のフィードフォワード構成のΔΣモジュレータの構成を示す図である。図１３において、１０１はアッテネータブロック（ｂ）であり、１０２，１０５は加算器（Ａｄｄ）であり、１０３，１０４は積分器（Ｉｎｔ）であり、１０６は量子化器（Ｑ）であり、１０７は遅延素子（ｚ-1）である。
【０００３】
なお、ΔΣモジュレータには、過振幅の入力を防ぐために、入力部にアッテネータブロック１０１を設ける。具体的にいうと、ΔΣモジュレータでは、高次になるにつれて積分器の段数が増え、最終段での振幅が大きくなるため、発振を防ぐ上でアッテネータブロックが必要不可欠となる。
【０００４】
ここで、上記従来のΔΣモジュレータの動作について説明する。フィードフォワード方式では、加算器１０２が、アッテネータブロック１０１出力の入力信号から、１サンプル周期だけ遅延を与えられた量子化後の信号を減算し、２段構成の積分器がその減算結果に対して積分を行い、加算器１０５が２段構成の各積分器出力を加算し、量子化器１０６が当該加算結果を量子化する。そして、当該量子化結果（入力信号成分＋量子化雑音）を、遅延素子１０７を介してΔΣモジュレータの入力に帰還させる。
【０００５】
上記従来のΔΣモジュレータでは、このような帰還ループにより、量子化雑音を次数に応じて変調することによって、すなわち、量子化雑音の周波数分布を高域に集中させ、低い周波数領域における雑音の影響を小さくすることによって（図１４参照）、ＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記、従来のΔΣモジュレータにおいては、下記の（１）式に示すように、信号伝達関数（ＳＴＦ：Signal Transfer Function）における量子化雑音の周波数特性が傾きを持つこととなり、高域でピーキングや減衰を起こす場合がある。
【０００７】
【数１】
【０００８】
なお、（１）式では、ｂＸ＋ｂ（１−ｚ-1）Ｘの部分が上記周波数特性を表す。
【０００９】
したがって、従来のΔΣモジュレータでは、たとえば、信号帯域が周波数の高い領域に及ぶ場合、信号帯域内の周波数特性を補正するために、前後に補正用のフィルタが必要になる、という問題があった。
【００１０】
本発明は、上記に鑑みてなされたものであって、簡単な回路ブロックを挿入することにより、信号伝達関数の周波数特性を一定に保持することが可能なフィードフォワード構成のΔΣモジュレータを得ることを目的とする。
【００１１】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるΔΣモジュレータにあっては、入力信号を減衰する減衰手段と、前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、を備えることを特徴とする。
【００１２】
つぎの発明にかかるΔΣモジュレータにあっては、前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とすることを特徴とする。
【００１３】
つぎの発明にかかるΔΣモジュレータにあっては、前記量子化手段を多ビット化することを特徴とする。
【００１４】
つぎの発明にかかるＡ／Ｄコンバータにあっては、入力信号を減衰する減衰手段と、前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、を有するΔΣモジュレータを備えることを特徴とする。
【００１５】
つぎの発明にかかるＡ／Ｄコンバータにあっては、前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とするΔΣモジュレータ、を備えることを特徴とする。
【００１６】
つぎの発明にかかるＤ／Ａコンバータにあっては、入力信号を減衰する減衰手段と、前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、を有するΔΣモジュレータを備えることを特徴とする。
【００１７】
つぎの発明にかかるＤ／Ａコンバータにあっては、前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とするΔΣモジュレータ、を備えることを特徴とする。
【００１８】
【発明の実施の形態】
以下に、本発明にかかるΔΣモジュレータ，Ａ／ＤコンバータおよびＤ／Ａコンバータの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１９】
実施の形態１．
図１は、本発明にかかるΔΣモジュレータの実施の形態１の構成を示す図である。ここでは、オーバーサンプリングΔΣ変換方式を採用するフィードフォワード構成のΔΣモジュレータについて説明する。図１において、１はアッテネータブロック（ｂ（１））であり、２，５は加算器であり、３は積分器（Ｉｎｔ（１））であり、４は積分器（Ｉｎｔ（２））であり、６は量子化器であり、７，８は遅延素子（ｚ-1）であり、９はアッテネータブロック１と同じ値を持つアッテネータブロック（ｂ（２））である。
【００２０】
なお、ΔΣモジュレータには、過振幅の入力を防ぐために、入力部にアッテネータブロック１を設ける。具体的にいうと、ΔΣモジュレータでは、高次になるにつれて積分器の段数が増え、最終段での振幅が大きくなるため、発振を防ぐ上でアッテネータブロックが必要不可欠となる。
【００２１】
ここで、上記実施の形態１のΔΣモジュレータの動作について説明する。本実施の形態のΔΣモジュレータでは、入力信号Ｘをアッテネータブロック１にて減衰し、加算器２が、減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号（遅延素子８出力：ｂｚ-1Ｘ）から、１サンプル周期だけ遅延を与えられた量子化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。加算器５では、２段構成の各積分器出力と、入力信号Ｘをアッテネータブロック９にて減衰した信号ｂＸと、を加算し、量子化器６では、当該加算結果を量子化する。そして、当該量子化結果を出力信号Ｙとして出力する。同時に、当該量子化結果Ｙを、遅延素子７を介して加算器２の入力に帰還させる。
【００２２】
具体的にいうと、実施の形態１におけるΔΣモジュレータの出力信号Ｙは、図１に従って、以下の（２）式のように表すことができる。ただし、ｑは量子化誤差を表す。
【００２３】
【数２】
【００２４】
このように、上記実施の形態１のΔΣモジュレータでは、上記帰還ループにより、量子化雑音を次数に応じて変調することによって、すなわち、量子化雑音の周波数分布を高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、ＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００２５】
また、簡単な回路ブロックの挿入により、すなわち、加算器２に遅延素子８を介した信号ｂｚ-1Ｘを入力し、加算器５にアッテネータブロック９にて減衰した信号ｂＸを入力することにより、信号伝達関数の周波数特性を一定に保持する（（２）式参照）。これにより、本実施の形態においては、高域におけるピーキングや減衰を防止することができる。
【００２６】
なお、本実施の形態においては、同じ値を持つ２つのアッテネータブロックを備える構成としたが、これに限らず、図２に示すように、加算器５にアッテネータブロック１にて減衰した信号ｂＸを入力することとしてもよい。これにより、上記と同様の効果が得られるとともに、さらに、回路規模を削減することができる。
【００２７】
実施の形態２．
図３は、本発明にかかるΔΣモジュレータの実施の形態２の構成を示す図である。図３において、３−１，３−２，…，３−ｎは積分器（Ｉｎｔ（１），Ｉｎｔ（２），…，Ｉｎｔ（ｎ））である。なお、前述の実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。また、前述した実施の形態１の図１と同様に、２つのアッテネータブロックを備える構成としてもよい。
【００２８】
ここで、本実施の形態のΔΣモジュレータの動作を説明する前に、従来の高次（ｎ次）のΔΣモジュレータの一例について説明する。図４は、従来のｎ次のΔΣモジュレータの構成を示す図である。従来のｎ次のΔΣモジュレータでは、加算器２が、減衰後の信号ｂＸから、１サンプル周期だけ遅延を与えられた量子化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、ｎ段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、ｎ段構成の各積分器出力を加算する。
【００２９】
具体的にいうと、図４のΔΣモジュレータの出力信号Ｙは、以下の（３）式のように表すことができる。
【００３０】
【数３】
【００３１】
このように、図４に示すΔΣモジュレータは、従来技術において説明した図１３の積分器を単にｎ段構成にし、さらに高い周波数領域に量子化雑音を集中させることにより、高精度化を図っていた。しかしながら、このようなΔΣモジュレータは、量子化雑音の周波数特性が傾きを持つこととなり、高域でピーキングや減衰を起こす場合がある問題に加えて、さらに、量子化雑音の周波数特性が複雑化する、という問題も発生する。
【００３２】
そこで、本実施の形態においては、ΔΣモジュレータの高精度化の一例として、図３に示すように、積分器をｎ次構成とし、さらに、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力し、加算器５に減衰後の信号ｂＸを入力する。
【００３３】
すなわち、本実施の形態のΔΣモジュレータでは、加算器２が、減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号（遅延素子８出力：ｂｚ-1Ｘ）から、１サンプル周期だけ遅延を与えられた量子化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、ｎ段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、ｎ段構成の各積分器出力と、入力信号Ｘをアッテネータブロック１にて減衰した信号ｂＸと、を加算する。
【００３４】
したがって、実施の形態２におけるΔΣモジュレータの出力信号Ｙは、図３に従って、以下の（４）式のように表すことができる。
【００３５】
【数４】
【００３６】
このように、上記実施の形態２のΔΣモジュレータでは、量子化雑音の周波数分布を実施の形態１よりもさらに高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、さらにＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００３７】
また、簡単な回路ブロックの挿入により、すなわち、加算器２に遅延素子８を介した信号ｂｚ-1Ｘを入力し、加算器５にアッテネータブロック１にて減衰した信号ｂＸを入力することにより、信号伝達関数の周波数特性を一定に保持する（（４）式参照）。これにより、ΔΣモジュレータの高精度化を実現できる。
【００３８】
実施の形態３．
図５は、本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。図５において、１０，１２は加算器であり、１１は補正ロジック部である。なお、前述の実施の形態１および２と同様の構成については、同一の符号を付してその説明を省略する。
【００３９】
ここで、本実施の形態のΔΣモジュレータの動作を説明する前に、従来のカスケード接続のΔΣモジュレータの一例について説明する。図６は、従来のカスケード接続のΔΣモジュレータの構成を示す図である。従来のカスケード接続のΔΣモジュレータでは、まず、第１ステージにて信号Ｙ（１）を出力する。ここでは、加算器２が、減衰後の信号ｂＸから、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（１）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（１））。同時に、当該量子化結果Ｙ（１）を、遅延素子７を介して加算器２の入力に帰還させる。
【００４０】
具体的にいうと、図６に示す第１ステージの出力信号Ｙ（１）は、以下の（５）式のように表すことができる。
【００４１】
【数５】
【００４２】
つぎに、第２ステージにて信号Ｙ（２）を出力する。ここでは、第１ステージ出力の量子化誤差ｑ（１）を入力とし（量子化器６の入出力の差）、加算器２が、量子化誤差を減衰した信号ｃｑ（１）から、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（２）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（２））。同時に、当該量子化結果Ｙ（２）を、遅延素子７を介して加算器２の入力に帰還させる。
【００４３】
具体的にいうと、図６に示す第２ステージの出力信号Ｙ（２）は、以下の（６）式のように表すことができる。
【００４４】
【数６】
【００４５】
補正ロジック部１１では、（７）式に示す補正処理を行い、信号Ｙ（３）を出力する。
【００４６】
【数７】
【００４７】
最後に、加算器１２では、（８）式に示すように信号Ｙ（１）と信号Ｙ（３）を加算し、信号Ｙを出力する。
【００４８】
【数８】
【００４９】
このように、図６に示すΔΣモジュレータは、従来技術において説明した図１３の積分器を単にカスケード接続し、これにより高い周波数領域に量子化雑音を集中させることにより、高精度化を図っていた。しかしながら、このようなΔΣモジュレータは、量子化雑音の周波数特性が傾きを持つだけでなく、さらに、低次のノイズシェーピング項を有するため、十分な精度が得られない、という問題が発生する。（８）式では（１−ｚ-1）3ｑの部分が上記ノイズシェーピング項を表す。
【００５０】
そこで、本実施の形態においては、ΔΣモジュレータの高精度化の一例として、図５（ａ）に示すように、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力する。また、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力する。このとき、第１ステージと第２ステージには、同一次数かつ同一ビット数のモジュレータを用いる。
【００５１】
本実施の形態のカスケード接続のΔΣモジュレータでは、まず、図５（ａ）に示す第１ステージにて信号Ｙ（１）を出力する。ここでは、加算器２が、減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘから、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙを減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力と、入力信号Ｘをアッテネータブロック９にて減衰した信号と、を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（１））。同時に、当該量子化結果Ｙ（１）を、遅延素子７を介して加算器２の入力に帰還させる。
【００５２】
具体的にいうと、図５（ａ）に示す第１ステージの出力信号Ｙ（１）は、以下の（９）式のように表すことができる。
【００５３】
【数９】
【００５４】
つぎに、図５（ａ）における第２ステージにて信号Ｙ（２）を出力する。ここでは、第１ステージ出力の量子化誤差ｑ（１）を入力とし（量子化器６の入出力の差）、加算器２が、量子化誤差を減衰した信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）から、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（２）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力と、量子化誤差をアッテネータブロック９にて減衰した信号と、を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（２））。同時に、当該量子化結果Ｙ（２）を、遅延素子７を介して加算器２の入力に帰還させる。
【００５５】
具体的にいうと、図５（ａ）に示す第２ステージの出力信号Ｙ（２）は、以下の（１０）式のように表すことができる。
【００５６】
【数１０】
【００５７】
補正ロジック部１１では、（１１）式に示す補正処理を行い、信号Ｙ（３）を出力する。
【００５８】
【数１１】
【００５９】
最後に、加算器１２では、（１２）式に示すように信号Ｙ（１）と信号Ｙ（３）を加算し、信号Ｙを出力する。
【００６０】
【数１２】
【００６１】
このように、上記実施の形態３のΔΣモジュレータでは、量子化雑音の周波数分布を実施の形態１よりもさらに高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、さらにＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００６２】
また、簡単な回路ブロックの挿入により、すなわち、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力し、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力することにより、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去する。これにより、ΔΣモジュレータの高精度化を実現できる。
【００６３】
なお、実施の形態３の構成については、上記図５（ａ）に限らず、たとえば、図５（ｂ）のように補正ロジック部（１１ａ）を変更しても上記と同様の効果が得られる。この場合、出力信号Ｙは、（１３）式のように表すことができる。
【００６４】
【数１３】
【００６５】
また、図５においては、各ステージにおいて、同じ値を持つ２つのアッテネータブロックを備える構成としたが、これに限らず、図７に示すように、加算器５にアッテネータブロック１にて減衰した信号ｂＸを入力することとしてもよい。すなわち、各ステージにおいて、１つのアッテネータブロックを共有する構成としてもよい。これにより、上記と同様の効果が得られるとともに、さらに、回路規模を削減することができる。
【００６６】
また、図５および図７においては、第１ステージと第２ステージの量子化器のビット数を同一としたが、これに限らず、図８のように、第２ステージの量子化器６ａのビット数を、第１ステージの量子化器６のビット数よりも多く設定することとしてもよい。これにより、さらにΔΣモジュレータの精度を向上させることができる。この場合、出力信号Ｙは、（１４）式のように表すことができる。
【００６７】
【数１４】
【００６８】
また、図５、図７および図８においては、各ステージの次数を同一としたが、これに限らず、図９のように、第２ステージの次数を、第１のステージの次数よりも高くすることとしてもよい。これにより、さらにΔΣモジュレータの精度を向上させることができる。この場合、出力信号Ｙは、（１５）式のように表すことができる。
【００６９】
【数１５】
【００７０】
実施の形態４．
図１０は、本発明にかかるΔΣモジュレータの実施の形態４の構成を示す図である。図１０において、１３，１５は加算器であり、１４は補正ロジック部である。なお、前述の実施の形態１，２および３と同様の構成については、同一の符号を付してその説明を省略する。ここでは、前述の実施の形態３と異なる動作についてのみ説明する。
【００７１】
ここで、上記実施の形態４のΔΣモジュレータの動作について説明する。本実施の形態では、ΔΣモジュレータのさらなる高精度化の一例として、３つ以上のステージを有するΔΣモジュレータについて説明する。なお、ここでは、説明の便宜上、３つのステージを有するΔΣモジュレータを用いる。具体的にいうと、図１０（ａ）に示すように、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力する。また、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力する。また、第３ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（２）を減衰した信号ｄｑ（２）を入力し、加算器２に減衰後の信号ｄｑ（２）に対して１サンプル周期だけ遅延を与えた信号ｄｚ-1ｑ（２）を入力する。このとき、第１ステージと第２ステージと第３ステージには、同一次数かつ同一ビット数のモジュレータを用いる。
【００７２】
本実施の形態のカスケード接続のΔΣモジュレータでは、第１ステージ，第２ステージの後、図１０（ａ）における第３ステージにて信号Ｙ（３）を出力する。ここでは、第２ステージ出力の量子化誤差ｑ（２）を入力とし、加算器２が、量子化誤差を減衰した信号ｄｑ（２）に対して１サンプル周期だけ遅延を与えた信号ｄｚ-1ｑ（２）から、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（３）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力と、量子化誤差ｑ（３）をアッテネータブロック１にて減衰した信号と、を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（３））。同時に、当該量子化結果Ｙ（３）を、遅延素子７を介して加算器２の入力に帰還させる。
【００７３】
具体的にいうと、図１０（ａ）に示す第３ステージの出力信号Ｙ（３）は、以下の（１６）式のように表すことができる。
【００７４】
【数１６】
【００７５】
補正ロジック部１４では、（１７）式に示す補正処理を行い、信号Ｙ（４）を出力する。
【００７６】
【数１７】
【００７７】
加算器１５では、（１８）式に示すように信号Ｙ（２）と信号Ｙ（４）を加算し、信号Ｙ（５）を出力する。
【００７８】
【数１８】
【００７９】
補正ロジック部１１では、（１９）式に示す補正処理を行い、信号Ｙ（６）を出力する。
【００８０】
【数１９】
【００８１】
最後に、加算器１２では、（２０）式に示すように信号Ｙ（１）と信号Ｙ（６）を加算し、信号Ｙを出力する。
【００８２】
【数２０】
【００８３】
このように、上記実施の形態４のΔΣモジュレータでは、量子化雑音の周波数分布を実施の形態１よりもさらに高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、さらにＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００８４】
また、簡単な回路ブロックの挿入により、すなわち、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力し、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力し、第３ステージにおいて、加算器５に第２ステージの量子化誤差ｑ（２）を減衰した信号ｄｑ（２）を入力し、加算器２に減衰後の信号ｄｑ（２）に対して１サンプル周期だけ遅延を与えた信号ｄｚ-1ｑ（２）を入力することにより、さらなる高精度化を実現できる。
【００８５】
なお、実施の形態４の構成については、上記図１０（ａ）に限らず、たとえば、図１０（ｂ）のように補正ロジック部（１１ａおよび１４ａ）を変更しても上記と同様の効果が得られる。この場合、出力信号Ｙは、（２１）式のように表すことができる。
【００８６】
【数２１】
【００８７】
実施の形態５．
図１１は、実施の形態１〜４のΔΣモジュレータを用いたアナログ／ディジタル（Ａ／Ｄ）コンバータの構成を示す図であり、２１は実施の形態１〜４のΔΣモジュレータであり、２２はデシメーションフィルタである。
【００８８】
このように、実施の形態１〜４のΔΣモジュレータを用いることにより、信号伝達関数の周波数特性を一定に保持することが可能なＡ／Ｄコンバータを提供することができる。
【００８９】
実施の形態６．
図１２は、実施の形態１〜４のΔΣモジュレータを用いたディジタル／アナログ（Ｄ／Ａ）コンバータの構成を示す図であり、３１はインターポレーションフィルタであり、３２は内部ＤＡＣ（Ｄ／Ａコンバータ）であり、３３はアナログローパスフィルタである。
【００９０】
このように、実施の形態１〜４のΔΣモジュレータを用いることにより、信号伝達関数の周波数特性を一定に保持することが可能なＤ／Ａコンバータを提供することができる。
【００９１】
【発明の効果】
以上、説明したとおり、本発明によれば、減算手段に、減衰後の入力信号に対して１サンプル周期の遅延を与えた信号と、１サンプル周期の遅延を与えられて帰還した量子化後の信号と、を入力し、さらに、加算手段に、各積分手段出力と減衰後の入力信号とを入力する構成とした。これにより、信号伝達関数の周波数特性を一定に保持することができるため、高域におけるピーキングや減衰を防止することができる、という効果を奏する。
【００９２】
つぎの発明によれば、第１ステージにおいては、減算手段に、減衰後の入力信号に対して１サンプル周期の遅延を与えた信号と、１サンプル周期の遅延を与えられて帰還した量子化後の信号と、を入力し、さらに、加算手段に、各積分手段出力と減衰後の入力信号とを入力する構成とした。また、その他の第ｎステージにおいては、減算手段に、減衰後の前ステージの量子化誤差に対して１サンプル周期の遅延を与えた信号と、１サンプル周期の遅延を与えられて帰還した量子化後の信号と、を入力し、さらに、加算手段に、各積分手段出力と減衰後の前ステージの量子化誤差とを入力する構成とした。これにより、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去することができるため、さらなる高精度化を実現できる、という効果を奏する。
【００９３】
つぎの発明によれば、たとえば、第２ステージの量子化手段のビット数を第１ステージの量子化手段のビット数よりも多く設定する。これにより、さらにΔΣモジュレータの精度を向上させることができる、という効果を奏する。
【００９４】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持することが可能なＡ／Ｄコンバータを得ることができる、という効果を奏する。
【００９５】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去することが可能なＡ／Ｄコンバータを得ることができる、という効果を奏する。
【００９６】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持することが可能なＤ／Ａコンバータを得ることができる、という効果を奏する。
【００９７】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去することが可能なＤ／Ａコンバータを得ることができる、という効果を奏する。
【図面の簡単な説明】
【図１】 本発明にかかるΔΣモジュレータの実施の形態１の構成を示す図である。
【図２】 本発明にかかるΔΣモジュレータの実施の形態１の構成を示す図である。
【図３】 本発明にかかるΔΣモジュレータの実施の形態２の構成を示す図である。
【図４】 従来のｎ次のΔΣモジュレータの構成を示す図である。
【図５】 本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図６】 従来のカスケード接続のΔΣモジュレータの構成を示す図である。
【図７】 本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図８】 本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図９】 本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図１０】 本発明にかかるΔΣモジュレータの実施の形態４の構成を示す図である。
【図１１】 本発明のΔΣモジュレータを用いたアナログ／ディジタル（Ａ／Ｄ）コンバータの構成を示す図である。
【図１２】 本発明のΔΣモジュレータを用いたディジタル／アナログ（Ｄ／Ａ）コンバータの構成を示す図である。
【図１３】 従来のΔΣモジュレータの構成を示す図である。
【図１４】 量子化雑音のモジュレーションの概念を示す図である。
【符号の説明】
１，９ アッテネータブロック、２，５，１０，１２，１３，１５ 加算器、３，３−１，３−２，３−ｎ，４ 積分器、６，６ａ 量子化器、７，８ 遅延素子、１１，１１ａ，１４，１４ａ 補正ロジック部、２１ ΔΣモジュレータ、２２ デシメーションフィルタ、３１ インターポレーションフィルタ、３２内部ＤＡＣ（Ｄ／Ａコンバータ）、３３ アナログローパスフィルタ。
【発明の属する技術分野】
本発明は、オーディオ帯域のＡ／ＤコンバータおよびＤ／Ａコンバータとして広く用いられているオーバーサンプリングΔΣモジュレータに関するものであり、特に、信号伝達関数の周波数特性を改善可能なフィードフォワード構成のΔΣモジュレータに関するものである。
【０００２】
【従来の技術】
以下、従来のΔΣモジュレータについて説明する。現在、オーディオ帯域のＡ／ＤコンバータおよびＤ／Ａコンバータとしては、オーバーサンプリングΔΣ変換方式が広く用いられている。図１３は、オーバーサンプリングΔΣ変換方式が採用された従来のフィードフォワード構成のΔΣモジュレータの構成を示す図である。図１３において、１０１はアッテネータブロック（ｂ）であり、１０２，１０５は加算器（Ａｄｄ）であり、１０３，１０４は積分器（Ｉｎｔ）であり、１０６は量子化器（Ｑ）であり、１０７は遅延素子（ｚ-1）である。
【０００３】
なお、ΔΣモジュレータには、過振幅の入力を防ぐために、入力部にアッテネータブロック１０１を設ける。具体的にいうと、ΔΣモジュレータでは、高次になるにつれて積分器の段数が増え、最終段での振幅が大きくなるため、発振を防ぐ上でアッテネータブロックが必要不可欠となる。
【０００４】
ここで、上記従来のΔΣモジュレータの動作について説明する。フィードフォワード方式では、加算器１０２が、アッテネータブロック１０１出力の入力信号から、１サンプル周期だけ遅延を与えられた量子化後の信号を減算し、２段構成の積分器がその減算結果に対して積分を行い、加算器１０５が２段構成の各積分器出力を加算し、量子化器１０６が当該加算結果を量子化する。そして、当該量子化結果（入力信号成分＋量子化雑音）を、遅延素子１０７を介してΔΣモジュレータの入力に帰還させる。
【０００５】
上記従来のΔΣモジュレータでは、このような帰還ループにより、量子化雑音を次数に応じて変調することによって、すなわち、量子化雑音の周波数分布を高域に集中させ、低い周波数領域における雑音の影響を小さくすることによって（図１４参照）、ＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記、従来のΔΣモジュレータにおいては、下記の（１）式に示すように、信号伝達関数（ＳＴＦ：Signal Transfer Function）における量子化雑音の周波数特性が傾きを持つこととなり、高域でピーキングや減衰を起こす場合がある。
【０００７】
【数１】
なお、（１）式では、ｂＸ＋ｂ（１−ｚ-1）Ｘの部分が上記周波数特性を表す。
【０００９】
したがって、従来のΔΣモジュレータでは、たとえば、信号帯域が周波数の高い領域に及ぶ場合、信号帯域内の周波数特性を補正するために、前後に補正用のフィルタが必要になる、という問題があった。
【００１０】
本発明は、上記に鑑みてなされたものであって、簡単な回路ブロックを挿入することにより、信号伝達関数の周波数特性を一定に保持することが可能なフィードフォワード構成のΔΣモジュレータを得ることを目的とする。
【００１１】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるΔΣモジュレータにあっては、入力信号を減衰する減衰手段と、前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、を備えることを特徴とする。
【００１２】
つぎの発明にかかるΔΣモジュレータにあっては、前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とすることを特徴とする。
【００１３】
つぎの発明にかかるΔΣモジュレータにあっては、前記量子化手段を多ビット化することを特徴とする。
【００１４】
つぎの発明にかかるＡ／Ｄコンバータにあっては、入力信号を減衰する減衰手段と、前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、を有するΔΣモジュレータを備えることを特徴とする。
【００１５】
つぎの発明にかかるＡ／Ｄコンバータにあっては、前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とするΔΣモジュレータ、を備えることを特徴とする。
【００１６】
つぎの発明にかかるＤ／Ａコンバータにあっては、入力信号を減衰する減衰手段と、前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、を有するΔΣモジュレータを備えることを特徴とする。
【００１７】
つぎの発明にかかるＤ／Ａコンバータにあっては、前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とするΔΣモジュレータ、を備えることを特徴とする。
【００１８】
【発明の実施の形態】
以下に、本発明にかかるΔΣモジュレータ，Ａ／ＤコンバータおよびＤ／Ａコンバータの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１９】
実施の形態１．
図１は、本発明にかかるΔΣモジュレータの実施の形態１の構成を示す図である。ここでは、オーバーサンプリングΔΣ変換方式を採用するフィードフォワード構成のΔΣモジュレータについて説明する。図１において、１はアッテネータブロック（ｂ（１））であり、２，５は加算器であり、３は積分器（Ｉｎｔ（１））であり、４は積分器（Ｉｎｔ（２））であり、６は量子化器であり、７，８は遅延素子（ｚ-1）であり、９はアッテネータブロック１と同じ値を持つアッテネータブロック（ｂ（２））である。
【００２０】
なお、ΔΣモジュレータには、過振幅の入力を防ぐために、入力部にアッテネータブロック１を設ける。具体的にいうと、ΔΣモジュレータでは、高次になるにつれて積分器の段数が増え、最終段での振幅が大きくなるため、発振を防ぐ上でアッテネータブロックが必要不可欠となる。
【００２１】
ここで、上記実施の形態１のΔΣモジュレータの動作について説明する。本実施の形態のΔΣモジュレータでは、入力信号Ｘをアッテネータブロック１にて減衰し、加算器２が、減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号（遅延素子８出力：ｂｚ-1Ｘ）から、１サンプル周期だけ遅延を与えられた量子化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。加算器５では、２段構成の各積分器出力と、入力信号Ｘをアッテネータブロック９にて減衰した信号ｂＸと、を加算し、量子化器６では、当該加算結果を量子化する。そして、当該量子化結果を出力信号Ｙとして出力する。同時に、当該量子化結果Ｙを、遅延素子７を介して加算器２の入力に帰還させる。
【００２２】
具体的にいうと、実施の形態１におけるΔΣモジュレータの出力信号Ｙは、図１に従って、以下の（２）式のように表すことができる。ただし、ｑは量子化誤差を表す。
【００２３】
【数２】
このように、上記実施の形態１のΔΣモジュレータでは、上記帰還ループにより、量子化雑音を次数に応じて変調することによって、すなわち、量子化雑音の周波数分布を高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、ＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００２５】
また、簡単な回路ブロックの挿入により、すなわち、加算器２に遅延素子８を介した信号ｂｚ-1Ｘを入力し、加算器５にアッテネータブロック９にて減衰した信号ｂＸを入力することにより、信号伝達関数の周波数特性を一定に保持する（（２）式参照）。これにより、本実施の形態においては、高域におけるピーキングや減衰を防止することができる。
【００２６】
なお、本実施の形態においては、同じ値を持つ２つのアッテネータブロックを備える構成としたが、これに限らず、図２に示すように、加算器５にアッテネータブロック１にて減衰した信号ｂＸを入力することとしてもよい。これにより、上記と同様の効果が得られるとともに、さらに、回路規模を削減することができる。
【００２７】
実施の形態２．
図３は、本発明にかかるΔΣモジュレータの実施の形態２の構成を示す図である。図３において、３−１，３−２，…，３−ｎは積分器（Ｉｎｔ（１），Ｉｎｔ（２），…，Ｉｎｔ（ｎ））である。なお、前述の実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。また、前述した実施の形態１の図１と同様に、２つのアッテネータブロックを備える構成としてもよい。
【００２８】
ここで、本実施の形態のΔΣモジュレータの動作を説明する前に、従来の高次（ｎ次）のΔΣモジュレータの一例について説明する。図４は、従来のｎ次のΔΣモジュレータの構成を示す図である。従来のｎ次のΔΣモジュレータでは、加算器２が、減衰後の信号ｂＸから、１サンプル周期だけ遅延を与えられた量子化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、ｎ段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、ｎ段構成の各積分器出力を加算する。
【００２９】
具体的にいうと、図４のΔΣモジュレータの出力信号Ｙは、以下の（３）式のように表すことができる。
【００３０】
【数３】
このように、図４に示すΔΣモジュレータは、従来技術において説明した図１３の積分器を単にｎ段構成にし、さらに高い周波数領域に量子化雑音を集中させることにより、高精度化を図っていた。しかしながら、このようなΔΣモジュレータは、量子化雑音の周波数特性が傾きを持つこととなり、高域でピーキングや減衰を起こす場合がある問題に加えて、さらに、量子化雑音の周波数特性が複雑化する、という問題も発生する。
【００３２】
そこで、本実施の形態においては、ΔΣモジュレータの高精度化の一例として、図３に示すように、積分器をｎ次構成とし、さらに、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力し、加算器５に減衰後の信号ｂＸを入力する。
【００３３】
すなわち、本実施の形態のΔΣモジュレータでは、加算器２が、減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号（遅延素子８出力：ｂｚ-1Ｘ）から、１サンプル周期だけ遅延を与えられた量子化後の信号（遅延素子７出力：ｚ-1Ｙ）を減算し、ｎ段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、ｎ段構成の各積分器出力と、入力信号Ｘをアッテネータブロック１にて減衰した信号ｂＸと、を加算する。
【００３４】
したがって、実施の形態２におけるΔΣモジュレータの出力信号Ｙは、図３に従って、以下の（４）式のように表すことができる。
【００３５】
【数４】
このように、上記実施の形態２のΔΣモジュレータでは、量子化雑音の周波数分布を実施の形態１よりもさらに高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、さらにＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００３７】
また、簡単な回路ブロックの挿入により、すなわち、加算器２に遅延素子８を介した信号ｂｚ-1Ｘを入力し、加算器５にアッテネータブロック１にて減衰した信号ｂＸを入力することにより、信号伝達関数の周波数特性を一定に保持する（（４）式参照）。これにより、ΔΣモジュレータの高精度化を実現できる。
【００３８】
実施の形態３．
図５は、本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。図５において、１０，１２は加算器であり、１１は補正ロジック部である。なお、前述の実施の形態１および２と同様の構成については、同一の符号を付してその説明を省略する。
【００３９】
ここで、本実施の形態のΔΣモジュレータの動作を説明する前に、従来のカスケード接続のΔΣモジュレータの一例について説明する。図６は、従来のカスケード接続のΔΣモジュレータの構成を示す図である。従来のカスケード接続のΔΣモジュレータでは、まず、第１ステージにて信号Ｙ（１）を出力する。ここでは、加算器２が、減衰後の信号ｂＸから、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（１）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（１））。同時に、当該量子化結果Ｙ（１）を、遅延素子７を介して加算器２の入力に帰還させる。
【００４０】
具体的にいうと、図６に示す第１ステージの出力信号Ｙ（１）は、以下の（５）式のように表すことができる。
【００４１】
【数５】
つぎに、第２ステージにて信号Ｙ（２）を出力する。ここでは、第１ステージ出力の量子化誤差ｑ（１）を入力とし（量子化器６の入出力の差）、加算器２が、量子化誤差を減衰した信号ｃｑ（１）から、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（２）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（２））。同時に、当該量子化結果Ｙ（２）を、遅延素子７を介して加算器２の入力に帰還させる。
【００４３】
具体的にいうと、図６に示す第２ステージの出力信号Ｙ（２）は、以下の（６）式のように表すことができる。
【００４４】
【数６】
補正ロジック部１１では、（７）式に示す補正処理を行い、信号Ｙ（３）を出力する。
【００４６】
【数７】
最後に、加算器１２では、（８）式に示すように信号Ｙ（１）と信号Ｙ（３）を加算し、信号Ｙを出力する。
【００４８】
【数８】
このように、図６に示すΔΣモジュレータは、従来技術において説明した図１３の積分器を単にカスケード接続し、これにより高い周波数領域に量子化雑音を集中させることにより、高精度化を図っていた。しかしながら、このようなΔΣモジュレータは、量子化雑音の周波数特性が傾きを持つだけでなく、さらに、低次のノイズシェーピング項を有するため、十分な精度が得られない、という問題が発生する。（８）式では（１−ｚ-1）3ｑの部分が上記ノイズシェーピング項を表す。
【００５０】
そこで、本実施の形態においては、ΔΣモジュレータの高精度化の一例として、図５（ａ）に示すように、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力する。また、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力する。このとき、第１ステージと第２ステージには、同一次数かつ同一ビット数のモジュレータを用いる。
【００５１】
本実施の形態のカスケード接続のΔΣモジュレータでは、まず、図５（ａ）に示す第１ステージにて信号Ｙ（１）を出力する。ここでは、加算器２が、減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘから、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙを減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力と、入力信号Ｘをアッテネータブロック９にて減衰した信号と、を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（１））。同時に、当該量子化結果Ｙ（１）を、遅延素子７を介して加算器２の入力に帰還させる。
【００５２】
具体的にいうと、図５（ａ）に示す第１ステージの出力信号Ｙ（１）は、以下の（９）式のように表すことができる。
【００５３】
【数９】
つぎに、図５（ａ）における第２ステージにて信号Ｙ（２）を出力する。ここでは、第１ステージ出力の量子化誤差ｑ（１）を入力とし（量子化器６の入出力の差）、加算器２が、量子化誤差を減衰した信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）から、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（２）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力と、量子化誤差をアッテネータブロック９にて減衰した信号と、を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（２））。同時に、当該量子化結果Ｙ（２）を、遅延素子７を介して加算器２の入力に帰還させる。
【００５５】
具体的にいうと、図５（ａ）に示す第２ステージの出力信号Ｙ（２）は、以下の（１０）式のように表すことができる。
【００５６】
【数１０】
補正ロジック部１１では、（１１）式に示す補正処理を行い、信号Ｙ（３）を出力する。
【００５８】
【数１１】
最後に、加算器１２では、（１２）式に示すように信号Ｙ（１）と信号Ｙ（３）を加算し、信号Ｙを出力する。
【００６０】
【数１２】
このように、上記実施の形態３のΔΣモジュレータでは、量子化雑音の周波数分布を実施の形態１よりもさらに高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、さらにＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００６２】
また、簡単な回路ブロックの挿入により、すなわち、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力し、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力することにより、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去する。これにより、ΔΣモジュレータの高精度化を実現できる。
【００６３】
なお、実施の形態３の構成については、上記図５（ａ）に限らず、たとえば、図５（ｂ）のように補正ロジック部（１１ａ）を変更しても上記と同様の効果が得られる。この場合、出力信号Ｙは、（１３）式のように表すことができる。
【００６４】
【数１３】
また、図５においては、各ステージにおいて、同じ値を持つ２つのアッテネータブロックを備える構成としたが、これに限らず、図７に示すように、加算器５にアッテネータブロック１にて減衰した信号ｂＸを入力することとしてもよい。すなわち、各ステージにおいて、１つのアッテネータブロックを共有する構成としてもよい。これにより、上記と同様の効果が得られるとともに、さらに、回路規模を削減することができる。
【００６６】
また、図５および図７においては、第１ステージと第２ステージの量子化器のビット数を同一としたが、これに限らず、図８のように、第２ステージの量子化器６ａのビット数を、第１ステージの量子化器６のビット数よりも多く設定することとしてもよい。これにより、さらにΔΣモジュレータの精度を向上させることができる。この場合、出力信号Ｙは、（１４）式のように表すことができる。
【００６７】
【数１４】
また、図５、図７および図８においては、各ステージの次数を同一としたが、これに限らず、図９のように、第２ステージの次数を、第１のステージの次数よりも高くすることとしてもよい。これにより、さらにΔΣモジュレータの精度を向上させることができる。この場合、出力信号Ｙは、（１５）式のように表すことができる。
【００６９】
【数１５】
実施の形態４．
図１０は、本発明にかかるΔΣモジュレータの実施の形態４の構成を示す図である。図１０において、１３，１５は加算器であり、１４は補正ロジック部である。なお、前述の実施の形態１，２および３と同様の構成については、同一の符号を付してその説明を省略する。ここでは、前述の実施の形態３と異なる動作についてのみ説明する。
【００７１】
ここで、上記実施の形態４のΔΣモジュレータの動作について説明する。本実施の形態では、ΔΣモジュレータのさらなる高精度化の一例として、３つ以上のステージを有するΔΣモジュレータについて説明する。なお、ここでは、説明の便宜上、３つのステージを有するΔΣモジュレータを用いる。具体的にいうと、図１０（ａ）に示すように、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力する。また、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力する。また、第３ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（２）を減衰した信号ｄｑ（２）を入力し、加算器２に減衰後の信号ｄｑ（２）に対して１サンプル周期だけ遅延を与えた信号ｄｚ-1ｑ（２）を入力する。このとき、第１ステージと第２ステージと第３ステージには、同一次数かつ同一ビット数のモジュレータを用いる。
【００７２】
本実施の形態のカスケード接続のΔΣモジュレータでは、第１ステージ，第２ステージの後、図１０（ａ）における第３ステージにて信号Ｙ（３）を出力する。ここでは、第２ステージ出力の量子化誤差ｑ（２）を入力とし、加算器２が、量子化誤差を減衰した信号ｄｑ（２）に対して１サンプル周期だけ遅延を与えた信号ｄｚ-1ｑ（２）から、１サンプル周期だけ遅延を与えられた量子化後の信号ｚ-1Ｙ（３）を減算し、２段構成の積分器が、その減算結果に対して積分を行う。そして、加算器５では、２段構成の各積分器出力と、量子化誤差ｑ（３）をアッテネータブロック１にて減衰した信号と、を加算し、量子化器６では、当該加算結果を量子化する（量子化結果：Ｙ（３））。同時に、当該量子化結果Ｙ（３）を、遅延素子７を介して加算器２の入力に帰還させる。
【００７３】
具体的にいうと、図１０（ａ）に示す第３ステージの出力信号Ｙ（３）は、以下の（１６）式のように表すことができる。
【００７４】
【数１６】
補正ロジック部１４では、（１７）式に示す補正処理を行い、信号Ｙ（４）を出力する。
【００７６】
【数１７】
加算器１５では、（１８）式に示すように信号Ｙ（２）と信号Ｙ（４）を加算し、信号Ｙ（５）を出力する。
【００７８】
【数１８】
補正ロジック部１１では、（１９）式に示す補正処理を行い、信号Ｙ（６）を出力する。
【００８０】
【数１９】
最後に、加算器１２では、（２０）式に示すように信号Ｙ（１）と信号Ｙ（６）を加算し、信号Ｙを出力する。
【００８２】
【数２０】
このように、上記実施の形態４のΔΣモジュレータでは、量子化雑音の周波数分布を実施の形態１よりもさらに高域に集中させ、かつ低い周波数領域における雑音の影響を小さくすることによって、さらにＳＮＲ（Signal to Noise Ratio）特性を向上させる。
【００８４】
また、簡単な回路ブロックの挿入により、すなわち、第１ステージにおいて、加算器５に入力信号Ｘを減衰した信号ｂＸを入力し、加算器２に減衰後の信号ｂＸに対して１サンプル周期だけ遅延を与えた信号ｂｚ-1Ｘを入力し、第２ステージにおいて、加算器５に第１ステージの量子化誤差ｑ（１）を減衰した信号ｃｑ（１）を入力し、加算器２に減衰後の信号ｃｑ（１）に対して１サンプル周期だけ遅延を与えた信号ｃｚ-1ｑ（１）を入力し、第３ステージにおいて、加算器５に第２ステージの量子化誤差ｑ（２）を減衰した信号ｄｑ（２）を入力し、加算器２に減衰後の信号ｄｑ（２）に対して１サンプル周期だけ遅延を与えた信号ｄｚ-1ｑ（２）を入力することにより、さらなる高精度化を実現できる。
【００８５】
なお、実施の形態４の構成については、上記図１０（ａ）に限らず、たとえば、図１０（ｂ）のように補正ロジック部（１１ａおよび１４ａ）を変更しても上記と同様の効果が得られる。この場合、出力信号Ｙは、（２１）式のように表すことができる。
【００８６】
【数２１】
実施の形態５．
図１１は、実施の形態１〜４のΔΣモジュレータを用いたアナログ／ディジタル（Ａ／Ｄ）コンバータの構成を示す図であり、２１は実施の形態１〜４のΔΣモジュレータであり、２２はデシメーションフィルタである。
【００８８】
このように、実施の形態１〜４のΔΣモジュレータを用いることにより、信号伝達関数の周波数特性を一定に保持することが可能なＡ／Ｄコンバータを提供することができる。
【００８９】
実施の形態６．
図１２は、実施の形態１〜４のΔΣモジュレータを用いたディジタル／アナログ（Ｄ／Ａ）コンバータの構成を示す図であり、３１はインターポレーションフィルタであり、３２は内部ＤＡＣ（Ｄ／Ａコンバータ）であり、３３はアナログローパスフィルタである。
【００９０】
このように、実施の形態１〜４のΔΣモジュレータを用いることにより、信号伝達関数の周波数特性を一定に保持することが可能なＤ／Ａコンバータを提供することができる。
【００９１】
【発明の効果】
以上、説明したとおり、本発明によれば、減算手段に、減衰後の入力信号に対して１サンプル周期の遅延を与えた信号と、１サンプル周期の遅延を与えられて帰還した量子化後の信号と、を入力し、さらに、加算手段に、各積分手段出力と減衰後の入力信号とを入力する構成とした。これにより、信号伝達関数の周波数特性を一定に保持することができるため、高域におけるピーキングや減衰を防止することができる、という効果を奏する。
【００９２】
つぎの発明によれば、第１ステージにおいては、減算手段に、減衰後の入力信号に対して１サンプル周期の遅延を与えた信号と、１サンプル周期の遅延を与えられて帰還した量子化後の信号と、を入力し、さらに、加算手段に、各積分手段出力と減衰後の入力信号とを入力する構成とした。また、その他の第ｎステージにおいては、減算手段に、減衰後の前ステージの量子化誤差に対して１サンプル周期の遅延を与えた信号と、１サンプル周期の遅延を与えられて帰還した量子化後の信号と、を入力し、さらに、加算手段に、各積分手段出力と減衰後の前ステージの量子化誤差とを入力する構成とした。これにより、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去することができるため、さらなる高精度化を実現できる、という効果を奏する。
【００９３】
つぎの発明によれば、たとえば、第２ステージの量子化手段のビット数を第１ステージの量子化手段のビット数よりも多く設定する。これにより、さらにΔΣモジュレータの精度を向上させることができる、という効果を奏する。
【００９４】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持することが可能なＡ／Ｄコンバータを得ることができる、という効果を奏する。
【００９５】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去することが可能なＡ／Ｄコンバータを得ることができる、という効果を奏する。
【００９６】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持することが可能なＤ／Ａコンバータを得ることができる、という効果を奏する。
【００９７】
つぎの発明によれば、信号伝達関数の周波数特性を一定に保持するとともに、低次のノイズシェーピング項を除去することが可能なＤ／Ａコンバータを得ることができる、という効果を奏する。
【図面の簡単な説明】
【図１】 本発明にかかるΔΣモジュレータの実施の形態１の構成を示す図である。
【図２】 本発明にかかるΔΣモジュレータの実施の形態１の構成を示す図である。
【図３】 本発明にかかるΔΣモジュレータの実施の形態２の構成を示す図である。
【図４】 従来のｎ次のΔΣモジュレータの構成を示す図である。
【図５】 本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図６】 従来のカスケード接続のΔΣモジュレータの構成を示す図である。
【図７】 本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図８】 本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図９】 本発明にかかるΔΣモジュレータの実施の形態３の構成を示す図である。
【図１０】 本発明にかかるΔΣモジュレータの実施の形態４の構成を示す図である。
【図１１】 本発明のΔΣモジュレータを用いたアナログ／ディジタル（Ａ／Ｄ）コンバータの構成を示す図である。
【図１２】 本発明のΔΣモジュレータを用いたディジタル／アナログ（Ｄ／Ａ）コンバータの構成を示す図である。
【図１３】 従来のΔΣモジュレータの構成を示す図である。
【図１４】 量子化雑音のモジュレーションの概念を示す図である。
【符号の説明】
１，９ アッテネータブロック、２，５，１０，１２，１３，１５ 加算器、３，３−１，３−２，３−ｎ，４ 積分器、６，６ａ 量子化器、７，８ 遅延素子、１１，１１ａ，１４，１４ａ 補正ロジック部、２１ ΔΣモジュレータ、２２ デシメーションフィルタ、３１ インターポレーションフィルタ、３２内部ＤＡＣ（Ｄ／Ａコンバータ）、３３ アナログローパスフィルタ。
Claims (7)
- オーバーサンプリングΔΣ変換方式が採用されたΔΣモジュレータにおいて、
入力信号を減衰する減衰手段と、
前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、
前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、
前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、
前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、
前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、
を備えることを特徴とするΔΣモジュレータ。 - 前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、
各ステージの量子化結果に対して所定の補正処理を施し、
当該補正後の全信号の加算結果を出力信号とすることを特徴とする請求項１に記載のΔΣモジュレータ。 - 前記量子化手段を多ビット化することを特徴とする請求項１または２に記載のΔΣモジュレータ。
- 入力信号を減衰する減衰手段と、
前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、
前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、
前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、
前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、
前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、
を有するΔΣモジュレータを備えることを特徴とするＡ／Ｄコンバータ。 - 前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とするΔΣモジュレータ、
を備えることを特徴とする請求項４に記載のＡ／Ｄコンバータ。 - 入力信号を減衰する減衰手段と、
前記減衰後の信号に対して１サンプル周期の遅延を与える遅延手段と、
前記遅延後の信号から、１サンプル周期の遅延を与えられて帰還した量子化後の信号を減算する減算手段と、
前記減算結果に対して積分を行うｎ（２以上の整数）段構成の積分手段と、
前記各積分手段出力と前記減衰後の信号とを加算する加算手段と、
前記加算結果を量子化し、当該量子化結果を出力信号とし、同時に、当該出力信号を帰還させる量子化手段と、
を有するΔΣモジュレータを備えることを特徴とするＤ／Ａコンバータ。 - 前記減衰手段、遅延手段、減算手段、積分手段、加算手段、量子化手段、で構成される第１ステージのモジュレータに、前ステージにおける量子化誤差を入力信号とするｍ（整数）個のモジュレータをカスケード接続し、各ステージの量子化結果に対して所定の補正処理を施し、当該補正後の全信号の加算結果を出力信号とするΔΣモジュレータ、
を備えることを特徴とする請求項６に記載のＤ／Ａコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001391577A JP3785361B2 (ja) | 2001-12-25 | 2001-12-25 | Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ |
| US10/167,460 US6734814B2 (en) | 2001-12-25 | 2002-06-14 | Modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001391577A JP3785361B2 (ja) | 2001-12-25 | 2001-12-25 | Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003198374A JP2003198374A (ja) | 2003-07-11 |
| JP3785361B2 true JP3785361B2 (ja) | 2006-06-14 |
Family
ID=19188538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001391577A Expired - Lifetime JP3785361B2 (ja) | 2001-12-25 | 2001-12-25 | Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6734814B2 (ja) |
| JP (1) | JP3785361B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670902B1 (en) * | 2002-06-04 | 2003-12-30 | Cirrus Logic, Inc. | Delta-sigma modulators with improved noise performance |
| JP3949560B2 (ja) * | 2002-10-24 | 2007-07-25 | 富士通株式会社 | 高速オーバーサンプリング変調回路 |
| US8095511B2 (en) * | 2003-06-30 | 2012-01-10 | Microsoft Corporation | Database data recovery system and method |
| JP4302672B2 (ja) * | 2005-07-14 | 2009-07-29 | シャープ株式会社 | Ａｄ変換器 |
| JP4897825B2 (ja) * | 2005-12-05 | 2012-03-14 | エヌエックスピー ビー ヴィ | 最適内蔵フィルタ関数を有するフィードフォワードシグマ−デルタａｄ変換器 |
| JP4574589B2 (ja) * | 2006-04-27 | 2010-11-04 | シャープ株式会社 | デルタシグマａｄ変換器および電子機器 |
| US7626525B2 (en) * | 2007-05-03 | 2009-12-01 | Texas Instruments Incorporated | Feed-forward circuitry and corresponding error cancellation circuit for cascaded delta-sigma modulator |
| JP4841693B2 (ja) | 2008-08-19 | 2011-12-21 | パナソニック株式会社 | オーバーサンプリングａ／ｄ変換器 |
| US7782239B2 (en) * | 2008-10-28 | 2010-08-24 | Robert Bosch Gmbh | Multi-stage resettable sigma-delta converters |
| JP2014112775A (ja) * | 2012-12-05 | 2014-06-19 | Asahi Kasei Electronics Co Ltd | カスケードδς変調器及びそのデジタル−アナログ変換器 |
| US8872683B2 (en) * | 2013-02-28 | 2014-10-28 | Si-Ware Systems | Electronic compensation of capacitive micro-machined sensors parasitic modes in force-feedback interface systems |
| US9558078B2 (en) | 2014-10-28 | 2017-01-31 | Microsoft Technology Licensing, Llc | Point in time database restore from storage snapshots |
| CN106027060B (zh) * | 2016-05-20 | 2019-02-26 | 复旦大学 | 一种输入前馈式Delta-Sigma调制器 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184119A (ja) * | 1989-01-11 | 1990-07-18 | Toshiba Corp | オーバーサンプリング形デジタル―アナログ変換回路 |
| US5065157A (en) * | 1990-04-06 | 1991-11-12 | General Electric Company | High order sigma delta oversampled analog-to-digital converter integrated circuit network with minimal power dissipation and chip area requirements |
| US5103229A (en) * | 1990-04-23 | 1992-04-07 | General Electric Company | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantization |
| JP3192256B2 (ja) * | 1993-01-08 | 2001-07-23 | 旭化成マイクロシステム株式会社 | Δςモジュレータ |
| US5760722A (en) * | 1995-01-31 | 1998-06-02 | The United States Of America As Represented By The Secretary Of The Navy | Distributed quantization noise transmission zeros in cascaded sigma-delta modulators |
| JPH08330967A (ja) * | 1995-06-01 | 1996-12-13 | Matsushita Electric Ind Co Ltd | デルタ・シグマ変調回路 |
| JPH09266447A (ja) * | 1996-03-28 | 1997-10-07 | Sony Corp | 語長変換装置及びデータ処理装置 |
| GB2323488B (en) | 1997-03-20 | 2000-12-27 | Sony Uk Ltd | Signal processors |
| US5982315A (en) * | 1997-09-12 | 1999-11-09 | Qualcomm Incorporated | Multi-loop Σ Δ analog to digital converter |
| US6061008A (en) * | 1997-12-19 | 2000-05-09 | Rockwell Science Center, Inc. | Sigma-delta-sigma modulator for high performance analog-to-digital and digital-to-analog conversion |
| US6408031B1 (en) * | 1999-10-27 | 2002-06-18 | Agere Systems Guardian Corp. | Single bit Sigma Delta filter with input gain |
| JP4357083B2 (ja) * | 2000-06-01 | 2009-11-04 | 株式会社ルネサステクノロジ | デルタシグマモジュレータおよびａｄコンバータ |
-
2001
- 2001-12-25 JP JP2001391577A patent/JP3785361B2/ja not_active Expired - Lifetime
-
2002
- 2002-06-14 US US10/167,460 patent/US6734814B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030117306A1 (en) | 2003-06-26 |
| US6734814B2 (en) | 2004-05-11 |
| JP2003198374A (ja) | 2003-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0617516B1 (en) | Sigma-delta modulator with improved tone rejection and method therefor | |
| US5369403A (en) | Dual quantization oversampling digital-to-analog converter | |
| KR0185999B1 (ko) | 다수의 시그마-델타 변조기로 구성된 a/d 신호 변환기 | |
| US5414424A (en) | Fourth-order cascaded sigma-delta modulator | |
| US5424739A (en) | Device and method for digitally shaping the quantization noise of an N-bit digital signal, such as for digital-to-analog conversion | |
| JP5154659B2 (ja) | フィードバックパスにおいてビット数の減少したマルチビットシグマ・デルタ変調器 | |
| US6384761B1 (en) | Second and higher order dynamic element matching in multibit digital to analog and analog to digital data converters | |
| JPH0621823A (ja) | 低熱雑音特性を有するアナログ−デジタルコンバータ用デルタ−シグマ変調器 | |
| JPH0797749B2 (ja) | アナログ・デイジタル変換器のデルタ・シグマ変調回路 | |
| JP3785361B2 (ja) | Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ | |
| JP3830924B2 (ja) | 縦続型デルタシグマ変調器 | |
| US8223051B2 (en) | Multi-bit sigma-delta modulator with reduced number of bits in feedback path | |
| US8427350B2 (en) | Sigma-delta modulator | |
| WO2003043197A1 (en) | Sigma-delta modulation | |
| KR100196518B1 (ko) | 오디오용 델타-시그마 변조기 | |
| US5446460A (en) | Fourth-order cascaded sigma-delta modulator | |
| JP4649777B2 (ja) | デルタシグマ変調装置及び方法、並びにデジタル信号処理装置及び方法 | |
| JP4141865B2 (ja) | モジュレータ | |
| JP4058175B2 (ja) | 音声信号処理装置 | |
| JP3362718B2 (ja) | マルチビット−デルタシグマａｄ変換器 | |
| GB2222495A (en) | Analog to digital converters | |
| JPH11308110A (ja) | デルタシグマ型アナログデジタル変換器 | |
| JP3010940B2 (ja) | デルタシグマ変調器 | |
| JP2004080430A (ja) | Δς変換回路 | |
| JP2001127638A (ja) | Ｄ／ａ変換システムとｄ／ａ変換方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041207 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060314 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060317 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3785361 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140324 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |