JP3010940B2 - デルタシグマ変調器 - Google Patents
デルタシグマ変調器Info
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- JP3010940B2 JP3010940B2 JP4293070A JP29307092A JP3010940B2 JP 3010940 B2 JP3010940 B2 JP 3010940B2 JP 4293070 A JP4293070 A JP 4293070A JP 29307092 A JP29307092 A JP 29307092A JP 3010940 B2 JP3010940 B2 JP 3010940B2
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Description
【０００１】
【産業上の利用分野】本発明は、デルタシグマ変調器に
関し、特に方形波発生回路を有するデルタシグマ変調器
に関する。
関し、特に方形波発生回路を有するデルタシグマ変調器
に関する。
【０００２】
【従来の技術】従来のデルタシグマ変調器としては、図
４のブロック図に示すような回路がある（例えば、Ever
ard,J.D,“A Single Channel PCM Codec",IEEE Trans.C
ommunication,vol.COM27,no.2,pp283-295,1979）。図４
に示す従来のデルタシグマ変調器は、加算器１、積分回
路２、量子化器６、遅延回路７、Ｄ／Ａ変換回路８及び
方形波発生回路９より構成されている。加算器１は、入
力端子から入力するアナログ信号を第１の入力とし、Ｄ
／Ａ変換回路８の出力を第２の入力としてマイナス端よ
り入力し、方形波発生回路９の出力を第３の入力とし
て、第１の入力と第３の入力とを加算した値から第２の
入力を減算して（即ち、Ｄ／Ａ変換回路８の出力を反転
した信号を加算して）、その結果を出力する。積分回路
２は、加算器１の出力を入力する。量子化器６は、積分
回路２の出力を入力する。遅延回路７は、量子化器６の
出力を入力する。Ｄ／Ａ変換回路８は、遅延回路７の出
力を入力してＤ／Ａ変換する。また遅延回路７の出力
は、出力端子へ送られ本従来のデルタシグマ変調器の出
力となる。
４のブロック図に示すような回路がある（例えば、Ever
ard,J.D,“A Single Channel PCM Codec",IEEE Trans.C
ommunication,vol.COM27,no.2,pp283-295,1979）。図４
に示す従来のデルタシグマ変調器は、加算器１、積分回
路２、量子化器６、遅延回路７、Ｄ／Ａ変換回路８及び
方形波発生回路９より構成されている。加算器１は、入
力端子から入力するアナログ信号を第１の入力とし、Ｄ
／Ａ変換回路８の出力を第２の入力としてマイナス端よ
り入力し、方形波発生回路９の出力を第３の入力とし
て、第１の入力と第３の入力とを加算した値から第２の
入力を減算して（即ち、Ｄ／Ａ変換回路８の出力を反転
した信号を加算して）、その結果を出力する。積分回路
２は、加算器１の出力を入力する。量子化器６は、積分
回路２の出力を入力する。遅延回路７は、量子化器６の
出力を入力する。Ｄ／Ａ変換回路８は、遅延回路７の出
力を入力してＤ／Ａ変換する。また遅延回路７の出力
は、出力端子へ送られ本従来のデルタシグマ変調器の出
力となる。
【０００３】ところで、アナログ信号をＡ／Ｄ変換する
際に、入力信号が小さいときには、雑音が信号周波数の
整数倍の周波数である高調波に集中し、特定の入力レベ
ルにおける全高調波歪率を悪化させる。このような場合
は、入力信号にナイキスト周波数より低い周波数の信号
（以下ディザと記す）を混入することにより、見掛け上
の入力信号を大きくして、雑音スペクトルが信号帯域内
の特定の周波数に集中する現象を抑えることができる。
際に、入力信号が小さいときには、雑音が信号周波数の
整数倍の周波数である高調波に集中し、特定の入力レベ
ルにおける全高調波歪率を悪化させる。このような場合
は、入力信号にナイキスト周波数より低い周波数の信号
（以下ディザと記す）を混入することにより、見掛け上
の入力信号を大きくして、雑音スペクトルが信号帯域内
の特定の周波数に集中する現象を抑えることができる。
【０００４】デルタシグマ変調器は、上述のように入力
信号にディザを混入させてＡ／Ｄ変換する回路である。
方形波発生回路９から出力された方形波のディザは、加
算器１において入力端子から入力した入力信号と加算さ
れ、更にデルタシグマ変調器の出力である遅延回路７の
出力を減算される。加算器１の出力は、積分回路２、量
子化器６及び遅延回路７を介して出力端子に出力されデ
ルタシグマ変調器の出力となる。
信号にディザを混入させてＡ／Ｄ変換する回路である。
方形波発生回路９から出力された方形波のディザは、加
算器１において入力端子から入力した入力信号と加算さ
れ、更にデルタシグマ変調器の出力である遅延回路７の
出力を減算される。加算器１の出力は、積分回路２、量
子化器６及び遅延回路７を介して出力端子に出力されデ
ルタシグマ変調器の出力となる。
【０００５】デルタシグマ変調器を経て入力信号に混入
したディザは、Ａ／Ｄ変換後のデータにも含まれる。し
かし、デルタシグマ変調器の後段にサンプリング周波数
を下げるディジタルフィルタであるデシメーションフィ
ルタを備えたオーバーサンプリングＡ／Ｄ変換器の場合
には、ディザをサンプリング周期の“２のｎ乗”倍の周
期にし、かつ信号周波数よりも高い周波数の方形波にす
れば、上述のデシメーションフィルタによって簡単にそ
のディザを取り除くことができる。また、その方形波を
発生する方形波発生回路９も容易に製造することができ
る。
したディザは、Ａ／Ｄ変換後のデータにも含まれる。し
かし、デルタシグマ変調器の後段にサンプリング周波数
を下げるディジタルフィルタであるデシメーションフィ
ルタを備えたオーバーサンプリングＡ／Ｄ変換器の場合
には、ディザをサンプリング周期の“２のｎ乗”倍の周
期にし、かつ信号周波数よりも高い周波数の方形波にす
れば、上述のデシメーションフィルタによって簡単にそ
のディザを取り除くことができる。また、その方形波を
発生する方形波発生回路９も容易に製造することができ
る。
【０００６】図５は、上述のデシメーションフィルタの
一例である１／３２デシメーションフィルタの周波数特
性を示すグラフである。この図５に示すように１／３２
デシメーションフィルタは、最終的なサンプリング周波
数（ｆｓ）の整数倍の周波数に伝達零点をもっている。
この伝達零点における周波数の方形波をデルタシグマ変
調器にディザとして入力すれば、デシメーションフィル
タによってそのディザを容易に取り除くことができる。
一例である１／３２デシメーションフィルタの周波数特
性を示すグラフである。この図５に示すように１／３２
デシメーションフィルタは、最終的なサンプリング周波
数（ｆｓ）の整数倍の周波数に伝達零点をもっている。
この伝達零点における周波数の方形波をデルタシグマ変
調器にディザとして入力すれば、デシメーションフィル
タによってそのディザを容易に取り除くことができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のデルタシグマ変調器では、方形波発生回路９か
ら出力される方形波の周波数は一定である。そして、特
定の入力レベルにおける歪率悪化は、デルタシグマ変調
器における帰還ループ内のＤ／Ａ変換回路８の精度に依
存し、Ｄ／Ａ変換回路８の精度は、そのＤ／Ａ変換回路
８の製造前には予測し難い。このため、上述した従来の
デルタシグマ変調器では、最適な周波数の方形波を入力
信号に加えることが不可能であり、特定の入力レベルに
おいて歪率の悪化を十分抑えることができないという問
題点がある。
た従来のデルタシグマ変調器では、方形波発生回路９か
ら出力される方形波の周波数は一定である。そして、特
定の入力レベルにおける歪率悪化は、デルタシグマ変調
器における帰還ループ内のＤ／Ａ変換回路８の精度に依
存し、Ｄ／Ａ変換回路８の精度は、そのＤ／Ａ変換回路
８の製造前には予測し難い。このため、上述した従来の
デルタシグマ変調器では、最適な周波数の方形波を入力
信号に加えることが不可能であり、特定の入力レベルに
おいて歪率の悪化を十分抑えることができないという問
題点がある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、方形波をディザとするデルタシグマ変調器
において、ディザとして最適な方形波を発生することが
でき、歪率の悪化を十分に抑えることができるデルタシ
グマ変調器を提供することを目的とする。
のであって、方形波をディザとするデルタシグマ変調器
において、ディザとして最適な方形波を発生することが
でき、歪率の悪化を十分に抑えることができるデルタシ
グマ変調器を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るデルタシグ
マ変調器は、外部からアナログ信号を入力する加算端子
である第１の入力端と減算端子である第２の入力端と加
算端子である第３の入力端とを有する加算器と、この加
算器の出力を入力する積分回路と、この積分回路の出力
を入力する量子化器と、この量子化器の出力を入力し出
力が本デルタシグマ変調器の出力となる遅延回路と、こ
の遅延回路の出力を入力しＤ／Ａ変換して前記加算器に
おける第２の入力端に出力するＤ／Ａ変換器と、方形波
を出力する方形波発生回路と、この方形波発生回路の出
力を分割して前記加算器における第３の入力端に出力す
る可変分周回路と、この可変分周回路における分周比を
制御する制御回路とを有し、前記制御回路は本デルタシ
グマ変調器からの出力信号の全高調波歪率及びＳＮ比に
基づいて前記可変分周回路の分周比を制御することを特
徴とする。
マ変調器は、外部からアナログ信号を入力する加算端子
である第１の入力端と減算端子である第２の入力端と加
算端子である第３の入力端とを有する加算器と、この加
算器の出力を入力する積分回路と、この積分回路の出力
を入力する量子化器と、この量子化器の出力を入力し出
力が本デルタシグマ変調器の出力となる遅延回路と、こ
の遅延回路の出力を入力しＤ／Ａ変換して前記加算器に
おける第２の入力端に出力するＤ／Ａ変換器と、方形波
を出力する方形波発生回路と、この方形波発生回路の出
力を分割して前記加算器における第３の入力端に出力す
る可変分周回路と、この可変分周回路における分周比を
制御する制御回路とを有し、前記制御回路は本デルタシ
グマ変調器からの出力信号の全高調波歪率及びＳＮ比に
基づいて前記可変分周回路の分周比を制御することを特
徴とする。
【００１０】
【作用】本発明に係るデルタシグマ変調器においては、
方形波発生回路を有するデルタシグマ変調器において、
方形波発生回路の出力である方形波は、可変分周回路に
おいて制御回路によって制御される分周比で分周され、
加算器に入力される。そして、本デルタシグマ変調器の
出力を例えばデシメーションフィルタを通して全高調波
歪率及びＳＮ比等の特性について評価し、この評価に基
づいて前記制御回路を調整することで、最適な周波数の
ディザを本デルタシグマ変調器における加算器において
入力信号に加えることができる。従って、本発明に係る
デルタシグマ変調器は、出力信号における歪率の悪化を
十分に抑えることができる。
方形波発生回路を有するデルタシグマ変調器において、
方形波発生回路の出力である方形波は、可変分周回路に
おいて制御回路によって制御される分周比で分周され、
加算器に入力される。そして、本デルタシグマ変調器の
出力を例えばデシメーションフィルタを通して全高調波
歪率及びＳＮ比等の特性について評価し、この評価に基
づいて前記制御回路を調整することで、最適な周波数の
ディザを本デルタシグマ変調器における加算器において
入力信号に加えることができる。従って、本発明に係る
デルタシグマ変調器は、出力信号における歪率の悪化を
十分に抑えることができる。
【００１１】また、例えば、前記可変分周回路を前記加
算器との間に可変減衰器を設け、前記デシメーションフ
ィルタの出力に基づいて前記可変分周回路の出力信号
（即ち、ディザ）の振幅を制御することにより、ディザ
のより一層の最適化がなされ、歪率等の特性をより一層
向上させることができる。
算器との間に可変減衰器を設け、前記デシメーションフ
ィルタの出力に基づいて前記可変分周回路の出力信号
（即ち、ディザ）の振幅を制御することにより、ディザ
のより一層の最適化がなされ、歪率等の特性をより一層
向上させることができる。
【００１２】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１３】図１は、本発明の第１の実施例に係るデル
タシグマ変調器を示すブロック図である。なお図１にお
いて、図４に示す従来のデルタシグマ変調器と同一の構
成部には、同一符号を付して説明を省略する。
タシグマ変調器を示すブロック図である。なお図１にお
いて、図４に示す従来のデルタシグマ変調器と同一の構
成部には、同一符号を付して説明を省略する。
【００１４】図１に示す本第１の実施例に係るデルタシ
グマ変調器において、図４に示す従来のデルタシグマ変
調器に対して異なる構成部分は、制御回路１０及び可変
分周回路１１が追加されている部分である。可変分周回
路１１は、方形波発生回路９の後段に設けられ、その出
力が加算器１における第３の入力となる。制御回路１０
の出力である制御信号は、可変分周回路１１に入力され
る。
グマ変調器において、図４に示す従来のデルタシグマ変
調器に対して異なる構成部分は、制御回路１０及び可変
分周回路１１が追加されている部分である。可変分周回
路１１は、方形波発生回路９の後段に設けられ、その出
力が加算器１における第３の入力となる。制御回路１０
の出力である制御信号は、可変分周回路１１に入力され
る。
【００１５】次に、上述の如く構成された本第１の実施
例に係るデルタシグマ変調器の動作について説明する。
可変分周回路１１は、方形波発生回路９の出力を分周す
る。この可変分周回路１１の分周比は、制御回路１０の
出力である制御信号によって制御される。そして可変分
周回路１１の出力は、ディザとして加算器１に入力され
て入力端子から入力したアナログの入力信号と加算さ
れ、更にＤ／Ａ変換器８の出力分だけ減算される。加算
器１の出力は、図４に示す従来のデルタシグマ変調器と
同様に積分回路２、量子化器６及び遅延回路７を介して
出力端子に出力され本デルタシグマ変調器の出力とな
る。
例に係るデルタシグマ変調器の動作について説明する。
可変分周回路１１は、方形波発生回路９の出力を分周す
る。この可変分周回路１１の分周比は、制御回路１０の
出力である制御信号によって制御される。そして可変分
周回路１１の出力は、ディザとして加算器１に入力され
て入力端子から入力したアナログの入力信号と加算さ
れ、更にＤ／Ａ変換器８の出力分だけ減算される。加算
器１の出力は、図４に示す従来のデルタシグマ変調器と
同様に積分回路２、量子化器６及び遅延回路７を介して
出力端子に出力され本デルタシグマ変調器の出力とな
る。
【００１６】本第１の実施例に係るデルタシグマ変調器
の出力を本デルタシグマ変調器の後段に設けたデシメー
ションフィルタを通して全高調波歪率及びＳＮ比等の特
性について評価し、この評価に基づいて可変分周回路１
１における分周比を制御する制御回路１０を調整するこ
とで、最適な周波数のディザを決定することができる。
そして、可変分周回路１１の出力が最適な周波数のディ
ザになるように、可変分周回路１１における分周比を制
御回路１０は、記憶し、可変分周回路１１を制御する。
の出力を本デルタシグマ変調器の後段に設けたデシメー
ションフィルタを通して全高調波歪率及びＳＮ比等の特
性について評価し、この評価に基づいて可変分周回路１
１における分周比を制御する制御回路１０を調整するこ
とで、最適な周波数のディザを決定することができる。
そして、可変分周回路１１の出力が最適な周波数のディ
ザになるように、可変分周回路１１における分周比を制
御回路１０は、記憶し、可変分周回路１１を制御する。
【００１７】これらにより、本第１の実施例に係るデル
タシグマ変調器は、ディザとして最適な方形波を入力信
号に加えることができ、出力信号における歪率の悪化を
十分に抑える等の良好な特性を得ることができる。
タシグマ変調器は、ディザとして最適な方形波を入力信
号に加えることができ、出力信号における歪率の悪化を
十分に抑える等の良好な特性を得ることができる。
【００１８】次に、本発明の第２の実施例に係るデルタ
シグマ変調器について説明する。図２は、本第２の実施
例に係るデルタシグマ変調器を示すブロック図である。
なお図２において、図１に示す第１の実施例に係るデル
タシグマ変調器と同一の構成部には、同一符号を付して
説明を省略する。
シグマ変調器について説明する。図２は、本第２の実施
例に係るデルタシグマ変調器を示すブロック図である。
なお図２において、図１に示す第１の実施例に係るデル
タシグマ変調器と同一の構成部には、同一符号を付して
説明を省略する。
【００１９】図２に示す本第２の実施例に係るデルタシ
グマ変調器において、図１に示す第１の実施例に係るデ
ルタシグマ変調器に対して異なる構成部分は、減衰器
３、第２の加算器４、第２の積分回路５、第２の制御回
路１２及び第２の可変分周回路１３が追加されている部
分である。減衰器３は、積分回路２の後段に設けられて
いる。第２の加算器４は、減衰器３の出力と第２の可変
分周回路１３の出力とを加算してその結果を第２の積分
回路５に出力する。第２の積分回路５は、加算器４の出
力を積分して量子化器６に出力する。第２の制御回路１
２の出力である制御信号は、第２の可変分周回路１３に
入力される。第２の可変分周回路１３は、方形波発生回
路９から出力される方形波の信号を入力し、この信号を
第２の制御回路１２の制御信号に応じた分周比で分周す
る。
グマ変調器において、図１に示す第１の実施例に係るデ
ルタシグマ変調器に対して異なる構成部分は、減衰器
３、第２の加算器４、第２の積分回路５、第２の制御回
路１２及び第２の可変分周回路１３が追加されている部
分である。減衰器３は、積分回路２の後段に設けられて
いる。第２の加算器４は、減衰器３の出力と第２の可変
分周回路１３の出力とを加算してその結果を第２の積分
回路５に出力する。第２の積分回路５は、加算器４の出
力を積分して量子化器６に出力する。第２の制御回路１
２の出力である制御信号は、第２の可変分周回路１３に
入力される。第２の可変分周回路１３は、方形波発生回
路９から出力される方形波の信号を入力し、この信号を
第２の制御回路１２の制御信号に応じた分周比で分周す
る。
【００２０】本第２の実施例に係るデルタシグマ変調器
は、本発明を２次デルタシグマ変調器に応用した例であ
る。積分回路２及び第２の積分回路５の前段には、夫々
可変分周回路１１及び第２の可変分周回路１３が設けら
れ、更に可変分周回路１１及び第２の可変分周回路１３
は、夫々制御回路１０及び第２の制御回路１２によって
分周比が制御される。従って、加算器１において入力信
号に加算されるディザと、第２の加算器４において入力
信号に加算されるディザとは、夫々独立に制御回路１０
及び第２の制御回路１２によって最適化することができ
る。
は、本発明を２次デルタシグマ変調器に応用した例であ
る。積分回路２及び第２の積分回路５の前段には、夫々
可変分周回路１１及び第２の可変分周回路１３が設けら
れ、更に可変分周回路１１及び第２の可変分周回路１３
は、夫々制御回路１０及び第２の制御回路１２によって
分周比が制御される。従って、加算器１において入力信
号に加算されるディザと、第２の加算器４において入力
信号に加算されるディザとは、夫々独立に制御回路１０
及び第２の制御回路１２によって最適化することができ
る。
【００２１】これらにより、本第２の実施例に係るデル
タシグマ変調器は、ディザとして更に最適な方形波を入
力信号に加えることができ、更に良好な特性を得ること
ができる。
タシグマ変調器は、ディザとして更に最適な方形波を入
力信号に加えることができ、更に良好な特性を得ること
ができる。
【００２２】次に、本発明の第３の実施例に係るデルタ
シグマ変調器について説明する。図３は、本第３の実施
例に係るデルタシグマ変調器を示すブロック図である。
なお図３において、図１に示す第１の実施例に係るデル
タシグマ変調器と同一構成部には、同一符号を付して説
明を省略する。
シグマ変調器について説明する。図３は、本第３の実施
例に係るデルタシグマ変調器を示すブロック図である。
なお図３において、図１に示す第１の実施例に係るデル
タシグマ変調器と同一構成部には、同一符号を付して説
明を省略する。
【００２３】図３に示す本第３の実施例に係るデルタシ
グマ変調器において、図１に示す第１の実施例に係るデ
ルタシグマ変調器に対して異なる構成部分は、制御回路
１０に周波数制御端子及び電圧振幅制御端子が設けられ
ていることと、可変減衰回路１２が追加されている部分
である。制御回路１０は、本デルタシグマ変調器の後段
に設けられるデシメーションフィルタの出力に基づい
て、周波数制御端子及び電圧振幅制御端子から夫々周波
数制御信号及び電圧振幅制御信号を出力する。可変分周
回路１１は、第１の実施例と同様に、制御回路１０から
出力された制御信号（周波数制御信号）に基づいて方形
波発生回路９から出力された方形波の信号を分周する。
また、可変減衰回路１２は、制御回路１０から出力され
た電圧振幅制御信号に基づく減衰量で、可変分周回路１
１の出力信号の電圧振幅を減衰させる。
グマ変調器において、図１に示す第１の実施例に係るデ
ルタシグマ変調器に対して異なる構成部分は、制御回路
１０に周波数制御端子及び電圧振幅制御端子が設けられ
ていることと、可変減衰回路１２が追加されている部分
である。制御回路１０は、本デルタシグマ変調器の後段
に設けられるデシメーションフィルタの出力に基づい
て、周波数制御端子及び電圧振幅制御端子から夫々周波
数制御信号及び電圧振幅制御信号を出力する。可変分周
回路１１は、第１の実施例と同様に、制御回路１０から
出力された制御信号（周波数制御信号）に基づいて方形
波発生回路９から出力された方形波の信号を分周する。
また、可変減衰回路１２は、制御回路１０から出力され
た電圧振幅制御信号に基づく減衰量で、可変分周回路１
１の出力信号の電圧振幅を減衰させる。
【００２４】本実施例においては、可変分周回路１１の
出力の振幅を可変減衰回路１２で任意の電圧振幅に減衰
できるため、最適なディザの振幅を決定できる。即ち、
本実施例においては、出力端子から出力された信号をデ
シメーションフィルタを通して全高調波歪率及びＳＮ比
等の特性を評価し、その結果に基づいてディザの周波数
及び振幅を調整する。そして、ディザの周波数及び振幅
が最適な状態になると、そのときの状態が制御回路１０
に記憶される。これにより、本実施例に係るデルタシグ
マ変調器は、第１の実施例に比して、より一層良好な特
性を得ることができる。
出力の振幅を可変減衰回路１２で任意の電圧振幅に減衰
できるため、最適なディザの振幅を決定できる。即ち、
本実施例においては、出力端子から出力された信号をデ
シメーションフィルタを通して全高調波歪率及びＳＮ比
等の特性を評価し、その結果に基づいてディザの周波数
及び振幅を調整する。そして、ディザの周波数及び振幅
が最適な状態になると、そのときの状態が制御回路１０
に記憶される。これにより、本実施例に係るデルタシグ
マ変調器は、第１の実施例に比して、より一層良好な特
性を得ることができる。
【００２５】
【発明の効果】以上説明したように本発明に係るデルタ
シグマ変調器によれば、方形波発生回路の出力を分周す
る可変分周回路とこの可変分周回路における分周比を制
御する制御回路とを備えているので、本デルタシグマ変
調器の出力に基づいて外部から制御回路を制御すること
により、最適なディザを入力信号に加えることができ
る。従って、本発明に係るデルタシグマ変調器は、出力
信号における歪率の悪化を十分に抑えることができる等
の良好な特性を得ることができる。
シグマ変調器によれば、方形波発生回路の出力を分周す
る可変分周回路とこの可変分周回路における分周比を制
御する制御回路とを備えているので、本デルタシグマ変
調器の出力に基づいて外部から制御回路を制御すること
により、最適なディザを入力信号に加えることができ
る。従って、本発明に係るデルタシグマ変調器は、出力
信号における歪率の悪化を十分に抑えることができる等
の良好な特性を得ることができる。
【図１】本発明の第１の実施例に係るデルタシグマ変調
器を示すブロック図である。
器を示すブロック図である。
【図２】本発明の第２の実施例に係るデルタシグマ変調
器を示すブロック図である。
器を示すブロック図である。
【図３】本発明の第３の実施例に係るデルタシグマ変調
器を示すブロック図である。
器を示すブロック図である。
【図４】従来のデルタシグマ変調器の一例を示すブロッ
ク図である。
ク図である。
【図５】デルタシグマ変調器の後段に付加されるデシメ
ーションフィルタの周波数特性の一例を示すグラフであ
る。
ーションフィルタの周波数特性の一例を示すグラフであ
る。
１；加算器 ２；積分回路 ６；量子化器 ７；遅延回路 ８；Ｄ／Ａ変換回路 ９；方形波発生回路 １０；制御回路 １１；可変分周回路 １２；可変減衰回路
Claims (2)
- 【請求項１】 外部からアナログ信号を入力する加算端
子である第１の入力端と減算端子である第２の入力端と
加算端子である第３の入力端とを有する加算器と、この
加算器の出力を入力する積分回路と、この積分回路の出
力を入力する量子化器と、この量子化器の出力を入力し
出力が本デルタシグマ変調器の出力となる遅延回路と、
この遅延回路の出力を入力しＤ／Ａ変換して前記加算器
における第２の入力端に出力するＤ／Ａ変換器と、方形
波を出力する方形波発生回路と、この方形波発生回路の
出力を分割して前記加算器における第３の入力端に出力
する可変分周回路と、この可変分周回路における分周比
を制御する制御回路とを有し、前記制御回路は本デルタ
シグマ変調器からの出力信号の全高調波歪率及びＳＮ比
に基づいて前記可変分周回路の分周比を制御することを
特徴とするデルタシグマ変調器。 - 【請求項２】 前記制御回路は更に電圧振幅制御信号を
出力する機能を有し、前記可変分周回路と前記加算器の
第３の入力端との間に、前記電圧振幅制御信号により前
記可変分周回路の出力信号を減衰させて振幅を制御する
可変減衰回路が設けられていることを特徴とする請求項
１に記載のデルタシグマ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293070A JP3010940B2 (ja) | 1992-03-30 | 1992-10-30 | デルタシグマ変調器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7422492 | 1992-03-30 | ||
| JP4-74224 | 1992-03-30 | ||
| JP4293070A JP3010940B2 (ja) | 1992-03-30 | 1992-10-30 | デルタシグマ変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335964A JPH05335964A (ja) | 1993-12-17 |
| JP3010940B2 true JP3010940B2 (ja) | 2000-02-21 |
Family
ID=26415348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293070A Expired - Lifetime JP3010940B2 (ja) | 1992-03-30 | 1992-10-30 | デルタシグマ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3010940B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100716737B1 (ko) * | 2005-08-20 | 2007-05-14 | 삼성전자주식회사 | 양자화 레벨에 디더 노이즈를 적용한 델타-시그마 변환기및 이를 이용한 델타-시그마 변환 방법 |
| JP4856659B2 (ja) * | 2008-01-30 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP5258536B2 (ja) * | 2008-12-12 | 2013-08-07 | キヤノン株式会社 | 撮像装置及び撮像システム |
-
1992
- 1992-10-30 JP JP4293070A patent/JP3010940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335964A (ja) | 1993-12-17 |
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