JPH01252022A

JPH01252022A - Σ−△変調器を用いたｄ／ａ変換装置

Info

Publication number: JPH01252022A
Application number: JP7927488A
Authority: JP
Inventors: Shinichi Nakamura; 伸一中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-31
Filing date: 1988-03-31
Publication date: 1989-10-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はΣ変調変調器を用いたＤ／Ａ″Ｕ換装置に関
し、詳細には、Σ変調変調にて得られる出力をＤ／Ａ変
換する際の変換精度を補償したものである。

（従来の技術） Σ変調変調器をデジタル信号に適用し、デジタル信号の
サンプリング周波数を上げる代わりに、１ワードあたり
のビット数を下げることにより、高速低ビットのＤ／Ａ
変換器によって集積回路を構成することが考えられてい
る。このような考えは、例えば参考文献１　（ＩＥＥＥ
　ＴＲＡＮＳＡＣＴＩＯＮＳ　０ＮＣＯＨＨＵＮＩＣＡ
ＴＩＯＮＳ、　ＶＯＬ　、ＣＯＨ−３４，ＮＯｌ、　Ｊ
ＡＮＵＡＲＹ　１９８６、　　”ＤＥＣＩＨＡＴＩＯＮ
　ＦＯＲＳＩＧＭＡ　ＤＥＬＴＡ　ＭＯＤＵＬＡＴＩＯ
Ｎ−ＪＡＨＥＳ　Ｃ，ＣＡＮＤＹ）、参考文献２　（Ｉ
ＥＥＥ　ＴＩＩＡＮＳＡＣＴＩＯＮＳＯＮ　Ｃ０ＨＨＵ
ＮＩＣＡＴＩＯＮＳ　、　ＶＯＬ　、Ｃ０Ｎ−３３，８
０３，ＭＡＲＣ１１１９８５、”Ａ　ＵＳＥ　ＯＦ　Ｄ
ＯＵＢＬＥ　ＩＮＴ［ＧＲＡＴＩＯＮ　ＩＮ　ＳＩＧＭ
ＡＤＥＬＴＡ　ＨＯＤＵＬＡＴＩＯＮ”　、　ＪＡＮＥ
Ｓ　Ｃ，ＣＡＮＤＹ）ｋ：示ＱＱすｉｔている。

第４図は２次のΣ変調変調器を示す構成図である。入力
信号Ｘは減算器１で出力信号Ｙである帰還信号との減算
信号となって加算器２及び遅延回路３から成る第１の積
分器に入る。第１の積分器の出力信号は、入力信号Ｘと
ｌ１ｉｌ　ｅ！に帰還信号との減ｎを減算器４で行い、
その減ｎ出力は加専器及び遅延回路６による第２の積分
回路を介し、εｊｌ−了化鼎７を介して出ノｊ信号Ｙと
なる。吊子化器７はここでは、加Ｑ器としＣ示され、誤
差信号「をイ・」加する処理を行う。このような処理を
粗量子化と称する。但し、実際には入力のＬ　Ｓ　Ｂ側
を切り捨てるが、この処理と誤差信＠Ｆを付加する処理
とは等価となる。

なＪ３、各遅延回路３，６及び吊子化器７には所定の周
波数で動作さけるクロックがイれぞれ印加しである。

上記の回路の解析式は以下のようになる。但し、Ｙａは
第１の積分器の出力を、Ｙｂは第２の積分器の出力を示
す。

Ｙａ（ｚ）−（Ｘ（Ｚ）−Ｙ（ｚ））＋Ｚ−’ＹａｍＹ
　ｂ（ｚ）＝　（（Ｙ　ａ（ｚ）−Ｙ　（ｚ））十Ｙ　
ｂ（ｚ））　　Ｚ　−１■Ｙ　（ｚ）　−Ｙ　ｂ（ｚ）
＋　Ｅ　（ｚ）これから、Ｙ（ｚ）　＝Ｚ−ＬＸ（ｚ）　十（１−Ｚ’）２Ｅ（ｚ
）■が１ワられる。

■式における２−１は１クロツクの万延を受【′Ｊるこ
と、周波数特性は平坦であることを示している。

また、（１−Ｚ−１＞２Ｅ（ｚ）は吊子化によりイ・」
加されるノイズ成分が（１−Ｚ−１＞２のスペクトル分
布を右していることを示している。

■子化器７によって発生ずるノイズＥは、一般には周波
数平坦であると考えられており、スペクトル密度関数と
して次式のように表わされる。

Ｅ　ｃｒ）＝　−Ｅ−ｘ　ｔ　２τ　　　　　　　　　
・・・■σ：ｆｆｉ子化ステップレベル τ：サンプリング時間間隔（１−Ｚ−１＞２にて示されるノイズ成分のスペクトル
密度関数Ｎ（［）は、Ｚ→ｅｊｍｒとして、■式から求
められ、Ｎ　（ｒ）　＝　２　ｘ−ｘ　Ｊ　２τｘ　（１−Ｃ０
３（２πｆτ））・・・■となる）このＮ（「）の特性
を第５図に示す。第５図において、周波数軸のｆｓｏは
入力信号Ｘのサンプリング周波数、ｆｓはΣ変調変調器
の動作周波数である。この特性から理解されるように、
ｈ）子化によるノイズは、サンプリング周波数より＾い
高域に集中（ｆｓ　／２でピークになる）し、信号帯域
ｆ　ｓｏ／　２に存在するノイズ成分が十分低下する。

このように、高速サンプリングし、粗量子化を行ってビ
ット数を低減しても、必要信号帯域のノイズ増加は、本
来入力信号の持つノイズレベルＪ、り低く抑えることが
できる。なお、ｆｓ／ｆｓ。

をｒで表わしてオーバーサンプリング率と称している。

このｒの値が大きいほど、ノイズＮ　（ｆ）の帯域を信
号帯域から遠ざけることができる。

第６図は上記Σ変調変調器を使用したＤ／Ａ変換器の構
成を示づ。デジタル入力信号は先ずΣ変調変調器７０で
粗量子化し、低ビットの高速Ｄ／Ａ変換器７１でアナロ
グ信号となる。Ｄ／Ａ変換器７１の出ノＪはローパスフ
ィルター７２を介して必要帯域の信′；Ｊが得られるこ
とになる。ここぐ、ローパスフィルター７２は粗量子化
によって生じたノイズを帯域外ノイズとしてカットして
いる。従って、高速Ｄ／Ａ変換器１１として高精庶のも
のを用いることで、精度の良いＤ／Ａ変換出力を得るこ
とができる。このような回路は、１ブツブＣ低価格に集
積回路化することができる。

しかし、Ｄ／Ａ変換器７１は、高速低ビットのため、吊
子化ステップは少ないが、粘度が要求される。Ｄ／Ａ変
換のステップ誤差は、出力信号に、周波数に関して一様
に付加されるものであるので、本来のベースバンド帯域
で必要とされる粘度に近い精度のＤ／Ａ変換を実現しな
ければならない。

（発明が解決しようとする課題）従来のΣ変調変換器を用いたＤ／Ａ変換器は、Σ変調変
調により低ビットのＤ／Ａ変換器で溜むが、高い変換精
度が要求されるため、集積化には不利な条性となる。

この発明は上記問題点を除去し、高速低ビットのＤ／△
変換により精度が落らないようにしたΣ変調変調鼎を用
いたＤ／Ａ変換装置の提供を目的とする。

［発明の構成］（課題を解決づるための手段）この発明は、所定ビット数から構成されるデジタル入力
信号を上位ビットと下位ビットに分け、上位ビット分に
ついてΣ変調変調した低ビットの粗量子化出力を得るΣ
変調変調ｆ段と、前記粗量子化出力を、最小パルス幅が
１以上のパルス幅変調信号に変換Ｊるパルス幅変調手段
とを右している。

（作用）上記手段によれば、Σ変調変調器からの出力の示Ｊ値に
応じたパルス幅変調信号によりＤ／Ａ変換出力が作られ
る。そして、パルス幅変調信号としては、Σ変調変換出
力の示Ｊ最小値に対しパルス幅がＯでなく有限の幅を持
つ最小パルス幅を当てている。パルス信号は回路の伝送
特性によって立上り及び立下り特性が劣化を受けるが、
これらの特性がＤ／Ａ変換出力に与える影響は、Ｈいの
立上り及び立下り波形部が同等に劣化することで、パル
ス幅のステップ差が一定となる。従って、この発明のよ
うに、幅０のパルス信号を用いないことによって、変換
精度の良いＤ／Ａ変換出力を得ることができ、Σ変調変
調器を用いる利点と相俟って、集積化に適し、高精度の
Ｄ／Ａ変換を行うものである。

（実施例）以下、この発明を図示の実施例によって説明する。

第１図はこの発明に係るΣ変調変調器を用いたＤ／Ａ変
換装首の一実施例を示す回路図である。

第１図において、１１は第４図の減算器１に相当する加
算器、１２は第１の積分器、１３は第２の積分器、１４
は帰還信号を反転するための減専器であり、これらによ
ってΣ変調変換器が構成される。また、１５はΣ変調変
調器からの出力信号Ｙをデコードするデコーダ、１６は
デコーダ１６の出力をゲートするＡアゲート群、１７は
信号Ｙに応じたパルス幅変調信号を出力するシフトレジ
スタである。

入力信号Ｘは周波数ｆｓＯでサンプリングされたｎピッ
１−（ｎは整数）のデジタル信号である。入力信号Ｘは
、ｎビットのうち、オーバーサンプリング率ｒと必要Ｓ
／Ｎとの関係で決められる割合に従って、上位ｍビット
と下位１ビツトに分ける。

上位ｍビットは、帰還信号との減篩信号を得る加ｎ器１
１の一方入力となっている。この場合、後述するように
、帰還信号をｍ’　＞ｍの関係を有するｍ′なるビット
数の信号に定めたため、加Ｇ１器１１はｍビットのうら
の最上位ビットを所定ピット分拡張してｍ′のビット数
に合わせている。

ｍ′ビットとなったＪＪＩｌ　ｎ器１１の出力は、加算
器２１に入力する。加ｔ’ｓ器２１は次段レジスタ２２
と共に積分器を構成し、レジスタ２２の出力（ｍ’　ビ
ット）を他方の入力としている。また、加算器２３とレ
ジスタ２４も同様に積分器を構成し、下位ρビット分の
入力信号を加算器２３よりレジスタ２４を介して尋出す
ると共に、レジスタ２４の出力は加算器２３の使方入力
として帰還している。レジスタ２２．２４からの出力は
、合計してｍ′＋ρ＝「）′　となる。これら上位ビッ
ト分の信号と、下位ビット分の信号は、それぞれ加算器
３１．３３に入力し、各加ｎ器３１．３３よりレジスタ
３２．３４を介して、上位ｍ′　ビット分は減ｎ器１４
に入り、下位１ビット分は加９３３４に帰還する。この
ように、第１．第２の積分器１２゜１３において、上位
ｍ′分と下位１分の信号を別々に処理し、第２の積分器
１３において、１分を切捨てることで、粗量子化出力を
行うことになる。但し、加算器２３．３３において、キ
ャリーが発生すると、そのキャリー化ｊ３Ｅ１．Ｅ２は
、それぞれ机１加粋器２１．３１に入力して、上位ｍ′
の信号となる。

一方、減算器１４に導入された上位ｍ′の信号は、減算
器１４で反転されて加算器１１に帰還している。

減ｔ１器１４におけるデジタル信号の負号への反転は、
１１０　Ｉｔの信号との減粋を行うことで入力の否定論
理を得、その出力の最少ビットに“１″を加粋ずれば良
い。こうして、ｍ′ビットの帰還信号を作り、加客７７
！１１１、第１．２の積分器１２．１３を経″てレジス
タ３２からｍ′ビットの信号Ｙを得る。

なお、レジスタ２２．２４．３２．３４には、動作クロ
ックｆｓを印加しである。ｆｓはサンプリング周波数ｆ
ＳＯに対しＡ−バーサンプリング率ｒだけ高い周波数に
設定してあり、これにより、各レジスタ２２．２４及び
３２．３４による第１．第２の積分動作が高速になり、
出力としては低ビットの信号が１４？られるわけである
。

次に、Σ変調変調器の出力信Ｆ　Ｙは、デコーダ１５に
導かれる。以下は、ｍ′が３ビツトとして説明する。デ
コーダ１５は、各時系列の出力信号Ｙをデコードし、そ
れらのデジタル値に応じた出力端ＱＯ〜Ｑ６より動作り
Ｏツクｆｓの周期で所定幅のパルスを出力する。ここで
、ｍ’　−３の場合、デコード出力は８値をとるが、Ｑ
Ｏ〜Ｑ６の７値しか用いないようにしている。但し、Ｑ
Ｏは常に論理“１”の信号である。

オアゲート群１６は、デコーダ１５の各出力端０１〜Ｑ
６からの信号を段階的に幅の責なるパルス信号を形成づ
る。詳述Ｊれば、ａｌは伯のゲートより最も小さい幅の
パルス信号を出力し、Ｂ２．Ｂ３、Ｂ４．Ｂ５の順にパ
ルス幅が拡大づる。そして、出力端Ｑ６は最も幅の広い
パルス信号を導出する。

こうして形成された各パルス幅の異なる信号は、ａｌの
出力がシフトレジスタ１１のへ〇、８６入力端に、Ｂ２
の出力が同Ａ５．３５入力端に、Ｂ３の出力がＡ４．８
４入力端に、Ｂ４の出力がＡ３゜Ｂ３入力端に、Ｂ５の
出力がＡ２．８２入力端に、出力）３　Ｑ　６からの信
りが入力端ＡＩ　、Ｂ１にそれぞれ入る。なお、出力端
ＱＯの論理゛１′′の信号は、入力端Δ７．Ｂ７に入っ
ている。シフトレジスタ１７は、シフト／ロードパルス
入力端に、Σ変調変調器の動作クロックと同じ周波数ｆ
ｓのパルス信号を導入し、動作制御入力端にｆｓより少
なくとも１４倍の高い周波数のクロックｆ　ｓｗを導入
している。この構成によって、シフトレジスタ１７から
Ｄ／Ａ変換出力であるパルス幅変調信号が出力される。

このパルス幅変調信号は、荷重抵抗形Ｄ／Ａ変換器等の
手段によって階段波に変換され、更にローパスフィルタ
ーによって原アナログ信号となる。なお、シフトレジス
タ１７は、入力端Ｂ１側又はＡ１側の信号より出力信号
として導出づる。

上記の構成において、まず、Σ変調変調部におけるｍ′
とｍの関係を説明する。

、第１の積分回路１２の出力をＹｌとして、解析式％式
％ここに、加算器２３から加算器２１へ入力するキャリー
信号Ｅ１と、加算器３３から加算器３１へ入力Ｊるキｔ
７り一信号Ｅ２は、母子化器７（第４図）において加算
するノイズＥとして扱っている。

０式よりＹの絶対値を求めると、＋２−１１＝１より、１Ｙｌ＝ｌＸｌ」−１Ｅ１　　ｌ＋２１Ｅ２１　　・・
・■ＩＸ＋は入力ｎビットのうちの上位ｍビットであル
ノテ、ｌＸｌ−２’−１でＭ６゜ＩＥＩＩ。

ｌＥｌ１はそれぞれキャリー信号であるので、１ビツト
の信号であり、ｌＥｌ　　１＝ｌＥ２１＝１となる。以
上により、１Ｙｌ＝２　　＋２　　　　　　　　　　　　・・・■
ｍ’−１＋ｎ＋２が求められる。そこで、ｍ′は、２〉２から求まり、ｍ
＝Ｑのときｌ　Ｘ　ｌ−０から、ｍ′＝２が必要である
。これより、ｍと最少量′との関係を表にすると、ｍ　　　　０　１　２　３　４−ｍｍ’２３３４５　　・・・　ｍ＋１実施例では上表のｍ−’）、ｍ’　＝３に設定している
。

０式と、■式とを比較すると、×の項がｚ−２に変わり
、ノイズＥの項がＥｌ、Ｅ２に別れている。

Ｘの項が７−２に変わったことは、入力と出力との時間
的遅れが第４図の場合の２倍になったことを意味するが
、第１．第２の積分器１２．１３の加算器２１　（２３
）　、　３１　（３３）は、第１の積分器１２のレジス
タ２２によって分離されているため、Ｓ／Ｎ改善策とし
て動作クロックｆｓ＠’ＩＮくする必要はない。

次に、パルス幅変調動作を説明する。

ｍとｍ′の関係を上記のように設定すると、ｌ　Ｙ　ｌ
　＝２１Ｉｌ＋２＝６であり、Σ変調変調変調出力数り
得る値は、０も含めると７となる。このような、７値の
デジタル信号をパルス幅変調信号として取出す場合、対
応するパルス幅として０．１゜２・・・６と割り当てる
ことら可能である。しかし、次の理由で、Ｄ／Ａ変換出
力の粘麿が悪くなる。

即ら、パルスには立上り、立下り波形部に、−定の遅延
及び波形のなまりが存在する。その波゛形部の面積誤差
を立上りと立下りでそれぞれΔ　。

Δ−トシ、時間ｌ１Ｓｌｉ（２／ｆ’ｓｗ）　−２ｔｓ
ｗｋ：対シ、理想的な面積をＤとＪると、パルス幅０の
パルスは、第２図（ａ）に示づように面積０であり、最
小幅のパルスからその整数倍で拡がるパルスは、それぞ
れ第２図（ｂ）　、　（ｃ）　、　（ｄ）に承りように
、Ｄ変調」変調−、２Ｄ変調、＋Δ−、３Ｄ変調十Δ−
２・・・となる。各値開の面積差を見ると、０から１の
幅のステップのみ、Δ、＋八−へけ誤差を含むことにな
る。立上りと立下りの面積は、一般に、近いものである
が、ｆｓが高速化された分精度を１７ることは難しい。

ここで、パルス幅を１，２．・・・、７と設定づること
で、各ステップ差は等しくなり、パルスの立上り立下り
特性に影響されないＤ／Ａ変換出力を得ることができる
。

第３図はシフトレジスタ１７から出力されるパルス幅変
調信号である。時間軸は、動作クロックｆＳの周期を示
している。Ａ７．８７入力端に基づくパルスが、最小ス
テップ１のパルス幅２ｔｓｗを決定しており、以下Δ６
．Δ７，８７，８６入力端の信号がステップ２のパルス
幅４ｔＳＷを、Ａ５〜Ａ７，８７〜Ｂ５入力端の信号が
ステップ３のパルス幅５ｔｓｗを、Ａ４〜Ａ７．Ｂ７〜
Ｂ４入力端の信号がステップ４のパルス幅８ｔｓｗを、
Ａ３〜Ａ７，８７〜Ｂ３入力端の信号がステップ５のパ
ルス幅１０　ｔ　ｓｗを、Ａ２〜Δ７．Ｂ７〜Ｂ２入力
端の信号がステップ６のパルス幅１；）ｔｓｗを、　゛
Ａ１〜Ａ７，８７〜Ｂ１入力端の信号がステップ７のパ
ルス幅１４　ｔ　ｓｗを決定している。

なお、上記実施例では、ｍ＝２の場合について説明した
が、ｍが他の値の場合であっても、同様の構成が可能で
ある。

［発明の効果］以上説明したようにこの発明によれば、Σ変調変調器を
用いることによって高速低ビットのＤ／Ａ変換器を使用
づることができ、集積化に適Ｊるとバに、変換精度を劣
化させないという効果がある。

【図面の簡単な説明】

第１図はこの発明に係るΣ変調変調器を用いたＤ／Ａ変
換装置の一実施例を示す回路図、第２図、第３図はこの
発明の詳細な説明するための波形図、第４図はΣ−△変
調器の構成を説明する構成図、第５図はΣ変調変調器の
ノイズ特性を承け特性図、第６図はΣ変調変調器の使用
例を示寸構成図である。１１・・・加粋器、１２・・・第１の積分器、１３・・
・第２の積分器、１４・・・減算回路、１５・・・デコ
ーダ、１６・・・オアゲート群、１７・・・シフトレジ
スタ、ｆｓ・・・動作クロック周波数、ｆＳＯ・・・サ
ンプリング周波数。

Claims

【特許請求の範囲】所定ビット数から構成されるデジタル入力信号を上位ビ
ットと下位ビットに分け、上位ビット分についてΣ−Δ
変調した低ビットの粗量子化出力を得るΣ−Δ変調手段
と、前記粗量子化出力を、最小パルス幅が１以上の整数倍ス
テップ幅を有するパルス幅変調信号に変換するパルス幅
変調手段とを具備し、前記パルス幅変調手段の出力よりアナログ信号を得るよ
うにしたことを特徴とするΣ−Δ変調器を用いたＤ／Ａ
変換装置。