JPH04346521A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH04346521A JPH04346521A JP12050591A JP12050591A JPH04346521A JP H04346521 A JPH04346521 A JP H04346521A JP 12050591 A JP12050591 A JP 12050591A JP 12050591 A JP12050591 A JP 12050591A JP H04346521 A JPH04346521 A JP H04346521A
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- 238000013139 quantization Methods 0.000 claims description 13
- 230000010354 integration Effects 0.000 claims description 2
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- 238000010586 diagram Methods 0.000 description 13
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- 239000003990 capacitor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号を積分器
に入力し、その出力を量子化器を介してディジタル信号
に変換するとともに、そのディジタル信号をディジタル
・アナログ変換器を介してアナログ信号に再変換し、積
分器に帰還させて高分解能を実現するΔ−Σ形アナログ
・ディジタル変換回路に関する。なお、本明細書では、
アナログ・ディジタル変換回路をＡ／Ｄ変換回路、ディ
ジタル・アナログ変換器をＤ／Ａ変換器という。
に入力し、その出力を量子化器を介してディジタル信号
に変換するとともに、そのディジタル信号をディジタル
・アナログ変換器を介してアナログ信号に再変換し、積
分器に帰還させて高分解能を実現するΔ−Σ形アナログ
・ディジタル変換回路に関する。なお、本明細書では、
アナログ・ディジタル変換回路をＡ／Ｄ変換回路、ディ
ジタル・アナログ変換器をＤ／Ａ変換器という。
【０００２】
【従来の技術】図１０は、従来のΔ−Σ形Ａ／Ｄ変換回
路の構成例を示すブロック図である。図において、入力
端子９１から入力されるアナログ信号Ｘは、アナログ減
算器９２を介してアナログ積分器９３に入力され、その
出力が量子化器９４で量子化されてディジタル信号Ｙと
して出力端子９５に取り出されるとともに、Ｄ／Ａ変換
器９６に入力される。Ｄ／Ａ変換器９６の出力はアナロ
グ減算器９２に入力され、アナログ信号Ｘとの減算処理
が行われる。
路の構成例を示すブロック図である。図において、入力
端子９１から入力されるアナログ信号Ｘは、アナログ減
算器９２を介してアナログ積分器９３に入力され、その
出力が量子化器９４で量子化されてディジタル信号Ｙと
して出力端子９５に取り出されるとともに、Ｄ／Ａ変換
器９６に入力される。Ｄ／Ａ変換器９６の出力はアナロ
グ減算器９２に入力され、アナログ信号Ｘとの減算処理
が行われる。
【０００３】このような構成のΔ−Σ形Ａ／Ｄ変換回路
をＺ関数で表現したシグナルフローチャートを図１１に
示す。Ｚ関数表現では、アナログ積分器９３は１／（１
−Ｚ−１）となり、Ｄ／Ａ変換器９６は入力されたディ
ジタル信号に対して１タイミング遅れでアナログ信号を
出力するのでＺ−１となる。また、量子化器９４では入
力信号（アナログ積分器９３の出力信号）Ｐに量子化雑
音Ｑを加算したディジタル信号Ｙを出力する。したがっ
て、Ｐ＝（Ｘ−ＹＺ−１）／（１−Ｚ−１）
… （１）Ｙ＝Ｐ＋Ｑ
… （
２）の関係式が成立し、これをＹについて解くとＹ＝Ｘ
＋Ｑ（１−Ｚ−１）
… （３）となる。
をＺ関数で表現したシグナルフローチャートを図１１に
示す。Ｚ関数表現では、アナログ積分器９３は１／（１
−Ｚ−１）となり、Ｄ／Ａ変換器９６は入力されたディ
ジタル信号に対して１タイミング遅れでアナログ信号を
出力するのでＺ−１となる。また、量子化器９４では入
力信号（アナログ積分器９３の出力信号）Ｐに量子化雑
音Ｑを加算したディジタル信号Ｙを出力する。したがっ
て、Ｐ＝（Ｘ−ＹＺ−１）／（１−Ｚ−１）
… （１）Ｙ＝Ｐ＋Ｑ
… （
２）の関係式が成立し、これをＹについて解くとＹ＝Ｘ
＋Ｑ（１−Ｚ−１）
… （３）となる。
【０００４】ここで、Ｑの係数（１−Ｚ−１）は１次の
微分を表し、量子化器９４で加算された量子化雑音Ｑは
高周波側ほど多く分布し、低周波側ほど抑圧されるノイ
ズシェーピング特性を得る。量子化雑音は、サンプリン
グ周波数ｆｓ によらずに直流領域（ＤＣ）から１／２
ｆｓ までに分布し、そのパワーは量子化器９４の分解
能により決定される一定値である。したがって、必要な
帯域に対して十分に高いサンプリング周波数を用いてオ
ーバーサンプリングを行い、ローパスフィルタで必要帯
域のみを取り出すことにより高精度のＡ／Ｄ変換回路が
実現できる。
微分を表し、量子化器９４で加算された量子化雑音Ｑは
高周波側ほど多く分布し、低周波側ほど抑圧されるノイ
ズシェーピング特性を得る。量子化雑音は、サンプリン
グ周波数ｆｓ によらずに直流領域（ＤＣ）から１／２
ｆｓ までに分布し、そのパワーは量子化器９４の分解
能により決定される一定値である。したがって、必要な
帯域に対して十分に高いサンプリング周波数を用いてオ
ーバーサンプリングを行い、ローパスフィルタで必要帯
域のみを取り出すことにより高精度のＡ／Ｄ変換回路が
実現できる。
【０００５】従来のΔ−Σ形Ａ／Ｄ変換回路では、オー
バーサンプリング率を高くし、多段雑音抑圧方式（例え
ば、特願昭６０−１８５０６号）により図１０に示す回
路を多段に接続して高次のノイズシェーピング特性を得
ることにより、オーディオ帯域で低分解能量子化器を用
いても高精度化が可能になっている。
バーサンプリング率を高くし、多段雑音抑圧方式（例え
ば、特願昭６０−１８５０６号）により図１０に示す回
路を多段に接続して高次のノイズシェーピング特性を得
ることにより、オーディオ帯域で低分解能量子化器を用
いても高精度化が可能になっている。
【０００６】
【発明が解決しようとする課題】ところで、このような
Δ−Σ形Ａ／Ｄ変換回路を画像信号その他に対応するた
めに広帯域化を目的として高速化する場合には、オーバ
ーサンプリングを用いることを前提とすると、動作速度
はオーバーサンプリングを用いないＡ／Ｄ変換回路と比
較してオーバーサンプリング率倍だけ高くなり、回路の
超高速化が要求される。たとえば、オーディオ用として
一般に用いられている６４倍のオーバーサンプリング率
をＨＤＴＶ用の５０Ｍｓｐｓ 程度のＡ／Ｄ変換回路に
適用した場合には、そのサンプリング速度は３．２Ｇｓ
ｐｓ と非常に高速であることが要求される。これを集
積回路として実現するには、高周波特性の優れた高度の
ＬＳＩ製造技術および高価な実装技術その他が不可欠と
なり、極めて高価なものとなる。さらに、高速化に伴っ
て消費電力の増大が避けられなかった。
Δ−Σ形Ａ／Ｄ変換回路を画像信号その他に対応するた
めに広帯域化を目的として高速化する場合には、オーバ
ーサンプリングを用いることを前提とすると、動作速度
はオーバーサンプリングを用いないＡ／Ｄ変換回路と比
較してオーバーサンプリング率倍だけ高くなり、回路の
超高速化が要求される。たとえば、オーディオ用として
一般に用いられている６４倍のオーバーサンプリング率
をＨＤＴＶ用の５０Ｍｓｐｓ 程度のＡ／Ｄ変換回路に
適用した場合には、そのサンプリング速度は３．２Ｇｓ
ｐｓ と非常に高速であることが要求される。これを集
積回路として実現するには、高周波特性の優れた高度の
ＬＳＩ製造技術および高価な実装技術その他が不可欠と
なり、極めて高価なものとなる。さらに、高速化に伴っ
て消費電力の増大が避けられなかった。
【０００７】また、高速動作条件下では、帰還ループ上
のＤ／Ａ変換器の出力の遷移時間、すなわちｔｒ （ｒ
ｉｓｅ ｔｉｍｅ） およびｔｆ （ｆａｌｌ ｔｉｍ
ｅ） が定常出力を出力している時間に対して無視でき
なくなるので、帰還信号量の線形性を劣化させ、延いて
はＡ／Ｄ変換回路のＳＮ比を制限する要因になっていた
。本発明は、Δ−Σ形Ａ／Ｄ変換回路の変換速度の制限
要因であるコンパレータおよび帰還ループ上のＤ／Ａ変
換器を多重化し、必要速度を緩和して動作速度の高速化
を図るとともに、高速化に伴う変換精度の劣化を抑圧し
て高精度化することができるＡ／Ｄ変換回路を提供する
ことを目的とする。
のＤ／Ａ変換器の出力の遷移時間、すなわちｔｒ （ｒ
ｉｓｅ ｔｉｍｅ） およびｔｆ （ｆａｌｌ ｔｉｍ
ｅ） が定常出力を出力している時間に対して無視でき
なくなるので、帰還信号量の線形性を劣化させ、延いて
はＡ／Ｄ変換回路のＳＮ比を制限する要因になっていた
。本発明は、Δ−Σ形Ａ／Ｄ変換回路の変換速度の制限
要因であるコンパレータおよび帰還ループ上のＤ／Ａ変
換器を多重化し、必要速度を緩和して動作速度の高速化
を図るとともに、高速化に伴う変換精度の劣化を抑圧し
て高精度化することができるＡ／Ｄ変換回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、アナログ信号
を入力して積分処理を行う積分器と、前記積分器の出力
信号を量子化してディジタル信号に変換する量子化器と
、前記ディジタル信号をアナログ信号に再変換し、前記
積分器の入力に帰還するＤ／Ａ変換器とを備えたＡ／Ｄ
変換回路において、前記量子化器は、前記積分器の出力
信号を並列に取り込む複数Ｎ個の量子化器で構成し、前
記Ｄ／Ａ変換器は、前記Ｎ個の量子化器に対応するＮ個
のＤ／Ａ変換器で構成し、１個の量子化器が量子化に要
する時間ｔをＮ分割して各量子化器の変換時刻を順次設
定し、かつその変換時刻に量子化器の出力を取り込むＤ
／Ａ変換器にはその変換時刻からｔ／Ｎ時間だけ対応す
るアナログ信号を出力させ、他のＤ／Ａ変換器には０レ
ベルを出力させる変換動作制御手段を備えたことを特徴
とする。
を入力して積分処理を行う積分器と、前記積分器の出力
信号を量子化してディジタル信号に変換する量子化器と
、前記ディジタル信号をアナログ信号に再変換し、前記
積分器の入力に帰還するＤ／Ａ変換器とを備えたＡ／Ｄ
変換回路において、前記量子化器は、前記積分器の出力
信号を並列に取り込む複数Ｎ個の量子化器で構成し、前
記Ｄ／Ａ変換器は、前記Ｎ個の量子化器に対応するＮ個
のＤ／Ａ変換器で構成し、１個の量子化器が量子化に要
する時間ｔをＮ分割して各量子化器の変換時刻を順次設
定し、かつその変換時刻に量子化器の出力を取り込むＤ
／Ａ変換器にはその変換時刻からｔ／Ｎ時間だけ対応す
るアナログ信号を出力させ、他のＤ／Ａ変換器には０レ
ベルを出力させる変換動作制御手段を備えたことを特徴
とする。
【０００９】
【作用】複数Ｎ個の量子化器は、それぞれ１個の量子化
器が量子化に要する時間ｔをＮ分割した変換時刻で順次
量子化動作する。また、各Ｄ／Ａ変換器もそれぞれの量
子化器に割り当てられた変換時刻からｔ／Ｎ時間だけ対
応するアナログ信号を出力すると同時に、他のＤ／Ａ変
換器はリセットされて０レベルを出力する。
器が量子化に要する時間ｔをＮ分割した変換時刻で順次
量子化動作する。また、各Ｄ／Ａ変換器もそれぞれの量
子化器に割り当てられた変換時刻からｔ／Ｎ時間だけ対
応するアナログ信号を出力すると同時に、他のＤ／Ａ変
換器はリセットされて０レベルを出力する。
【００１０】このように、Ｎ個の多重化された量子化器
およびＤ／Ａ変換器を用いて順次動作させ、各Ｄ／Ａ変
換器で得られた信号を時間軸上で重ね合わせてアナログ
積分器に帰還させることにより、１変換周期のＮ倍の変
換速度をもつＡ／Ｄ変換回路を実現することができる。 また、各Ｄ／Ａ変換器ではそれぞれ割り当てられた変換
時間のみに対応するアナログ信号を出力し、他の変換時
間ではリセットされるので、ビット出力パターンに応じ
て合成された帰還信号量が変化することを回避すること
ができる。
およびＤ／Ａ変換器を用いて順次動作させ、各Ｄ／Ａ変
換器で得られた信号を時間軸上で重ね合わせてアナログ
積分器に帰還させることにより、１変換周期のＮ倍の変
換速度をもつＡ／Ｄ変換回路を実現することができる。 また、各Ｄ／Ａ変換器ではそれぞれ割り当てられた変換
時間のみに対応するアナログ信号を出力し、他の変換時
間ではリセットされるので、ビット出力パターンに応じ
て合成された帰還信号量が変化することを回避すること
ができる。
【００１１】
【実施例】図１は、１ビットの量子化分解能を有する本
発明のＡ／Ｄ変換回路の基本構成を示すブロック図であ
る。図において、入力端子１１から入力されるアナログ
信号Ｘは、アナログ減算器１２を介してアナログ積分器
１３に入力され、その出力がＮ個の量子化器１４１ 〜
１４Ｎ に分配される。各量子化器１４１ 〜１４Ｎ
の出力は、それぞれ出力端子１５１ 〜１５Ｎ に取り
出されるとともに、対応するＤ／Ａ変換器１６１ 〜１
６Ｎ に入力される。各Ｄ／Ａ変換器１６１ 〜１６Ｎ
から出力されるアナログ信号は、合成されてアナログ
減算器１２を介してアナログ積分器１３に帰還入力され
る。
発明のＡ／Ｄ変換回路の基本構成を示すブロック図であ
る。図において、入力端子１１から入力されるアナログ
信号Ｘは、アナログ減算器１２を介してアナログ積分器
１３に入力され、その出力がＮ個の量子化器１４１ 〜
１４Ｎ に分配される。各量子化器１４１ 〜１４Ｎ
の出力は、それぞれ出力端子１５１ 〜１５Ｎ に取り
出されるとともに、対応するＤ／Ａ変換器１６１ 〜１
６Ｎ に入力される。各Ｄ／Ａ変換器１６１ 〜１６Ｎ
から出力されるアナログ信号は、合成されてアナログ
減算器１２を介してアナログ積分器１３に帰還入力され
る。
【００１２】変換動作制御手段１７は、図２に示すよう
に、１個の量子化器が量子化に要する時間ｔをＮ分割し
た分割点を変換時刻Ｔ１ 〜ＴＮ として各量子化器１
４１ 〜１４Ｎ を制御し、また各Ｄ／Ａ変換器１６１
〜１６Ｎ に対して、各変換時刻Ｔ１〜ＴＮ からそ
れぞれｔ／Ｎの時間を有する時間区間ｔ１ 〜ｔＮ だ
け入力されるディジタル信号に応じたアナログ信号を出
力させ、それぞれに割り当てられた時間区間以外では０
レベルを出力させる制御を行う。
に、１個の量子化器が量子化に要する時間ｔをＮ分割し
た分割点を変換時刻Ｔ１ 〜ＴＮ として各量子化器１
４１ 〜１４Ｎ を制御し、また各Ｄ／Ａ変換器１６１
〜１６Ｎ に対して、各変換時刻Ｔ１〜ＴＮ からそ
れぞれｔ／Ｎの時間を有する時間区間ｔ１ 〜ｔＮ だ
け入力されるディジタル信号に応じたアナログ信号を出
力させ、それぞれに割り当てられた時間区間以外では０
レベルを出力させる制御を行う。
【００１３】すなわち、変換時刻Ｔ１ でまず量子化器
１４１ がアナログ積分器１３から出力される信号の量
子化を行い、得られたディジタル信号Ｙ１ を出力端子
１５１ に出力する。さらに、Ｄ／Ａ変換器１６１ で
は時間区間ｔ１ だけ入力されるディジタル信号Ｙ１
に応じたアナログ信号を出力する。また、他のＤ／Ａ変
換器１６２ 〜１６Ｎ では、そのときの量子化器１４
２ 〜１４Ｎ の出力に係わらず０レベルを出力する。 以下同様に、変換時刻Ｔ２ 〜ＴＮ で対応する量子化
器１４２ 〜１４Ｎ が順次動作し、各Ｄ／Ａ変換器１
６１ 〜１６Ｎ がそれぞれの時間区間で対応するアナ
ログ信号か０レベルを出力する。
１４１ がアナログ積分器１３から出力される信号の量
子化を行い、得られたディジタル信号Ｙ１ を出力端子
１５１ に出力する。さらに、Ｄ／Ａ変換器１６１ で
は時間区間ｔ１ だけ入力されるディジタル信号Ｙ１
に応じたアナログ信号を出力する。また、他のＤ／Ａ変
換器１６２ 〜１６Ｎ では、そのときの量子化器１４
２ 〜１４Ｎ の出力に係わらず０レベルを出力する。 以下同様に、変換時刻Ｔ２ 〜ＴＮ で対応する量子化
器１４２ 〜１４Ｎ が順次動作し、各Ｄ／Ａ変換器１
６１ 〜１６Ｎ がそれぞれの時間区間で対応するアナ
ログ信号か０レベルを出力する。
【００１４】このようにして各Ｄ／Ａ変換器１６１ 〜
１６Ｎ で得られたアナログ信号を時間軸上で重ね合わ
せてアナログ積分器１３に帰還させることにより、１個
の量子化器が量子化に要する時間ｔのＮ倍の変換速度を
有する量子化器およびＤ／Ａ変換器を構成することがで
きる。図３は、本発明におけるＮ＝２の場合の実施例構
成を示すブロック図である。
１６Ｎ で得られたアナログ信号を時間軸上で重ね合わ
せてアナログ積分器１３に帰還させることにより、１個
の量子化器が量子化に要する時間ｔのＮ倍の変換速度を
有する量子化器およびＤ／Ａ変換器を構成することがで
きる。図３は、本発明におけるＮ＝２の場合の実施例構
成を示すブロック図である。
【００１５】なお、図１の各部との対応関係を示して実
施例構成の説明に代える。抵抗器３１，演算増幅器３２
およびコンデンサ３３は、アナログ減算器１２およびア
ナログ積分器１３に対応する。比較電圧源３４の電圧と
の比較を行う比較器３５１ ，３５２ は、量子化器１
４１ ，１４２ に対応する。アンド回路３６１ およ
び抵抗器３７１ 、アンド回路３６２ および抵抗器３
７２ は、それぞれＤ／Ａ変換器１６１ ，１６２ に
対応する。クロック信号源３８およびインバータ回路３
９は、変換動作制御手段１７に対応する。このような構
成において、アナログ積分器を構成する演算増幅器３２
の出力は、比較器３５１ ，３５２ における比較動作
によって量子化され、ディジタル信号として出力端子１
５１ ，１５２ に取り出されるとともにアンド回路３
６１ ，３６３ の入力信号となり、その出力信号は抵
抗器３７１ ，３７２ で電圧・電流変換され、さらに
合成されてアナログ積分器に帰還される。
施例構成の説明に代える。抵抗器３１，演算増幅器３２
およびコンデンサ３３は、アナログ減算器１２およびア
ナログ積分器１３に対応する。比較電圧源３４の電圧と
の比較を行う比較器３５１ ，３５２ は、量子化器１
４１ ，１４２ に対応する。アンド回路３６１ およ
び抵抗器３７１ 、アンド回路３６２ および抵抗器３
７２ は、それぞれＤ／Ａ変換器１６１ ，１６２ に
対応する。クロック信号源３８およびインバータ回路３
９は、変換動作制御手段１７に対応する。このような構
成において、アナログ積分器を構成する演算増幅器３２
の出力は、比較器３５１ ，３５２ における比較動作
によって量子化され、ディジタル信号として出力端子１
５１ ，１５２ に取り出されるとともにアンド回路３
６１ ，３６３ の入力信号となり、その出力信号は抵
抗器３７１ ，３７２ で電圧・電流変換され、さらに
合成されてアナログ積分器に帰還される。
【００１６】以下、図４に示すタイムチャートを参照し
て本実施例の動作について説明する。クロック信号源３
８から出力されるクロック信号の立ち上がりエッジＡで
、第１の比較器３５１ が判定動作を行い、その結果を
出力端子１５１ およびアンド回路３６１ に出力する
。アンド回路３６１ は、クロック信号の立ち下がりエ
ッジＢまでの■区間に、比較器３５１ の出力に応じた
電圧を発生してＤ／Ａ変換器として動作する。一方、第
２のアンド回路３６２ では、インバータ回路３９を介
して入力されるクロック信号が０レベルであるので、第
２の比較器３５２ の出力に係わらずリセットされ、■
区間は出力レベルを０とする。
て本実施例の動作について説明する。クロック信号源３
８から出力されるクロック信号の立ち上がりエッジＡで
、第１の比較器３５１ が判定動作を行い、その結果を
出力端子１５１ およびアンド回路３６１ に出力する
。アンド回路３６１ は、クロック信号の立ち下がりエ
ッジＢまでの■区間に、比較器３５１ の出力に応じた
電圧を発生してＤ／Ａ変換器として動作する。一方、第
２のアンド回路３６２ では、インバータ回路３９を介
して入力されるクロック信号が０レベルであるので、第
２の比較器３５２ の出力に係わらずリセットされ、■
区間は出力レベルを０とする。
【００１７】次に、クロック信号の立ち下がりエッジＢ
で、第２の比較器３５２ が判定動作を行い、その結果
を出力端子１５２ およびアンド回路３６２ に出力す
る。アンド回路３６２ は、クロック信号の立ち上がり
エッジＡまでの■区間に、比較器３５２ の出力に応じ
た電圧を発生してＤ／Ａ変換器として動作する。一方、
第１のアンド回路３６１ ではクロック信号が０レベル
であるので、第１の比較器３５１ の出力に係わらずリ
セットされ、■区間は出力レベルを０とする。
で、第２の比較器３５２ が判定動作を行い、その結果
を出力端子１５２ およびアンド回路３６２ に出力す
る。アンド回路３６２ は、クロック信号の立ち上がり
エッジＡまでの■区間に、比較器３５２ の出力に応じ
た電圧を発生してＤ／Ａ変換器として動作する。一方、
第１のアンド回路３６１ ではクロック信号が０レベル
であるので、第１の比較器３５１ の出力に係わらずリ
セットされ、■区間は出力レベルを０とする。
【００１８】このようにして各Ｄ／Ａ変換器１６１ ，
１６２ で得られたアナログ信号を時間軸上で重ね合わ
せてアナログ積分器１３に帰還させることにより、クロ
ック信号周期の２倍の変換速度を有する量子化器および
Ｄ／Ａ変換器を構成することができる。また、各Ｄ／Ａ
変換器１６１ ，１６２ は、１／２クロック信号周期
で出力が強制的に０にリセットされるので、高速動作条
件下で問題となるｔｒ ，ｔｆ 特性による帰還信号量
の線形性のビット出力依存性を排除することができる。
１６２ で得られたアナログ信号を時間軸上で重ね合わ
せてアナログ積分器１３に帰還させることにより、クロ
ック信号周期の２倍の変換速度を有する量子化器および
Ｄ／Ａ変換器を構成することができる。また、各Ｄ／Ａ
変換器１６１ ，１６２ は、１／２クロック信号周期
で出力が強制的に０にリセットされるので、高速動作条
件下で問題となるｔｒ ，ｔｆ 特性による帰還信号量
の線形性のビット出力依存性を排除することができる。
【００１９】ここで、０リセット機能を有しない構成に
おけるＤ／Ａ変換器の出力例と、本発明のように０リセ
ット機能を有する構成におけるＤ／Ａ変換器の出力例を
図５に示す。図５において、ｔｒ ，ｔｆ 特性を考慮
した場合には、１変換区間内に帰還される信号量は、出
力レベルが０レベルから１レベルに変化した区間内に帰
還される信号量■、前後とも１レベルである区間内に帰
還される信号量■、出力レベルが１レベルから０レベル
に変化した区間内に帰還される信号量■の３種類に分類
できる。図５（１），（２） において、出力パターン
が０１１１００であれば、０リセット機能を有しない構
成では総帰還量は■＋■＋■＋■で表され、０リセット
機能を有する構成では総帰還量は■＋■＋■＋■＋■＋
■で表される。また、図５（３），（４） において、
出力パターンが０１０１１０であれば、０リセット機能
を有しない構成では総帰還量は■＋■＋■＋■＋■＋■
で表され、０リセット機能を有する構成では総帰還量は
■＋■＋■＋■＋■＋■で表される。
おけるＤ／Ａ変換器の出力例と、本発明のように０リセ
ット機能を有する構成におけるＤ／Ａ変換器の出力例を
図５に示す。図５において、ｔｒ ，ｔｆ 特性を考慮
した場合には、１変換区間内に帰還される信号量は、出
力レベルが０レベルから１レベルに変化した区間内に帰
還される信号量■、前後とも１レベルである区間内に帰
還される信号量■、出力レベルが１レベルから０レベル
に変化した区間内に帰還される信号量■の３種類に分類
できる。図５（１），（２） において、出力パターン
が０１１１００であれば、０リセット機能を有しない構
成では総帰還量は■＋■＋■＋■で表され、０リセット
機能を有する構成では総帰還量は■＋■＋■＋■＋■＋
■で表される。また、図５（３），（４） において、
出力パターンが０１０１１０であれば、０リセット機能
を有しない構成では総帰還量は■＋■＋■＋■＋■＋■
で表され、０リセット機能を有する構成では総帰還量は
■＋■＋■＋■＋■＋■で表される。
【００２０】このように、０リセット動作しないＤ／Ａ
変換器を用いた場合の総帰還量はビット出力パターンに
よって異なり、非線形性をもつことになる。一方、０リ
セット動作するＤ／Ａ変換器を用いた場合には、出力パ
ターンが１１となる場合に各Ｄ／Ａ変換器で出力レベル
が１０と０１と変化し、それを合成したものであるので
１レベル出力回数分だけ■＋■が帰還し、総帰還量はビ
ット出力パターンに依存しない。すなわち、高速動作さ
せる場合のｔｒ ，ｔｆ 特性による影響を大幅に緩和
することができる。
変換器を用いた場合の総帰還量はビット出力パターンに
よって異なり、非線形性をもつことになる。一方、０リ
セット動作するＤ／Ａ変換器を用いた場合には、出力パ
ターンが１１となる場合に各Ｄ／Ａ変換器で出力レベル
が１０と０１と変化し、それを合成したものであるので
１レベル出力回数分だけ■＋■が帰還し、総帰還量はビ
ット出力パターンに依存しない。すなわち、高速動作さ
せる場合のｔｒ ，ｔｆ 特性による影響を大幅に緩和
することができる。
【００２１】なお、Ｄ／Ａ変換器１６１ ，１６２ を
構成するアンド回路３６１ ，３６２ は、ナンド回路
，オア回路あるいはノア回路に変更することも可能であ
る。図３において、オア回路によりＤ／Ａ変換器１６１
，１６２ を実現した実施例構成を図６に示す。図６
において、オア回路６１１ ，６１２ には、比較器３
５１ ，３５２ の出力をインバータ回路６２１ ，６
２２ を介して取り込み、その出力をインバータ回路６
３１ ，６３２ を介して反転する。また、クロック信
号源１７から出力されるクロック信号は、比較器３５１
およびオア回路６１２ にはそのまま入力させ、比較
器３５２ およびオア回路６１１ にはインバータ回路
６４２ ，６４１ を介して反転させて入力する。この
ような構成により、図３に示すＡ／Ｄ変換回路と同様に
動作させることができる。
構成するアンド回路３６１ ，３６２ は、ナンド回路
，オア回路あるいはノア回路に変更することも可能であ
る。図３において、オア回路によりＤ／Ａ変換器１６１
，１６２ を実現した実施例構成を図６に示す。図６
において、オア回路６１１ ，６１２ には、比較器３
５１ ，３５２ の出力をインバータ回路６２１ ，６
２２ を介して取り込み、その出力をインバータ回路６
３１ ，６３２ を介して反転する。また、クロック信
号源１７から出力されるクロック信号は、比較器３５１
およびオア回路６１２ にはそのまま入力させ、比較
器３５２ およびオア回路６１１ にはインバータ回路
６４２ ，６４１ を介して反転させて入力する。この
ような構成により、図３に示すＡ／Ｄ変換回路と同様に
動作させることができる。
【００２２】図７は、図３に示す実施例構成（Ｎ＝２）
を一般化した実施例構成を示すブロック図である。本実
施例の特徴とするところは、１個の量子化器が量子化に
要する時間ｔを１周期とし、順次ｔ／Ｎの位相差をもつ
Ｎ個のクロック信号Ｃ１ 〜ＣＮ を各比較器３５１
〜３５Ｎ およびデコーダ７１に取り込み、デコーダ７
１が各位相差に対応する制御信号Ｄ１ 〜ＤＮ を作成
して各アンド回路３６１ 〜３６Ｎ に供給する。ここ
で、クロック信号Ｃ１ 〜ＣＮと制御信号Ｄ１ 〜ＤＮ
との関係を図８に示す。
を一般化した実施例構成を示すブロック図である。本実
施例の特徴とするところは、１個の量子化器が量子化に
要する時間ｔを１周期とし、順次ｔ／Ｎの位相差をもつ
Ｎ個のクロック信号Ｃ１ 〜ＣＮ を各比較器３５１
〜３５Ｎ およびデコーダ７１に取り込み、デコーダ７
１が各位相差に対応する制御信号Ｄ１ 〜ＤＮ を作成
して各アンド回路３６１ 〜３６Ｎ に供給する。ここ
で、クロック信号Ｃ１ 〜ＣＮと制御信号Ｄ１ 〜ＤＮ
との関係を図８に示す。
【００２３】このような構成による各比較器３５１ 〜
３５Ｎ およびアンド回路３６１ 〜３６Ｎ の動作は
、図３に示す実施例と同様である。図９は、ｋビットの
量子化分解能を有する本発明のＡ／Ｄ変換回路において
、図３に示す実施例構成に対応する構成例を示すブロッ
ク図である。図において、比較器３５１ ，３５２ 、
アンド回路３６１ ，３６２ 、抵抗器３７１ ，３７
２ 、出力端子１５１ ，１５２ およびインバータ回
路３９から構成されるブロックを１ビット対応の変換単
位としてこのブロックを２ｋ 個並列に配置し、各ブロ
ックに供給する比較電圧を分圧抵抗器８１を介して発生
させることにより、ｋビットの量子化分解能を実現する
ことができる。
３５Ｎ およびアンド回路３６１ 〜３６Ｎ の動作は
、図３に示す実施例と同様である。図９は、ｋビットの
量子化分解能を有する本発明のＡ／Ｄ変換回路において
、図３に示す実施例構成に対応する構成例を示すブロッ
ク図である。図において、比較器３５１ ，３５２ 、
アンド回路３６１ ，３６２ 、抵抗器３７１ ，３７
２ 、出力端子１５１ ，１５２ およびインバータ回
路３９から構成されるブロックを１ビット対応の変換単
位としてこのブロックを２ｋ 個並列に配置し、各ブロ
ックに供給する比較電圧を分圧抵抗器８１を介して発生
させることにより、ｋビットの量子化分解能を実現する
ことができる。
【００２４】
【発明の効果】以上説明したように本発明は、帰還ルー
プ上にあるＤ／Ａ変換器に要求される速度性能が大幅に
緩和でき、かつＤ／Ａ変換器のｔｒ ，ｔｆ 特性の要
求も緩和可能となり、Δ−Σ形Ａ／Ｄ変換回路の高速化
および高精度化を実現することができる。
プ上にあるＤ／Ａ変換器に要求される速度性能が大幅に
緩和でき、かつＤ／Ａ変換器のｔｒ ，ｔｆ 特性の要
求も緩和可能となり、Δ−Σ形Ａ／Ｄ変換回路の高速化
および高精度化を実現することができる。
【図１】１ビットの量子化分解能を有する本発明のＡ／
Ｄ変換回路の基本構成を示すブロック図である。
Ｄ変換回路の基本構成を示すブロック図である。
【図２】本発明における動作タイミングを示す図である
。
。
【図３】本発明におけるＮ＝２の場合の実施例構成を示
すブロック図である。
すブロック図である。
【図４】図３に示す実施例の動作例を示すタイムチャー
トである。
トである。
【図５】ｔｒ ，ｔｆ 特性を考慮した場合のＤ／Ａ変
換器出力例である。
換器出力例である。
【図６】図３に示す実施例において、オア回路を用いた
実施例構成を示すブロック図である。
実施例構成を示すブロック図である。
【図７】図３に示す実施例構成を一般化した実施例構成
を示すブロック図である。
を示すブロック図である。
【図８】図７の実施例の動作を説明するタイムチャート
である。
である。
【図９】ｋビットの量子化分解能を有する本発明のＡ／
Ｄ変換回路において、図３に示す実施例構成に対応する
構成例を示すブロック図である。
Ｄ変換回路において、図３に示す実施例構成に対応する
構成例を示すブロック図である。
【図１０】従来のΔ−Σ形Ａ／Ｄ変換回路の構成例を示
すブロック図である。
すブロック図である。
【図１１】Δ−Σ形Ａ／Ｄ変換回路をＺ関数で表現した
シグナルフローチャートを示す図である。
シグナルフローチャートを示す図である。
１１ 入力端子
１２ アナログ減算器
１３ アナログ積分器
１４ 量子化器
１５ 出力端子
１６ Ｄ／Ａ変換器
１７ 変換動作制御手段
３１ 抵抗器
３２ 演算増幅器
３３ コンデンサ
３４ 比較電圧源
３５ 比較器
３６ アンド回路
３７ 抵抗器
３８ クロック信号源
３９ インバータ回路
６１ オア回路
６２，６３，６４ インバータ回路
７１ デコーダ
８１ 分圧抵抗器
９１ 入力端子
９２ アナログ減算器
９３ アナログ積分器
９４ 量子化器
９５ 出力端子
９６ Ｄ／Ａ変換器
Claims (1)
- 【請求項１】 アナログ信号を入力して積分処理を行
う積分器と、前記積分器の出力信号を量子化してディジ
タル信号に変換する量子化器と、前記ディジタル信号を
アナログ信号に再変換し、前記積分器の入力に帰還する
Ｄ／Ａ変換器とを備えたＡ／Ｄ変換回路において、前記
量子化器は、前記積分器の出力信号を並列に取り込む複
数Ｎ個の量子化器で構成し、前記Ｄ／Ａ変換器は、前記
Ｎ個の量子化器に対応するＮ個のＤ／Ａ変換器で構成し
、１個の量子化器が量子化に要する時間ｔをＮ分割して
各量子化器の変換時刻を順次設定し、かつその変換時刻
に量子化器の出力を取り込むＤ／Ａ変換器にはその変換
時刻からｔ／Ｎ時間だけ対応するアナログ信号を出力さ
せ、他のＤ／Ａ変換器には０レベルを出力させる変換動
作制御手段を備えたことを特徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120505A JP3048007B2 (ja) | 1991-05-24 | 1991-05-24 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120505A JP3048007B2 (ja) | 1991-05-24 | 1991-05-24 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346521A true JPH04346521A (ja) | 1992-12-02 |
| JP3048007B2 JP3048007B2 (ja) | 2000-06-05 |
Family
ID=14787861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120505A Expired - Fee Related JP3048007B2 (ja) | 1991-05-24 | 1991-05-24 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048007B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006085605A1 (ja) * | 2005-02-10 | 2006-08-17 | National University Corporation Nagoya University | Δς型モジュレータ及びδς型アナログ－デジタル変換回路 |
| JPWO2008129949A1 (ja) * | 2007-04-13 | 2010-07-22 | 株式会社アドバンテスト | Ａｄ変換器 |
| JP2010206567A (ja) * | 2009-03-04 | 2010-09-16 | Yaskawa Electric Corp | Ａｄ変換装置、ａｄ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置 |
| JP2011188236A (ja) * | 2010-03-09 | 2011-09-22 | Yaskawa Electric Corp | Ａｄ変換装置、ａｄ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置 |
| JP2013098630A (ja) * | 2011-10-28 | 2013-05-20 | Renesas Electronics Corp | デルタシグマ変調器および半導体装置 |
-
1991
- 1991-05-24 JP JP3120505A patent/JP3048007B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006085605A1 (ja) * | 2005-02-10 | 2006-08-17 | National University Corporation Nagoya University | Δς型モジュレータ及びδς型アナログ－デジタル変換回路 |
| JPWO2006085605A1 (ja) * | 2005-02-10 | 2008-06-26 | 国立大学法人名古屋大学 | Δς型モジュレータ及びδς型アナログ−デジタル変換回路 |
| US7609187B2 (en) | 2005-02-10 | 2009-10-27 | National University Corporation Nagoya University | ΔΣ modulator and ΔΣ analog-digital converter |
| JP4631063B2 (ja) * | 2005-02-10 | 2011-02-16 | 国立大学法人名古屋大学 | Δς型モジュレータ及びδς型アナログ−デジタル変換回路 |
| JPWO2008129949A1 (ja) * | 2007-04-13 | 2010-07-22 | 株式会社アドバンテスト | Ａｄ変換器 |
| US8031102B2 (en) | 2007-04-13 | 2011-10-04 | Advantest Corporation | A-D converter |
| JP4856242B2 (ja) * | 2007-04-13 | 2012-01-18 | 株式会社アドバンテスト | Ａｄ変換器 |
| JP2010206567A (ja) * | 2009-03-04 | 2010-09-16 | Yaskawa Electric Corp | Ａｄ変換装置、ａｄ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置 |
| JP2011188236A (ja) * | 2010-03-09 | 2011-09-22 | Yaskawa Electric Corp | Ａｄ変換装置、ａｄ変換装置を用いた電流検出器及び電流検出器を用いたディジタルサーボ制御装置 |
| JP2013098630A (ja) * | 2011-10-28 | 2013-05-20 | Renesas Electronics Corp | デルタシグマ変調器および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3048007B2 (ja) | 2000-06-05 |
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Legal Events
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