JP3949560B2 - 高速オーバーサンプリング変調回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル・アナログ変換（Ｄ／Ａ変換）及びアナログ・デジタル変換（Ａ／Ｄ変換）に使用されるオーバーサンプリング変調回路、特に、デルタ変調器、シグマデルタ変調器、多段ノイズ整形（ＭＡＳＨ）変調器における量子化誤差を抑圧するために使用されるオーバーサンプリング変調回路に関するものである。
【０００２】
【従来の技術】
アナログ信号をデジタル信号に変換し符号化する場合、ナイキストの定理より、信号周波数帯域の２倍以上の周波数でサンプリングすれば、原信号の情報を損なわないで伝達、復元できる。信号周波数帯域をｆａ、サンプリング周波数をｆｂ、ビット数（分解能）をｎ（ｆａ，ｆｂ，ｎは正の整数）とすると、Ｓ／Ｎの最大値Ｓ／Ｎ＿ＭＡＸは、次式で与えられる。
【０００３】
Ｓ／Ｎ＿ＭＡＸ＝（３／２）＊２２ｎ＊（ｆａ／２ｆｂ）
上式からわかるように、ビット数ｎを１ビット上げるとＳ／Ｎは、６ｄＢ改善され、サンプリング周波数ｆｂを２倍にするとＳ／Ｎは、３ｄＢ改善される。よって、精度を上げる（量子化雑音を少なくする）ためには、ビット数を増やすか、あるいは、サンプリング周波数を上げることが考えられる。
【０００４】
また、シグマデルタ変調器を使うことにより、量子化雑音を高周波側に大きく、低周波側に小さくすることが可能である。その結果、信号周波数帯域付近において、量子化雑音が低くなれば、高精度の信号を復元できる。
【０００５】
図１は、従来の一次のシグマデルタ変調器の一例を示す。
【０００６】
図１に示したシグマデルタ変調器は、加算器２１、減算器２２、量子化器２３、遅延素子２４、遅延素子２５、デコーダ回路２６から構成される。
【０００７】
加算器２１は、１０ビットの入力信号２０１と１０ビットの帰還信号２０４を加算する。減算器２２は、加算器２１から出力される１１ビットの出力信号２０２から１０ビットの帰還信号２０６を減算する。量子化器２３は、減算器２２の出力信号２０３に対し量子化処理を行って、１０ビットの量子化信号２０５を出力する。この量子化信号２０５は、デコーダ回路２６に入力されて復号化され、３ビットの復号化信号２０７を出力する。減算器２２からの出力信号２０３は、遅延素子２４に入力され、１クロック分の遅延が加えられ、１０ビットの帰還信号２０４として加算器２１に出力される。また、量子化器２３からの量子化信号２０５は、遅延素子２５に入力され、１クロック分の遅延が加えられ、１０ビットの帰還信号２０６として減算器２２に出力される。
【０００８】
図２は、量子化幅を１２８とした場合の従来の量子化器の一例を示す。
【０００９】
図２に示した量子化器は、マグニチュードコンパレータ３０、３１、３２と、ＡＮＤゲート３３、３４と、セレクタ素子３５、３６、３７、３８と、ＯＲゲート３９とから構成される。
【００１０】
各マグニチュードコンパレータは、入力をＡ、Ｂとし、出力をＧ、Ｌとすると、Ａ＜Ｂの時、Ｌが１、Ｇが０を出力し、Ａ≧Ｂの時、Ｌが０、Ｇが１を出力する回路である。
【００１１】
入力信号３００は、図１のシグマデルタ変調器における１０ビットの信号２０３に対応する。マグニチュードコンパレータ３０、３１、３２の各入力Ａには、この入力信号３００が接続されている。量子化幅が１０進数の１２８の場合、マグニチュードコンパレータ３０の入力Ｂとセレクタ３６に供給される入力信号３１０には、１０進数の１２８が、マグニチュードコンパレータ３２の入力Ｂとセレクタ３７に供給される入力信号３１１には、１０進数の２５６が、マグニチュードコンパレータ３３の入力Ｂとセレクタ３８に供給される入力信号３１２には、１０進数の３８４が、セレクタ３５の入力信号３１３には、１０進数の０が、それぞれ接続されている。
【００１２】
マグニチュードコンパレータ３０の出力Ｌは、信号３０１を介してセレクタ素子３５の１つの入力に接続されている。マグニチュードコンパレータ３０の出力Ｇとマグニチュードコンパレータ３１の出力Ｌは、信号３０２と信号３０３を介してＡＮＤゲート３３の２つの入力に接続されている。マグニチュードコンパレータ３１の出力Ｇとマグニチュードコンパレータ３２の出力Ｌは、信号３０４と信号３０５を介してＡＮＤゲート３４の２つの入力に接続されている。マグニチュードコンパレータ３２の出力Ｇは、信号３０６を介してセレクタ素子３８の１つの入力に接続されている。
【００１３】
ＡＮＤゲート３３の出力は信号３０７を介してセレクタ素子３６の１つの入力に接続されている。ＡＮＤゲート３４の出力は信号３０８を介してセレクタ素子３７の１つの入力に接続されている。セレクタ素子３５、３６、３７、３８の出力は全て、ＯＲゲート３９の入力に接続されている。したがって、ＯＲゲート３９は、入力信号３００に応じてセレクタ素子３５、３６、３７、３８から出力される出力信号に基づいて、量子化信号３０９を出力する。
【００１４】
図２の量子化器においては、入力信号３００が１２８未満の場合、信号３０１のみが１を出力し、信号３０６、信号３０７及び信号３０８が全て０を出力する。また、入力信号３００が１２８以上２５６未満の場合、信号３０２と信号３０３が１を出力し、信号３０７が１を出力し、信号３０１、信号３０６及び信号３０８が全て０を出力する。また、入力信号３００が２５６以上３８４未満の場合、信号３０４と信号３０５が１を出力し、出力信号３０８が１を出力し、信号３０１、信号３０６及び信号３０７が全て０を出力する。また、入力信号３００が３８４以上の場合、信号３０６のみが１を出力し、信号３０１、信号３０６及び信号３０７が全て０を出力する。
【００１５】
上記した従来例のシグマデルタ変調器の場合、加算演算と減算演算、すなわち、図１の入力信号２０１から出力信号２０５までの演算を少なくとも１クロックの時間までに完了しなければならない。
【００１６】
なお、本発明に関連する従来の技術として、特開平６−１３９０６号公報には、高いＳ／Ｎ比を実現するオーバーサンプリング形Ｄ／Ａ変換器に使用するためのシグマデルタ変調器が示されている。
【００１７】
【特許文献１】
特開平６−１３９０６号公報
【００１８】
【発明が解決しようとする課題】
従来のオーバーサンプリング変調器において演算精度を向上させるためには、オーバーサンプリング変調器の演算ビット数の増加や、信号処理の高速化が考えられる。しかし、従来のオーバーサンプリング変調器の場合、規定の時間内に演算を完了するという条件を満足させながら、演算ビット数を増やしたり、信号処理を高速化することは困難である。
【００１９】
また、同じ演算回路を複数個用意して並行演算させることが考えられるが、その場合、回路規模が大きくなり、チップ面積が増大するため、コストが増大すると共に、消費電力も増大するという問題がある。
【００２０】
本発明は、上記の点に鑑みてなされたものであり、量子化レベルを２のｋ乗（ｋは正の整数）に設定することにより量子化器の回路を簡略化し、それにより演算回路のビット数を削減でき、回路規模を増大させることなく、多ビットの信号処理及び高速演算処理が実現できる高速オーバーサンプル変調回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載した発明は、複数のビットで構成される入力信号と第１の遅延信号を加算する加算手段と、前記加算手段からの出力信号のうち上位側の所定数のビットからなる第１の信号から第２の遅延信号を減算する減算手段と、前記減算手段からの出力信号を上位側のビットとして含む第２の信号を遅延して、前記第１の遅延信号を前記加算手段に出力する第１の遅延手段と、前記第２の信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化手段と、前記量子化手段から出力される前記量子化信号を遅延して、前記第２の遅延信号を前記減算手段に出力する第２の遅延手段とを備えるオーバーサンプリング変調回路であって、前記量子化手段が、前記減算手段の出力信号を上位ビットとし、前記加算手段の出力信号の下位側の残りのビットからなる第３の信号を下位ビットとして構成され、かつ、前記入力信号と同数のビット数を有する前記第２の信号を入力し、前記第２の信号のうち特定のビットを選択して前記量子化信号を生成することを特徴とする。
【００２２】
請求項２に記載した発明は、請求項１記載のオーバーサンプリング変調回路において、前記量子化手段が、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合に、前記上限値を出力するオーバーフロ−回路と、前記データ範囲の下限値よりも小さいデータが入力された場合に、下限値を出力するアンダーフロー回路とを備えることを特徴とする。
【００２３】
請求項３に記載した発明は、請求項１乃至２記載の高速オーバーサンプリング変調回路が、前記第２の遅延手段からの出力信号を入力として、該出力信号を整数倍することにより前記第２の遅延信号を生成する乗算手段をさらに備えることを特徴とする。
【００２４】
また、上記課題を解決するため、請求項４に記載した発明は、複数のビットで構成される入力信号のうち上位側の所定数のビットからなる第１の信号から第１の遅延信号を減算する減算手段と、前記減算手段の出力信号を上位側のビットとして含む第２の信号と、第２の遅延信号とを加算する加算手段と、前記加算手段からの出力信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化手段と、前記量子化手段から出力される前記量子化信号を遅延することにより、前記第１の遅延信号を前記減算手段に出力する第１の遅延手段と、前記加算手段の前記出力信号を遅延することにより、前記第２の遅延信号を前記加算手段に出力する第２の遅延手段とを備えるオーバーサンプリング変調回路であって、前記加算手段が、前記入力信号の下位側の残りのビットからなる第３の信号を下位ビットとし、前記減算手段の前記出力信号を上位ビットとして構成され、かつ、前記入力信号と同数のビット数を有する前記第２の信号を入力すると共に、前記量子化手段が、前記加算手段の前記出力信号のうち特定のビットを選択して、前記量子化信号を生成することを特徴とする。
【００２５】
請求項５に記載した発明は、請求項４記載のオーバーサンプリング変調回路において、前記量子化手段が、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合に、前記上限値を出力するオーバーフロ−回路と、前記データ範囲の下限値よりも小さいデータが入力された場合に、下限値を出力するアンダーフロー回路とを備えることを特徴とする。
【００２６】
請求項６に記載した発明は、請求項４又は５記載のオーバーサンプリング変調回路が、前記第２の遅延手段からの出力信号を入力として、該出力信号を整数倍することにより前記第２の遅延信号を生成する乗算手段をさらに備えることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を用いて説明する。
【００２８】
図３に、本発明の第１の実施形態に係る一次のオーバーサンプリング変調回路を示す。この実施形態のオーバーサンプリング変調回路では、１０ビットのストレートバイナリィ信号が入力される場合を例に挙げて説明する。
【００２９】
図３のオーバーサンプリング変調回路は、加算器１１と、減算器１２と、量子化器１３と、遅延素子１４と、遅延素子１５とから構成されている。
【００３０】
信号１０１は、オーバーサンプリング変調回路の入力信号で、１０ビットの入力信号とする。この信号１０１を入力信号Ｘとすると、次式で表すことができる。
【００３１】
Ｘ ＝ Ａ１０・２９＋Ａ９・２８＋Ａ８・２７＋Ａ７・２６＋Ａ６・２５＋Ａ５・２４＋Ａ４・２３＋Ａ３・２２＋Ａ２・２１＋Ａ１・２０
ここで、Ａ１０は２の９乗を表すビット、Ａ９は２の８乗を表すビット、Ａ８は２の７乗を表すビット、Ａ７は２の６乗を表すビット、Ａ６は２の５乗を表すビット、Ａ５は２の４乗を表すビット、Ａ４は２の３乗を表すビット、Ａ３は２の２乗を表すビット、Ａ２は２の１乗を表すビット、Ａ１は２の０乗を表すビットである。入力信号Ｘはこれら１０本のビット線から構成されている。
【００３２】
これら１０本のビット線にそれぞれ、「１」または「０」を示すバイナリ信号を与えることにより、入力信号Ｘの数値が表現される。ここで、１０本のビットの中の一番大きい乗数を示すビットをＭＳＢ（最上位ビット）、一番小さい乗数を示すビットをＬＳＢ（最下位ビット）と呼ぶ。
【００３３】
よって、１０ビットの信号線が表すことのできる数値の範囲は、十進数で０〜１０２３である。０未満、又は１０２４以上の数値が入力された場合、回路上、誤動作を起こすので、ビット数の増加等を行わなければならない。ここでは説明の便宜上、本実施形態のオーバーサンプリング変調回路は、上記の数値の範囲内で動作することを前提とする。
【００３４】
図３のオーバーサンプリング変調回路において、入力信号１０１と遅延信号１０７は、加算器１１の入力となり、加算器１１は２つの信号の加算演算を行い、加算された数値を表す１０ビットの信号１０２を出力する。
【００３５】
加算器１１から出力される信号１０２のうち、上位３ビットの信号を信号１０３とし、加算器１１の出力信号１０２のうち、残りの下位７ビットを信号１０４とする。
【００３６】
加算器１１からの上位３ビットの信号１０３と３ビットの遅延信号１０９とは減算器１２に入力され、減算器１２は信号１０３から信号１０９を減算して、３ビットの減算信号１０５を出力する。
【００３７】
減算器１２からの出力信号１０５を上位の３ビットとし、前記した加算器１１からの下位７ビットの信号１０４を下位の７ビットとする信号を信号１０６とする。この１０ビットの信号１０６は量子化器１３に入力され、量子化器１３はこの信号１０６に応じて量子化処理を行い、量子化信号１０８を出力する。
【００３８】
この実施形態の量子化器１３では、量子化幅を１２８に設定する。すなわち、各量子化値は、０、１２８、２５６、３８４、５１２、６４０、７６８、８９６の８レベルとなる。
【００３９】
より具体的には、量子化器１３は、入力信号１０６が０〜１２７であれば、０を、入力信号１０６が１２８〜２５５であれば、１２８を、入力信号１０６が２５６〜３８３であれば、２５６を、入力信号１０６が３８４〜５１１であれば、３８４を、入力信号１０６が５１２〜６３９であれば、５１２を、入力信号１０６が６４０〜７６７であれば、６４０を、入力信号１０６が７６８〜８９５であれば、７６８を、入力信号１０６が８９６以上であれば、８９６を、量子化信号１０８として出力する様に動作する。
【００４０】
また、量子化信号１０８は遅延素子１５に入力され、遅延素子１５は量子化信号１０８を１クロック分遅延して、遅延信号１０９を出力する。
【００４１】
また、信号１０６は、遅延素子１４に入力され、遅延素子１４は信号１０６を１クロック分遅延して、遅延信号１０７を出力する。
【００４２】
図４は、図３の高速オーバーサンプリング変調回路に用いられる量子化器の一例を示す。この量子化器は、入力信号４０１〜４１０のうち、入力信号４０８〜４１０のみに接続させたバッファ４１〜４３から構成され、バッファ４１〜４３からの出力信号４１１〜４１３が量子化信号として後段の回路に出力される。
【００４３】
図４の入力信号４０１〜４１０は、図３に示した量子化器１３の入力側の１０ビットの入力信号１０６の中の重み付けされた各信号線を示している。すなわち、量子化器に入力されるデータをＹとすると、Ｙは、次式で表すことができる。
【００４４】
Ｙ ＝ Ｂ１０・２９＋Ｂ９・２８＋Ｂ８・２７＋Ｂ７・２６＋Ｂ６・２５＋Ｂ５・２４＋Ｂ４・２３＋Ｂ３・２２＋Ｂ２・２１＋Ｂ１・２０
信号線４０１は、２の０乗を表すビットでＢ１を表している。信号線４０２は、２の１乗を表すビットでＢ２を表している。信号線４０３は、２の２乗を表すビットでＢ３を表している。信号線４０４は、２の３乗を表すビットでＢ４を表している。信号線４０５は、２の４乗を表すビットでＢ５を表している。信号線４０６は、２の５乗を表すビットでＢ６を表している。信号線４０７は、２の６乗を表すビットでＢ７を表している。信号線４０８は、２の７乗を表すビットでＢ８を表している。信号線４０９は、２の８乗を表すビットでＢ９を表している。信号線４１０は、２の９乗を表すビットでＢ１０を表している。これらの信号線４０１〜４１０にそれぞれ、「１」または「０」を示すバイナリ信号を与えることにより、入力データＹの数値が表現される。
【００４５】
量子化幅が１２８（２の７乗）の場合、量子化器の入力信号４０１〜４１０のうち、上位３ビットに対応する入力信号４０８、入力信号４０９及び入力信号４１０を量子化信号とすると、従来例の量子化器のようにマグニチュードコンパレータを用いることなく、遅延時間が少ない量子化幅を１２８とする量子化器を構成することができる。
【００４６】
同様に、量子化信号を、上位２ビットに対応する入力信号４０９と入力信号４１０のみとすると量子化幅を２５６（２の８乗）とする量子化器を構成することができる。さらに、量子化信号を、上位４ビットに対応する入力信号４０７、入力信号４０８、入力信号４０９及び入力信号４１０とすると量子化幅を６４（２の６乗）とする量子化器を構成することができる。何れの場合も、量子化器の入力ビットの中の数ビットを出力ビットとして出力するだけで済むので、回路規模が小さく、量子化器で費される遅延時間はほとんど無いと言える。
【００４７】
図４に示した量子化器の場合、量子化幅は、上記の理由により細かな数値には設定できず、２のｋ乗（ｋは正の整数）で表せる数値に限定される。
【００４８】
次に、限られたデータ領域において動作する量子化器の一例について図５を用いて説明する。
【００４９】
図５は、図３の高速オーバーサンプリング変調回路に用いられる量子化器の他の例である。図５の量子化器は、限られたデータ領域の最小値よりも小さい数値が入力された時の処理を行う回路（アンダーフロー回路）と限られたデータ領域の最大値よりも大きい数値が入力された時の処理を行う回路（オーバーフロー回路）とを備えている。すなわち、図５の量子化器では、信号線の表現する数値が符号を持った２の補数で信号処理を行う場合を考慮している。
【００５０】
図５において、入力信号５０１〜信号５０９は、図４の例における信号４０１〜信号４０９と同様に、２ｋ（ｋ＝０〜８）を表す信号線を示す。入力信号５１０は、入力される数値の符号を表しており、入力信号５１０が０の時は、正の数を表し、１の時は、負の数を表している。よって、１０ビットの入力信号が表す数値の取りうる範囲は、−５１２〜５１１となる。
【００５１】
図５の量子化器は、ＡＮＤゲート５１、５２、５３と、ＮＡＮＤゲート５４と、インバータ５５と、ＡＮＤゲート５６とから構成されている。インバータ５５は、入力値の符号を表す入力信号５１０を入力し、信号５１０を反転させた出力を、ＡＮＤゲート５１、５２、５３の各論理素子の一方の入力に送出する。ＡＮＤゲート５１、５２、５３はそれぞれ、他方の入力において入力信号５０７、５０８、５０９を受取り、受取った入力信号とインバータ５５の出力信号とのＡＮＤ論理をとった信号を出力する。ＡＮＤゲート５２と５３の出力信号は、量子化器の出力信号５１８、５１９として出力され、ＡＮＤゲート５１の出力信号はＡＮＤゲート５６の一方の入力に送出される。ＮＡＮＤゲート５４は、ＡＮＤゲート５２と５３の出力信号を入力して、受取った２つの入力信号のＮＡＮＤ論理をとった信号をＡＮＤゲート５６の他方の入力に送出される。ＡＮＤゲート５６は、受取った２つの入力信号のＡＮＤ論理をとった信号を、量子化器の出力信号５１７として出力する。これらの論理素子５１〜５６が、前記オーバーフロー回路と前記アンダーフロー回路を形成している。
【００５２】
図５の量子化器が量子化を行う際の量子化幅は６４に設定する。すなわち、それぞれ量子化値は、０、６４，１２８，１９２、２５６，３２０，３８４の７レベルになる。この量子化器の動作は、量子化器の入力値が０〜４４７の場合は、信号５０７〜信号５０９を量子化器の出力信号５１７〜信号５１９とする。
【００５３】
一方、量子化器の入力値が０より小さい場合（入力信号５１０が１の場合）、信号５０７〜信号５０９が全て０となり、量子化器の出力信号５１７〜信号５１９として出力する。
【００５４】
また、量子化器の入力値が４４８〜５１１（入力信号５１０が０で、入力信号５０８と入力信号５０９が共に１）の場合は、量子化器より出力される出力信号５１８と出力信号５１９が１、出力信号５１７が０となる。この出力値を１０進数で表すと３８４である。
【００５５】
したがって、図５の量子化器は、論理素子５１〜５６を用いて、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合には、その上限値を出力し、前記データ範囲の下限値よりも小さいデータが入力された場合には、その下限値を出力するよう動作する。
【００５６】
以上説明したように、上記実施形態の高速オーバーサンプリング変調回路によれば、２のｋ乗（ｋは正の整数）の量子化レベルを設定した、高速で動作する量子化器を備えることで、回路規模を増大させることなく、オーバーサンプリング変調回路の高速演算処理、および多ビットの信号処理が実現できる。したがって、この実施形態の高速オーバーサンプリング変調回路を用いることで、コストの低減や低消費電力化に寄与することができる。
【００５７】
次に、本発明の第２の実施形態に係る一次のオーバーサンプリング変調回路について、図６を用いて説明する。図６の実施形態は、上記した本発明の量子化器を用いた別のオーバーサンプリング変調回路であり、図３の加算器と減算器の演算の順番を入れ替えた場合である。
【００５８】
図３の実施形態は、入力信号１０１に対して加算演算後に減算演算を実行しているが、図６の実施形態では、入力信号６０１に対して減算演算を最初に実行し、その後、加算演算を実行する構成としている。
【００５９】
図６のオーバーサンプリング変調回路は、減算器６１と、加算器６２と、量子化器６３と、遅延素子６４と，遅延素子６５から構成されている。
【００６０】
１０ビットのオーバーサンプリング変調回路の入力信号の上位側３ビットの信号を第１の入力信号６０１とし、下位側７ビットの信号を第２の入力信号６０２とすると、第１の入力信号６０１と３ビットの遅延信号６０８が減算器６１に入力される。減算器６１は、第１の入力信号６０１から遅延信号６０８を減算し、減算結果を３ビットの信号６０３として出力する。
【００６１】
また、減算器６１の出力信号６０３を上位の３ビットとし、第２の入力信号６０２を下位の７ビットとする信号を信号６０４とすると、この信号６０４と１０ビットの遅延信号６０７が、加算器６２に入力される。加算器６２は、信号６０４と遅延信号６０７を加算し、加算結果を１０ビットの信号６０５として出力する。
【００６２】
加算器６２の出力信号６０５が、量子化器６３の入力となる。この実施形態の量子化器６３は、第１の実施形態における図４又は図５の量子化器と同じ構成の回路である。量子化器６３では信号６０５に対し量子化処理が行われ、量子化された後、量子化器６３は３ビットの量子化信号６０６を出力する。
【００６３】
また、加算器６２の出力信号６０５（１０ビット）は、遅延素子６４に入力される。遅延素子６４は、信号６０５を１クロック分遅延した信号として前記遅延信号６０７を、加算器６２の一方の入力に送出する。
【００６４】
さらに、量子化器６３の出力信号６０６（３ビット）は、遅延素子６５に入力される。遅延素子６５は、信号６０６を１クロック分遅延した信号として前記遅延信号６０８を、減算器６１の一方の入力に送出する。
【００６５】
図６のオーバーサンプリング変調回路は、入力信号に対する加算と減算の演算の順番を入れ替えた構成としたものであり、その他の動作は図３の実施形態と基本的に同一であるので、重複する説明は省略する。
【００６６】
上記実施形態の高速オーバーサンプリング変調回路によれば、２のｋ乗（ｋは正の整数）の量子化レベルを設定した、高速で動作する量子化器を備えることで、回路規模を増大させることなく、オーバーサンプリング変調回路の高速演算処理、および多ビットの信号処理が実現できる。したがって、この実施形態の高速オーバーサンプリング変調回路を用いることで、コストの低減や低消費電力化に寄与することができる。
【００６７】
次に、本発明の量子化器を用いた二次のオーバーサンプリング変調回路の実施形態について、図７を用いて説明する。
【００６８】
図７は、本発明の第３の実施形態に係る二次のオーバーサンプリング変調回路を示す。図７のオーバーサンプリング変調回路は、減算器７０と、減算器７４と、加算器７１と、加算器７５と、遅延素子７２、７３と、遅延素子７６、７８と、量子化器７７と、乗算器７９とから構成されている。
オーバーサンプリング変調回路の入力信号
前述の実施形態と同様に、１０ビットの入力信号がオーバーサンプリング変調回路に入力する場合を考える。オーバーサンプリング変調回路の入力信号の上位側の３ビットの信号を第１の入力信号７００とし、オーバーサンプリング変調回路の入力信号の下位側の７ビットの信号を第２の入力信号７０１とする。
【００６９】
第１の入力信号７００と３ビットの遅延信号７１９が、減算器７０の入力となる。減算器７０は、第１の入力信号７００から遅延信号７１９を減算し、その減算結果を３ビットの信号７０２として出力する。
【００７０】
減算器７０の出力信号７０２を上位の３ビットとし、第２の入力信号７０１を下位の７ビットとする１０ビットの信号を信号７０３とすると、この信号７０３と１０ビットの遅延信号７０５が、加算器７１の入力となる。加算器７１は、信号７０３と遅延信号７０５を加算し、その加算結果を１０ビットの信号７０４として出力する。
【００７１】
加算器７１の出力信号７０４は、遅延素子７２に入力される。遅延素子７２は、その入力信号７０４を１クロック分遅延して、遅延信号７０５を加算器７１の一方の入力に送出する。
【００７２】
また、加算器７１の出力信号７０４は、遅延素子７３に入力される。遅延素子７３は、その入力信号７０４を１クロック分遅延して、１０ビットの遅延信号７１１を出力する。
【００７３】
遅延素子７３からの遅延信号７１１の上位側の３ビットを第３の信号７１２とし、遅延信号７１１の下位側の７ビットを第４の信号７１３とする。第３の信号７１２と３ビットの遅延信号７２０が、減算器７４に入力される。減算器７４は、第３の信号７１２から遅延信号７２０を減算し、その減算結果を３ビットの信号７１４として出力する。
【００７４】
減算器７４の出力信号７１４を上位３ビットとし、遅延素子７３からの第４の信号７１３を下位の７ビットとする１０ビットの信号を第５の信号７１５とすると、この第５の信号７１５と１０ビットの遅延信号７１７が、加算器７５の入力となる。加算器７５は、第５の信号７１５と遅延信号７１７を加算し、その加算結果を１０ビットの信号７１６として出力する。
【００７５】
加算器７５の出力信号７１６は、遅延素子７６に入力される。遅延素子７６は、その入力信号７１６を１クロック分遅延して、遅延信号７１７を、加算器７５の一方の入力に送出する。
【００７６】
また、加算器７５の出力信号７１６は、量子化器７７に入力される。この実施形態の量子化器７７は、第１の実施形態における図４又は図５の量子化器と同じ構成の回路である。量子化器７７は、その入力信号７１６に対し量子化処理が行い、量子化された結果を３ビットの量子化信号７１８として出力する。
【００７７】
本発明の量子化器を用いることで、量子化器７７自体で費やされる遅延時間が少なくて済む。また、量子化器７７の出力信号は３ビットで済むため、減算器７０と減算器７４の減算するビット数が少なくて済む。よって、減算器による遅延値の最大値を小さくできるため、この実施形態のオーバーサンプリング変調回路の高速動作と多ビットの信号処理が可能となる。
【００７８】
量子化信号７１８は、遅延素子７８に入力される。遅延素子７８は、その入力信号７１８を１クロック分遅延して、遅延信号７１９を出力する。この遅延信号７１９は、乗算器７９に入力される。乗算器７９は、遅延信号７１９を２倍し、その乗算結果を３ビットの遅延信号７２０として、減算器７４の一方の入力に送出する。
【００７９】
上記実施形態の高速オーバーサンプリング変調回路によれば、２のｋ乗（ｋは正の整数）の量子化レベルを設定した、高速で動作する量子化器を備えることで、回路規模を増大させることなく、オーバーサンプリング変調回路の高速演算処理、および多ビットの信号処理が実現できる。したがって、この実施形態の高速オーバーサンプリング変調回路を用いることで、コストの低減や低消費電力化に寄与することができる。
【００８０】
図７のオーバーサンプリング変調回路では、図６の実施形態と同様に、入力信号に対して減算演算を最初に実行して、その後、加算演算を実行する構成とした。しかし、本発明に係る二次のオーバーサンプリング変調回路は、この構成のみに限られるものではない。例えば、図３の実施形態と同様に、入力信号に対して加算演算を最初に実行してから、減算演算を実行する構成とした、二次のオーバーサンプリング変調回路を用いてもよい。
【００８１】
（付記１）
複数のビットで構成される入力信号と第１の遅延信号を加算する加算手段と、前記加算手段からの出力信号のうち上位側の所定数のビットからなる第１の信号から第２の遅延信号を減算する減算手段と、前記加算手段の出力信号の下位側の残りのビットからなる第２の信号を下位ビットとし、前記減算手段からの出力信号を上位ビットとして構成される第３の信号を遅延して、前記第１の遅延信号を出力する第１の遅延手段と、前記第３の信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化手段と、前記量子化手段から出力される前記量子化信号を遅延して、前記第２の遅延信号を出力する第２の遅延手段とを備え、前記量子化手段は前記第３の信号のうち特定のビットを選択して、前記量子化信号を生成することを特徴とするオーバーサンプリング変調回路。
【００８２】
（付記２）
前記量子化手段は、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合に、前記上限値を出力するオーバーフロ−回路と、前記データ範囲の下限値よりも小さいデータが入力された場合に、下限値を出力するアンダーフロー回路とを備えることを特徴とする付記１記載のオーバーサンプリング変調回路。
【００８３】
（付記３）
前記オーバーサンプリング変調回路は、前記第２の遅延手段からの出力信号を入力として、該出力信号を整数倍することにより前記第２の遅延信号を生成する乗算手段をさらに備えることを特徴とする付記１乃至２記載の高速オーバーサンプリング変調回路。
【００８４】
（付記４）
複数のビットで構成される入力信号のうち上位側の所定数のビットからなる第１の信号から第１の遅延信号を減算する減算手段と、前記複数のビットで構成される前記入力信号の下位側の残りのビットからなる第２の信号を下位ビットとし、前記減算手段の出力信号を上位ビットとして構成される第３の信号と、第２の遅延信号とを加算する加算手段と、前記加算手段の出力信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化手段と、 前記量子化手段から出力される前記量子化信号を遅延して前記第１の遅延信号を出力する第１の遅延手段と、前記加算手段の前記出力信号を遅延して前記第２の遅延信号を出力する第２の遅延手段とを備え、前記量子化手段は前記加算手段の前記出力信号のうち特定のビットを選択して、前記量子化信号を生成することを特徴とするオーバーサンプリング変調回路。
【００８５】
（付記５）
前記量子化手段は、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合に、前記上限値を出力するオーバーフロ−回路と、前記データ範囲の下限値よりも小さいデータが入力された場合に、下限値を出力するアンダーフロー回路とを備えることを特徴とする付記４記載のオーバーサンプリング変調回路。
【００８６】
（付記６）
前記オーバーサンプリング変調回路は、前記第２の遅延手段からの出力信号を入力として、該出力信号を整数倍することにより前記第２の遅延信号を生成する乗算手段をさらに備えることを特徴とする付記４又は５記載のオーバーサンプリング変調回路。
【００８７】
（付記７）
前記量子化手段は、前記第３の信号のうち、選択された特定のビットに対応する信号線のみに接続させた複数のバッファを備え、前記複数のバッファから前記量子化信号が出力されることを特徴とする付記１記載のオーバーサンプリング変調回路。
【００８８】
（付記８）
前記量子化手段は、前記第３の信号のうち、選択された特定のビットに対応する信号線のみに接続させた複数の論理素子と、前記入力信号が示す入力値の符号を表す信号を入力する論理素子とを備えることを特徴とする付記１記載のオーバーサンプリング変調回路。
【００８９】
（付記９）
前記量子化手段は、前記第３の信号のうち、選択された特定のビットに対応する信号線のみに接続させた複数のバッファを備え、前記複数のバッファから前記量子化信号が出力されることを特徴とする付記４記載のオーバーサンプリング変調回路。
【００９０】
（付記１０）
前記量子化手段は、前記第３の信号のうち、選択された特定のビットに対応する信号線のみに接続させた複数の論理素子と、前記入力信号が示す入力値の符号を表す信号を入力する論理素子とを備えることを特徴とする付記４記載のオーバーサンプリング変調回路。
【００９１】
【発明の効果】
以上説明したように、本発明の高速オーバーサンプリング変調回路によれば、２のｋ乗（ｋは正の整数）の量子化レベルを設定した、高速で動作する量子化器を備えることで、回路規模を増大させることなく、オーバーサンプリング変調回路の高速演算処理、および多ビットの信号処理が実現できる。したがって、本発明の高速オーバーサンプリング変調回路を用いることで、コストの低減や低消費電力化に寄与することができる。
【００９２】
【図面の簡単な説明】
【図１】従来のオーバーサンプリング変調回路の一例を示すブロック図である。
【図２】従来の量子化器の一例を示す回路図である。
【図３】本発明の第１の実施形態に係る一次のオーバーサンプリング変調回路を示すブロック図である。
【図４】図３のオーバーサンプリング変調回路に用いられる量子化器の一例を示す図である。
【図５】図３のオーバーサンプリング変調回路に用いられる量子化器の他の例を示す図である。
【図６】本発明の第２の実施形態に係る一次のオーバーサンプリング変調回路を示すブロック図である。
【図７】本発明の第３の実施形態に係る二次のオーバーサンプリング変調回路を示すブロック図である。
【符号の説明】
１１ 加算器
１２ 減算器
１３ 量子化器
１４ 遅延素子
１５ 遅延素子
２１ 加算器
２２ 減算器
２３ 量子化器
２４ 遅延素子
２５ 遅延素子
２６ デコーダ回路
３０−３２ マグニチュードコンパレータ
３３、３４ ＡＮＤゲート
３５−３８ セレクタ素子
３９ ＯＲゲート
４１−４３ バッファ
５１−５３ ＡＮＤゲート
５４ ＮＡＮＤゲート
５５ インバータ
５６ ＡＮＤゲート
【発明の属する技術分野】
本発明は、デジタル・アナログ変換（Ｄ／Ａ変換）及びアナログ・デジタル変換（Ａ／Ｄ変換）に使用されるオーバーサンプリング変調回路、特に、デルタ変調器、シグマデルタ変調器、多段ノイズ整形（ＭＡＳＨ）変調器における量子化誤差を抑圧するために使用されるオーバーサンプリング変調回路に関するものである。
【０００２】
【従来の技術】
アナログ信号をデジタル信号に変換し符号化する場合、ナイキストの定理より、信号周波数帯域の２倍以上の周波数でサンプリングすれば、原信号の情報を損なわないで伝達、復元できる。信号周波数帯域をｆａ、サンプリング周波数をｆｂ、ビット数（分解能）をｎ（ｆａ，ｆｂ，ｎは正の整数）とすると、Ｓ／Ｎの最大値Ｓ／Ｎ＿ＭＡＸは、次式で与えられる。
【０００３】
Ｓ／Ｎ＿ＭＡＸ＝（３／２）＊２２ｎ＊（ｆａ／２ｆｂ）
上式からわかるように、ビット数ｎを１ビット上げるとＳ／Ｎは、６ｄＢ改善され、サンプリング周波数ｆｂを２倍にするとＳ／Ｎは、３ｄＢ改善される。よって、精度を上げる（量子化雑音を少なくする）ためには、ビット数を増やすか、あるいは、サンプリング周波数を上げることが考えられる。
【０００４】
また、シグマデルタ変調器を使うことにより、量子化雑音を高周波側に大きく、低周波側に小さくすることが可能である。その結果、信号周波数帯域付近において、量子化雑音が低くなれば、高精度の信号を復元できる。
【０００５】
図１は、従来の一次のシグマデルタ変調器の一例を示す。
【０００６】
図１に示したシグマデルタ変調器は、加算器２１、減算器２２、量子化器２３、遅延素子２４、遅延素子２５、デコーダ回路２６から構成される。
【０００７】
加算器２１は、１０ビットの入力信号２０１と１０ビットの帰還信号２０４を加算する。減算器２２は、加算器２１から出力される１１ビットの出力信号２０２から１０ビットの帰還信号２０６を減算する。量子化器２３は、減算器２２の出力信号２０３に対し量子化処理を行って、１０ビットの量子化信号２０５を出力する。この量子化信号２０５は、デコーダ回路２６に入力されて復号化され、３ビットの復号化信号２０７を出力する。減算器２２からの出力信号２０３は、遅延素子２４に入力され、１クロック分の遅延が加えられ、１０ビットの帰還信号２０４として加算器２１に出力される。また、量子化器２３からの量子化信号２０５は、遅延素子２５に入力され、１クロック分の遅延が加えられ、１０ビットの帰還信号２０６として減算器２２に出力される。
【０００８】
図２は、量子化幅を１２８とした場合の従来の量子化器の一例を示す。
【０００９】
図２に示した量子化器は、マグニチュードコンパレータ３０、３１、３２と、ＡＮＤゲート３３、３４と、セレクタ素子３５、３６、３７、３８と、ＯＲゲート３９とから構成される。
【００１０】
各マグニチュードコンパレータは、入力をＡ、Ｂとし、出力をＧ、Ｌとすると、Ａ＜Ｂの時、Ｌが１、Ｇが０を出力し、Ａ≧Ｂの時、Ｌが０、Ｇが１を出力する回路である。
【００１１】
入力信号３００は、図１のシグマデルタ変調器における１０ビットの信号２０３に対応する。マグニチュードコンパレータ３０、３１、３２の各入力Ａには、この入力信号３００が接続されている。量子化幅が１０進数の１２８の場合、マグニチュードコンパレータ３０の入力Ｂとセレクタ３６に供給される入力信号３１０には、１０進数の１２８が、マグニチュードコンパレータ３２の入力Ｂとセレクタ３７に供給される入力信号３１１には、１０進数の２５６が、マグニチュードコンパレータ３３の入力Ｂとセレクタ３８に供給される入力信号３１２には、１０進数の３８４が、セレクタ３５の入力信号３１３には、１０進数の０が、それぞれ接続されている。
【００１２】
マグニチュードコンパレータ３０の出力Ｌは、信号３０１を介してセレクタ素子３５の１つの入力に接続されている。マグニチュードコンパレータ３０の出力Ｇとマグニチュードコンパレータ３１の出力Ｌは、信号３０２と信号３０３を介してＡＮＤゲート３３の２つの入力に接続されている。マグニチュードコンパレータ３１の出力Ｇとマグニチュードコンパレータ３２の出力Ｌは、信号３０４と信号３０５を介してＡＮＤゲート３４の２つの入力に接続されている。マグニチュードコンパレータ３２の出力Ｇは、信号３０６を介してセレクタ素子３８の１つの入力に接続されている。
【００１３】
ＡＮＤゲート３３の出力は信号３０７を介してセレクタ素子３６の１つの入力に接続されている。ＡＮＤゲート３４の出力は信号３０８を介してセレクタ素子３７の１つの入力に接続されている。セレクタ素子３５、３６、３７、３８の出力は全て、ＯＲゲート３９の入力に接続されている。したがって、ＯＲゲート３９は、入力信号３００に応じてセレクタ素子３５、３６、３７、３８から出力される出力信号に基づいて、量子化信号３０９を出力する。
【００１４】
図２の量子化器においては、入力信号３００が１２８未満の場合、信号３０１のみが１を出力し、信号３０６、信号３０７及び信号３０８が全て０を出力する。また、入力信号３００が１２８以上２５６未満の場合、信号３０２と信号３０３が１を出力し、信号３０７が１を出力し、信号３０１、信号３０６及び信号３０８が全て０を出力する。また、入力信号３００が２５６以上３８４未満の場合、信号３０４と信号３０５が１を出力し、出力信号３０８が１を出力し、信号３０１、信号３０６及び信号３０７が全て０を出力する。また、入力信号３００が３８４以上の場合、信号３０６のみが１を出力し、信号３０１、信号３０６及び信号３０７が全て０を出力する。
【００１５】
上記した従来例のシグマデルタ変調器の場合、加算演算と減算演算、すなわち、図１の入力信号２０１から出力信号２０５までの演算を少なくとも１クロックの時間までに完了しなければならない。
【００１６】
なお、本発明に関連する従来の技術として、特開平６−１３９０６号公報には、高いＳ／Ｎ比を実現するオーバーサンプリング形Ｄ／Ａ変換器に使用するためのシグマデルタ変調器が示されている。
【００１７】
【特許文献１】
特開平６−１３９０６号公報
【００１８】
【発明が解決しようとする課題】
従来のオーバーサンプリング変調器において演算精度を向上させるためには、オーバーサンプリング変調器の演算ビット数の増加や、信号処理の高速化が考えられる。しかし、従来のオーバーサンプリング変調器の場合、規定の時間内に演算を完了するという条件を満足させながら、演算ビット数を増やしたり、信号処理を高速化することは困難である。
【００１９】
また、同じ演算回路を複数個用意して並行演算させることが考えられるが、その場合、回路規模が大きくなり、チップ面積が増大するため、コストが増大すると共に、消費電力も増大するという問題がある。
【００２０】
本発明は、上記の点に鑑みてなされたものであり、量子化レベルを２のｋ乗（ｋは正の整数）に設定することにより量子化器の回路を簡略化し、それにより演算回路のビット数を削減でき、回路規模を増大させることなく、多ビットの信号処理及び高速演算処理が実現できる高速オーバーサンプル変調回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載した発明は、複数のビットで構成される入力信号と第１の遅延信号を加算する加算手段と、前記加算手段からの出力信号のうち上位側の所定数のビットからなる第１の信号から第２の遅延信号を減算する減算手段と、前記減算手段からの出力信号を上位側のビットとして含む第２の信号を遅延して、前記第１の遅延信号を前記加算手段に出力する第１の遅延手段と、前記第２の信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化手段と、前記量子化手段から出力される前記量子化信号を遅延して、前記第２の遅延信号を前記減算手段に出力する第２の遅延手段とを備えるオーバーサンプリング変調回路であって、前記量子化手段が、前記減算手段の出力信号を上位ビットとし、前記加算手段の出力信号の下位側の残りのビットからなる第３の信号を下位ビットとして構成され、かつ、前記入力信号と同数のビット数を有する前記第２の信号を入力し、前記第２の信号のうち特定のビットを選択して前記量子化信号を生成することを特徴とする。
【００２２】
請求項２に記載した発明は、請求項１記載のオーバーサンプリング変調回路において、前記量子化手段が、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合に、前記上限値を出力するオーバーフロ−回路と、前記データ範囲の下限値よりも小さいデータが入力された場合に、下限値を出力するアンダーフロー回路とを備えることを特徴とする。
【００２３】
請求項３に記載した発明は、請求項１乃至２記載の高速オーバーサンプリング変調回路が、前記第２の遅延手段からの出力信号を入力として、該出力信号を整数倍することにより前記第２の遅延信号を生成する乗算手段をさらに備えることを特徴とする。
【００２４】
また、上記課題を解決するため、請求項４に記載した発明は、複数のビットで構成される入力信号のうち上位側の所定数のビットからなる第１の信号から第１の遅延信号を減算する減算手段と、前記減算手段の出力信号を上位側のビットとして含む第２の信号と、第２の遅延信号とを加算する加算手段と、前記加算手段からの出力信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化手段と、前記量子化手段から出力される前記量子化信号を遅延することにより、前記第１の遅延信号を前記減算手段に出力する第１の遅延手段と、前記加算手段の前記出力信号を遅延することにより、前記第２の遅延信号を前記加算手段に出力する第２の遅延手段とを備えるオーバーサンプリング変調回路であって、前記加算手段が、前記入力信号の下位側の残りのビットからなる第３の信号を下位ビットとし、前記減算手段の前記出力信号を上位ビットとして構成され、かつ、前記入力信号と同数のビット数を有する前記第２の信号を入力すると共に、前記量子化手段が、前記加算手段の前記出力信号のうち特定のビットを選択して、前記量子化信号を生成することを特徴とする。
【００２５】
請求項５に記載した発明は、請求項４記載のオーバーサンプリング変調回路において、前記量子化手段が、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合に、前記上限値を出力するオーバーフロ−回路と、前記データ範囲の下限値よりも小さいデータが入力された場合に、下限値を出力するアンダーフロー回路とを備えることを特徴とする。
【００２６】
請求項６に記載した発明は、請求項４又は５記載のオーバーサンプリング変調回路が、前記第２の遅延手段からの出力信号を入力として、該出力信号を整数倍することにより前記第２の遅延信号を生成する乗算手段をさらに備えることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を用いて説明する。
【００２８】
図３に、本発明の第１の実施形態に係る一次のオーバーサンプリング変調回路を示す。この実施形態のオーバーサンプリング変調回路では、１０ビットのストレートバイナリィ信号が入力される場合を例に挙げて説明する。
【００２９】
図３のオーバーサンプリング変調回路は、加算器１１と、減算器１２と、量子化器１３と、遅延素子１４と、遅延素子１５とから構成されている。
【００３０】
信号１０１は、オーバーサンプリング変調回路の入力信号で、１０ビットの入力信号とする。この信号１０１を入力信号Ｘとすると、次式で表すことができる。
【００３１】
Ｘ ＝ Ａ１０・２９＋Ａ９・２８＋Ａ８・２７＋Ａ７・２６＋Ａ６・２５＋Ａ５・２４＋Ａ４・２３＋Ａ３・２２＋Ａ２・２１＋Ａ１・２０
ここで、Ａ１０は２の９乗を表すビット、Ａ９は２の８乗を表すビット、Ａ８は２の７乗を表すビット、Ａ７は２の６乗を表すビット、Ａ６は２の５乗を表すビット、Ａ５は２の４乗を表すビット、Ａ４は２の３乗を表すビット、Ａ３は２の２乗を表すビット、Ａ２は２の１乗を表すビット、Ａ１は２の０乗を表すビットである。入力信号Ｘはこれら１０本のビット線から構成されている。
【００３２】
これら１０本のビット線にそれぞれ、「１」または「０」を示すバイナリ信号を与えることにより、入力信号Ｘの数値が表現される。ここで、１０本のビットの中の一番大きい乗数を示すビットをＭＳＢ（最上位ビット）、一番小さい乗数を示すビットをＬＳＢ（最下位ビット）と呼ぶ。
【００３３】
よって、１０ビットの信号線が表すことのできる数値の範囲は、十進数で０〜１０２３である。０未満、又は１０２４以上の数値が入力された場合、回路上、誤動作を起こすので、ビット数の増加等を行わなければならない。ここでは説明の便宜上、本実施形態のオーバーサンプリング変調回路は、上記の数値の範囲内で動作することを前提とする。
【００３４】
図３のオーバーサンプリング変調回路において、入力信号１０１と遅延信号１０７は、加算器１１の入力となり、加算器１１は２つの信号の加算演算を行い、加算された数値を表す１０ビットの信号１０２を出力する。
【００３５】
加算器１１から出力される信号１０２のうち、上位３ビットの信号を信号１０３とし、加算器１１の出力信号１０２のうち、残りの下位７ビットを信号１０４とする。
【００３６】
加算器１１からの上位３ビットの信号１０３と３ビットの遅延信号１０９とは減算器１２に入力され、減算器１２は信号１０３から信号１０９を減算して、３ビットの減算信号１０５を出力する。
【００３７】
減算器１２からの出力信号１０５を上位の３ビットとし、前記した加算器１１からの下位７ビットの信号１０４を下位の７ビットとする信号を信号１０６とする。この１０ビットの信号１０６は量子化器１３に入力され、量子化器１３はこの信号１０６に応じて量子化処理を行い、量子化信号１０８を出力する。
【００３８】
この実施形態の量子化器１３では、量子化幅を１２８に設定する。すなわち、各量子化値は、０、１２８、２５６、３８４、５１２、６４０、７６８、８９６の８レベルとなる。
【００３９】
より具体的には、量子化器１３は、入力信号１０６が０〜１２７であれば、０を、入力信号１０６が１２８〜２５５であれば、１２８を、入力信号１０６が２５６〜３８３であれば、２５６を、入力信号１０６が３８４〜５１１であれば、３８４を、入力信号１０６が５１２〜６３９であれば、５１２を、入力信号１０６が６４０〜７６７であれば、６４０を、入力信号１０６が７６８〜８９５であれば、７６８を、入力信号１０６が８９６以上であれば、８９６を、量子化信号１０８として出力する様に動作する。
【００４０】
また、量子化信号１０８は遅延素子１５に入力され、遅延素子１５は量子化信号１０８を１クロック分遅延して、遅延信号１０９を出力する。
【００４１】
また、信号１０６は、遅延素子１４に入力され、遅延素子１４は信号１０６を１クロック分遅延して、遅延信号１０７を出力する。
【００４２】
図４は、図３の高速オーバーサンプリング変調回路に用いられる量子化器の一例を示す。この量子化器は、入力信号４０１〜４１０のうち、入力信号４０８〜４１０のみに接続させたバッファ４１〜４３から構成され、バッファ４１〜４３からの出力信号４１１〜４１３が量子化信号として後段の回路に出力される。
【００４３】
図４の入力信号４０１〜４１０は、図３に示した量子化器１３の入力側の１０ビットの入力信号１０６の中の重み付けされた各信号線を示している。すなわち、量子化器に入力されるデータをＹとすると、Ｙは、次式で表すことができる。
【００４４】
Ｙ ＝ Ｂ１０・２９＋Ｂ９・２８＋Ｂ８・２７＋Ｂ７・２６＋Ｂ６・２５＋Ｂ５・２４＋Ｂ４・２３＋Ｂ３・２２＋Ｂ２・２１＋Ｂ１・２０
信号線４０１は、２の０乗を表すビットでＢ１を表している。信号線４０２は、２の１乗を表すビットでＢ２を表している。信号線４０３は、２の２乗を表すビットでＢ３を表している。信号線４０４は、２の３乗を表すビットでＢ４を表している。信号線４０５は、２の４乗を表すビットでＢ５を表している。信号線４０６は、２の５乗を表すビットでＢ６を表している。信号線４０７は、２の６乗を表すビットでＢ７を表している。信号線４０８は、２の７乗を表すビットでＢ８を表している。信号線４０９は、２の８乗を表すビットでＢ９を表している。信号線４１０は、２の９乗を表すビットでＢ１０を表している。これらの信号線４０１〜４１０にそれぞれ、「１」または「０」を示すバイナリ信号を与えることにより、入力データＹの数値が表現される。
【００４５】
量子化幅が１２８（２の７乗）の場合、量子化器の入力信号４０１〜４１０のうち、上位３ビットに対応する入力信号４０８、入力信号４０９及び入力信号４１０を量子化信号とすると、従来例の量子化器のようにマグニチュードコンパレータを用いることなく、遅延時間が少ない量子化幅を１２８とする量子化器を構成することができる。
【００４６】
同様に、量子化信号を、上位２ビットに対応する入力信号４０９と入力信号４１０のみとすると量子化幅を２５６（２の８乗）とする量子化器を構成することができる。さらに、量子化信号を、上位４ビットに対応する入力信号４０７、入力信号４０８、入力信号４０９及び入力信号４１０とすると量子化幅を６４（２の６乗）とする量子化器を構成することができる。何れの場合も、量子化器の入力ビットの中の数ビットを出力ビットとして出力するだけで済むので、回路規模が小さく、量子化器で費される遅延時間はほとんど無いと言える。
【００４７】
図４に示した量子化器の場合、量子化幅は、上記の理由により細かな数値には設定できず、２のｋ乗（ｋは正の整数）で表せる数値に限定される。
【００４８】
次に、限られたデータ領域において動作する量子化器の一例について図５を用いて説明する。
【００４９】
図５は、図３の高速オーバーサンプリング変調回路に用いられる量子化器の他の例である。図５の量子化器は、限られたデータ領域の最小値よりも小さい数値が入力された時の処理を行う回路（アンダーフロー回路）と限られたデータ領域の最大値よりも大きい数値が入力された時の処理を行う回路（オーバーフロー回路）とを備えている。すなわち、図５の量子化器では、信号線の表現する数値が符号を持った２の補数で信号処理を行う場合を考慮している。
【００５０】
図５において、入力信号５０１〜信号５０９は、図４の例における信号４０１〜信号４０９と同様に、２ｋ（ｋ＝０〜８）を表す信号線を示す。入力信号５１０は、入力される数値の符号を表しており、入力信号５１０が０の時は、正の数を表し、１の時は、負の数を表している。よって、１０ビットの入力信号が表す数値の取りうる範囲は、−５１２〜５１１となる。
【００５１】
図５の量子化器は、ＡＮＤゲート５１、５２、５３と、ＮＡＮＤゲート５４と、インバータ５５と、ＡＮＤゲート５６とから構成されている。インバータ５５は、入力値の符号を表す入力信号５１０を入力し、信号５１０を反転させた出力を、ＡＮＤゲート５１、５２、５３の各論理素子の一方の入力に送出する。ＡＮＤゲート５１、５２、５３はそれぞれ、他方の入力において入力信号５０７、５０８、５０９を受取り、受取った入力信号とインバータ５５の出力信号とのＡＮＤ論理をとった信号を出力する。ＡＮＤゲート５２と５３の出力信号は、量子化器の出力信号５１８、５１９として出力され、ＡＮＤゲート５１の出力信号はＡＮＤゲート５６の一方の入力に送出される。ＮＡＮＤゲート５４は、ＡＮＤゲート５２と５３の出力信号を入力して、受取った２つの入力信号のＮＡＮＤ論理をとった信号をＡＮＤゲート５６の他方の入力に送出される。ＡＮＤゲート５６は、受取った２つの入力信号のＡＮＤ論理をとった信号を、量子化器の出力信号５１７として出力する。これらの論理素子５１〜５６が、前記オーバーフロー回路と前記アンダーフロー回路を形成している。
【００５２】
図５の量子化器が量子化を行う際の量子化幅は６４に設定する。すなわち、それぞれ量子化値は、０、６４，１２８，１９２、２５６，３２０，３８４の７レベルになる。この量子化器の動作は、量子化器の入力値が０〜４４７の場合は、信号５０７〜信号５０９を量子化器の出力信号５１７〜信号５１９とする。
【００５３】
一方、量子化器の入力値が０より小さい場合（入力信号５１０が１の場合）、信号５０７〜信号５０９が全て０となり、量子化器の出力信号５１７〜信号５１９として出力する。
【００５４】
また、量子化器の入力値が４４８〜５１１（入力信号５１０が０で、入力信号５０８と入力信号５０９が共に１）の場合は、量子化器より出力される出力信号５１８と出力信号５１９が１、出力信号５１７が０となる。この出力値を１０進数で表すと３８４である。
【００５５】
したがって、図５の量子化器は、論理素子５１〜５６を用いて、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合には、その上限値を出力し、前記データ範囲の下限値よりも小さいデータが入力された場合には、その下限値を出力するよう動作する。
【００５６】
以上説明したように、上記実施形態の高速オーバーサンプリング変調回路によれば、２のｋ乗（ｋは正の整数）の量子化レベルを設定した、高速で動作する量子化器を備えることで、回路規模を増大させることなく、オーバーサンプリング変調回路の高速演算処理、および多ビットの信号処理が実現できる。したがって、この実施形態の高速オーバーサンプリング変調回路を用いることで、コストの低減や低消費電力化に寄与することができる。
【００５７】
次に、本発明の第２の実施形態に係る一次のオーバーサンプリング変調回路について、図６を用いて説明する。図６の実施形態は、上記した本発明の量子化器を用いた別のオーバーサンプリング変調回路であり、図３の加算器と減算器の演算の順番を入れ替えた場合である。
【００５８】
図３の実施形態は、入力信号１０１に対して加算演算後に減算演算を実行しているが、図６の実施形態では、入力信号６０１に対して減算演算を最初に実行し、その後、加算演算を実行する構成としている。
【００５９】
図６のオーバーサンプリング変調回路は、減算器６１と、加算器６２と、量子化器６３と、遅延素子６４と，遅延素子６５から構成されている。
【００６０】
１０ビットのオーバーサンプリング変調回路の入力信号の上位側３ビットの信号を第１の入力信号６０１とし、下位側７ビットの信号を第２の入力信号６０２とすると、第１の入力信号６０１と３ビットの遅延信号６０８が減算器６１に入力される。減算器６１は、第１の入力信号６０１から遅延信号６０８を減算し、減算結果を３ビットの信号６０３として出力する。
【００６１】
また、減算器６１の出力信号６０３を上位の３ビットとし、第２の入力信号６０２を下位の７ビットとする信号を信号６０４とすると、この信号６０４と１０ビットの遅延信号６０７が、加算器６２に入力される。加算器６２は、信号６０４と遅延信号６０７を加算し、加算結果を１０ビットの信号６０５として出力する。
【００６２】
加算器６２の出力信号６０５が、量子化器６３の入力となる。この実施形態の量子化器６３は、第１の実施形態における図４又は図５の量子化器と同じ構成の回路である。量子化器６３では信号６０５に対し量子化処理が行われ、量子化された後、量子化器６３は３ビットの量子化信号６０６を出力する。
【００６３】
また、加算器６２の出力信号６０５（１０ビット）は、遅延素子６４に入力される。遅延素子６４は、信号６０５を１クロック分遅延した信号として前記遅延信号６０７を、加算器６２の一方の入力に送出する。
【００６４】
さらに、量子化器６３の出力信号６０６（３ビット）は、遅延素子６５に入力される。遅延素子６５は、信号６０６を１クロック分遅延した信号として前記遅延信号６０８を、減算器６１の一方の入力に送出する。
【００６５】
図６のオーバーサンプリング変調回路は、入力信号に対する加算と減算の演算の順番を入れ替えた構成としたものであり、その他の動作は図３の実施形態と基本的に同一であるので、重複する説明は省略する。
【００６６】
上記実施形態の高速オーバーサンプリング変調回路によれば、２のｋ乗（ｋは正の整数）の量子化レベルを設定した、高速で動作する量子化器を備えることで、回路規模を増大させることなく、オーバーサンプリング変調回路の高速演算処理、および多ビットの信号処理が実現できる。したがって、この実施形態の高速オーバーサンプリング変調回路を用いることで、コストの低減や低消費電力化に寄与することができる。
【００６７】
次に、本発明の量子化器を用いた二次のオーバーサンプリング変調回路の実施形態について、図７を用いて説明する。
【００６８】
図７は、本発明の第３の実施形態に係る二次のオーバーサンプリング変調回路を示す。図７のオーバーサンプリング変調回路は、減算器７０と、減算器７４と、加算器７１と、加算器７５と、遅延素子７２、７３と、遅延素子７６、７８と、量子化器７７と、乗算器７９とから構成されている。
オーバーサンプリング変調回路の入力信号
前述の実施形態と同様に、１０ビットの入力信号がオーバーサンプリング変調回路に入力する場合を考える。オーバーサンプリング変調回路の入力信号の上位側の３ビットの信号を第１の入力信号７００とし、オーバーサンプリング変調回路の入力信号の下位側の７ビットの信号を第２の入力信号７０１とする。
【００６９】
第１の入力信号７００と３ビットの遅延信号７１９が、減算器７０の入力となる。減算器７０は、第１の入力信号７００から遅延信号７１９を減算し、その減算結果を３ビットの信号７０２として出力する。
【００７０】
減算器７０の出力信号７０２を上位の３ビットとし、第２の入力信号７０１を下位の７ビットとする１０ビットの信号を信号７０３とすると、この信号７０３と１０ビットの遅延信号７０５が、加算器７１の入力となる。加算器７１は、信号７０３と遅延信号７０５を加算し、その加算結果を１０ビットの信号７０４として出力する。
【００７１】
加算器７１の出力信号７０４は、遅延素子７２に入力される。遅延素子７２は、その入力信号７０４を１クロック分遅延して、遅延信号７０５を加算器７１の一方の入力に送出する。
【００７２】
また、加算器７１の出力信号７０４は、遅延素子７３に入力される。遅延素子７３は、その入力信号７０４を１クロック分遅延して、１０ビットの遅延信号７１１を出力する。
【００７３】
遅延素子７３からの遅延信号７１１の上位側の３ビットを第３の信号７１２とし、遅延信号７１１の下位側の７ビットを第４の信号７１３とする。第３の信号７１２と３ビットの遅延信号７２０が、減算器７４に入力される。減算器７４は、第３の信号７１２から遅延信号７２０を減算し、その減算結果を３ビットの信号７１４として出力する。
【００７４】
減算器７４の出力信号７１４を上位３ビットとし、遅延素子７３からの第４の信号７１３を下位の７ビットとする１０ビットの信号を第５の信号７１５とすると、この第５の信号７１５と１０ビットの遅延信号７１７が、加算器７５の入力となる。加算器７５は、第５の信号７１５と遅延信号７１７を加算し、その加算結果を１０ビットの信号７１６として出力する。
【００７５】
加算器７５の出力信号７１６は、遅延素子７６に入力される。遅延素子７６は、その入力信号７１６を１クロック分遅延して、遅延信号７１７を、加算器７５の一方の入力に送出する。
【００７６】
また、加算器７５の出力信号７１６は、量子化器７７に入力される。この実施形態の量子化器７７は、第１の実施形態における図４又は図５の量子化器と同じ構成の回路である。量子化器７７は、その入力信号７１６に対し量子化処理が行い、量子化された結果を３ビットの量子化信号７１８として出力する。
【００７７】
本発明の量子化器を用いることで、量子化器７７自体で費やされる遅延時間が少なくて済む。また、量子化器７７の出力信号は３ビットで済むため、減算器７０と減算器７４の減算するビット数が少なくて済む。よって、減算器による遅延値の最大値を小さくできるため、この実施形態のオーバーサンプリング変調回路の高速動作と多ビットの信号処理が可能となる。
【００７８】
量子化信号７１８は、遅延素子７８に入力される。遅延素子７８は、その入力信号７１８を１クロック分遅延して、遅延信号７１９を出力する。この遅延信号７１９は、乗算器７９に入力される。乗算器７９は、遅延信号７１９を２倍し、その乗算結果を３ビットの遅延信号７２０として、減算器７４の一方の入力に送出する。
【００７９】
上記実施形態の高速オーバーサンプリング変調回路によれば、２のｋ乗（ｋは正の整数）の量子化レベルを設定した、高速で動作する量子化器を備えることで、回路規模を増大させることなく、オーバーサンプリング変調回路の高速演算処理、および多ビットの信号処理が実現できる。したがって、この実施形態の高速オーバーサンプリング変調回路を用いることで、コストの低減や低消費電力化に寄与することができる。
【００８０】
図７のオーバーサンプリング変調回路では、図６の実施形態と同様に、入力信号に対して減算演算を最初に実行して、その後、加算演算を実行する構成とした。しかし、本発明に係る二次のオーバーサンプリング変調回路は、この構成のみに限られるものではない。例えば、図３の実施形態と同様に、入力信号に対して加算演算を最初に実行してから、減算演算を実行する構成とした、二次のオーバーサンプリング変調回路を用いてもよい。
【００８１】
（付記１）
複数のビットで構成される入力信号と第１の遅延信号を加算する加算手段と、前記加算手段からの出力信号のうち上位側の所定数のビットからなる第１の信号から第２の遅延信号を減算する減算手段と、前記加算手段の出力信号の下位側の残りのビットからなる第２の信号を下位ビットとし、前記減算手段からの出力信号を上位ビットとして構成される第３の信号を遅延して、前記第１の遅延信号を出力する第１の遅延手段と、前記第３の信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化手段と、前記量子化手段から出力される前記量子化信号を遅延して、前記第２の遅延信号を出力する第２の遅延手段とを備え、前記量子化手段は前記第３の信号のうち特定のビットを選択して、前記量子化信号を生成することを特徴とするオーバーサンプリング変調回路。
【００８２】
（付記２）
前記量子化手段は、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合に、前記上限値を出力するオーバーフロ−回路と、前記データ範囲の下限値よりも小さいデータが入力された場合に、下限値を出力するアンダーフロー回路とを備えることを特徴とする付記１記載のオーバーサンプリング変調回路。
【００８３】
（付記３）
前記オーバーサンプリング変調回路は、前記第２の遅延手段からの出力信号を入力として、該出力信号を整数倍することにより前記第２の遅延信号を生成する乗算手段をさらに備えることを特徴とする付記１乃至２記載の高速オーバーサンプリング変調回路。
【００８４】
（付記４）
複数のビットで構成される入力信号のうち上位側の所定数のビットからなる第１の信号から第１の遅延信号を減算する減算手段と、前記複数のビットで構成される前記入力信号の下位側の残りのビットからなる第２の信号を下位ビットとし、前記減算手段の出力信号を上位ビットとして構成される第３の信号と、第２の遅延信号とを加算する加算手段と、前記加算手段の出力信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化手段と、 前記量子化手段から出力される前記量子化信号を遅延して前記第１の遅延信号を出力する第１の遅延手段と、前記加算手段の前記出力信号を遅延して前記第２の遅延信号を出力する第２の遅延手段とを備え、前記量子化手段は前記加算手段の前記出力信号のうち特定のビットを選択して、前記量子化信号を生成することを特徴とするオーバーサンプリング変調回路。
【００８５】
（付記５）
前記量子化手段は、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合に、前記上限値を出力するオーバーフロ−回路と、前記データ範囲の下限値よりも小さいデータが入力された場合に、下限値を出力するアンダーフロー回路とを備えることを特徴とする付記４記載のオーバーサンプリング変調回路。
【００８６】
（付記６）
前記オーバーサンプリング変調回路は、前記第２の遅延手段からの出力信号を入力として、該出力信号を整数倍することにより前記第２の遅延信号を生成する乗算手段をさらに備えることを特徴とする付記４又は５記載のオーバーサンプリング変調回路。
【００８７】
（付記７）
前記量子化手段は、前記第３の信号のうち、選択された特定のビットに対応する信号線のみに接続させた複数のバッファを備え、前記複数のバッファから前記量子化信号が出力されることを特徴とする付記１記載のオーバーサンプリング変調回路。
【００８８】
（付記８）
前記量子化手段は、前記第３の信号のうち、選択された特定のビットに対応する信号線のみに接続させた複数の論理素子と、前記入力信号が示す入力値の符号を表す信号を入力する論理素子とを備えることを特徴とする付記１記載のオーバーサンプリング変調回路。
【００８９】
（付記９）
前記量子化手段は、前記第３の信号のうち、選択された特定のビットに対応する信号線のみに接続させた複数のバッファを備え、前記複数のバッファから前記量子化信号が出力されることを特徴とする付記４記載のオーバーサンプリング変調回路。
【００９０】
（付記１０）
前記量子化手段は、前記第３の信号のうち、選択された特定のビットに対応する信号線のみに接続させた複数の論理素子と、前記入力信号が示す入力値の符号を表す信号を入力する論理素子とを備えることを特徴とする付記４記載のオーバーサンプリング変調回路。
【００９１】
【発明の効果】
以上説明したように、本発明の高速オーバーサンプリング変調回路によれば、２のｋ乗（ｋは正の整数）の量子化レベルを設定した、高速で動作する量子化器を備えることで、回路規模を増大させることなく、オーバーサンプリング変調回路の高速演算処理、および多ビットの信号処理が実現できる。したがって、本発明の高速オーバーサンプリング変調回路を用いることで、コストの低減や低消費電力化に寄与することができる。
【００９２】
【図面の簡単な説明】
【図１】従来のオーバーサンプリング変調回路の一例を示すブロック図である。
【図２】従来の量子化器の一例を示す回路図である。
【図３】本発明の第１の実施形態に係る一次のオーバーサンプリング変調回路を示すブロック図である。
【図４】図３のオーバーサンプリング変調回路に用いられる量子化器の一例を示す図である。
【図５】図３のオーバーサンプリング変調回路に用いられる量子化器の他の例を示す図である。
【図６】本発明の第２の実施形態に係る一次のオーバーサンプリング変調回路を示すブロック図である。
【図７】本発明の第３の実施形態に係る二次のオーバーサンプリング変調回路を示すブロック図である。
【符号の説明】
１１ 加算器
１２ 減算器
１３ 量子化器
１４ 遅延素子
１５ 遅延素子
２１ 加算器
２２ 減算器
２３ 量子化器
２４ 遅延素子
２５ 遅延素子
２６ デコーダ回路
３０−３２ マグニチュードコンパレータ
３３、３４ ＡＮＤゲート
３５−３８ セレクタ素子
３９ ＯＲゲート
４１−４３ バッファ
５１−５３ ＡＮＤゲート
５４ ＮＡＮＤゲート
５５ インバータ
５６ ＡＮＤゲート
Claims (6)
- 複数のビットで構成される入力信号と第１の遅延信号を加算する加算手段と、
前記加算手段からの出力信号のうち上位側の所定数のビットからなる第１の信号から第２の遅延信号を減算する減算手段と、
前記減算手段からの出力信号を上位側のビットとして含む第２の信号を遅延して、前記第１の遅延信号を前記加算手段に出力する第１の遅延手段と、
前記第２の信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化手段と、
前記量子化手段から出力される前記量子化信号を遅延して、前記第２の遅延信号を前記減算手段に出力する第２の遅延手段と、
を備え、前記量子化手段は、前記減算手段の出力信号を上位ビットとし、前記加算手段の出力信号の下位側の残りのビットからなる第３の信号を下位ビットとして構成され、かつ、前記入力信号と同数のビット数を有する前記第２の信号を入力し、前記第２の信号のうち特定のビットを選択して前記量子化信号を生成することを特徴とするオーバーサンプリング変調回路。 - 前記量子化手段は、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合に、前記上限値を出力するオーバーフロ−回路と、前記データ範囲の下限値よりも小さいデータが入力された場合に、下限値を出力するアンダーフロー回路とを備えることを特徴とする請求項１記載のオーバーサンプリング変調回路。
- 前記オーバーサンプリング変調回路は、前記第２の遅延手段からの出力信号を入力として、該出力信号を整数倍することにより前記第２の遅延信号を生成する乗算手段をさらに備えることを特徴とする請求項１乃至２記載の高速オーバーサンプリング変調回路。
- 複数のビットで構成される入力信号のうち上位側の所定数のビットからなる第１の信号から第１の遅延信号を減算する減算手段と、
前記減算手段の出力信号を上位側のビットとして含む第２の信号と、第２の遅延信号とを加算する加算手段と、
前記加算手段からの出力信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化手段と、
前記量子化手段から出力される前記量子化信号を遅延することにより、前記第１の遅延信号を前記減算手段に出力する第１の遅延手段と、
前記加算手段の前記出力信号を遅延することにより、前記第２の遅延信号を前記加算手段に出力する第２の遅延手段と、
を備え、前記加算手段は、前記入力信号の下位側の残りのビットからなる第３の信号を下位ビットとし、前記減算手段の前記出力信号を上位ビットとして構成され、前記入力信号と同数のビット数を有する前記第２の信号を入力すると共に、前記量子化手段は、前記加算手段の前記出力信号のうち特定のビットを選択して、前記量子化信号を生成することを特徴とするオーバーサンプリング変調回路。 - 前記量子化手段は、限られたデータ範囲において量子化処理を行い、前記データ範囲の上限値よりも大きいデータが入力された場合に、前記上限値を出力するオーバーフロ−回路と、前記データ範囲の下限値よりも小さいデータが入力された場合に、下限値を出力するアンダーフロー回路とを備えることを特徴とする請求項４記載のオーバーサンプリング変調回路。
- 前記オーバーサンプリング変調回路は、前記第２の遅延手段からの出力信号を入力として、該出力信号を整数倍することにより前記第２の遅延信号を生成する乗算手段をさらに備えることを特徴とする請求項４又は５記載のオーバーサンプリング変調回路。
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