CN1128502C - 过取样数字/模拟变换器 - Google Patents

Abstract

在内插型调制部中，来自1位量子化器并在1个时钟脉冲中只±1变化的信号被作为移位方向控制信号。此信号加到双向移位寄存器，并按照其值将数据移位到前段侧或后段侧。其输出作为控制信号加到电阻阶梯型数/模变换器，该变换器输出与上述控制信号所选择的开关对应的模拟电位，因而，即使在各位间产生延迟差，也只是成为相邻开关的二重选择，并输出连续地变化。所以能提供无一闪信号，精度和成品率都高的电阻阶梯型的过取样数/模变换器。

Description

过取样数字/模拟变换器

技术领域

本发明涉及将数字信号变换成模拟信号的过取样型数/模变换器，特别涉及到数/模变换精度、低耗电化、成品率的改进。

背景技术

近年来随着半导体工艺技术的微细化，作为从数字信号到模拟信号的变换手段，已注意到过取样型数/模变换器。过取样数/模变换器是一种通过将输入信号的取样速度变换成输入信号频带的十～数百倍的取样速率，能将量化噪声赶到高频侧，因此尽管是比输入数字信号更低位的输出信号，也能得到高析像度的模拟输出信号的数/模变换方式。

已知在过取样数/模变换器中使用的调制方法有：1.δ-∑调制；2.δ(迭耳塔)调制；3.内插型调制。δ-∑调制器对量化噪声进行调制，是将量化噪声赶到高频侧的方法。δ调制是求出相对输入信号的预测值，将输入信号与予测值的差信号进行量子化的方法，不对量化噪声进行调制。内插型调制是上述δ-∑调制和δ调制的组合，对输入信号与予测值的差分信号进行δ-∑调制。

通常，在δ-∑调制中，虽然总量化噪声功率大，但由于将量化噪音赶到高频侧，带域内的量化噪声功率比较小。与此相对，δ调制在不引起倾斜过载的范围内能使总量化噪声功率减少。两种方法比较时，在对输入信号带域，数10倍以上的带域内进行过取样时，输入信号带域内量子化噪声，通常采用δ-∑调制方式时较小。但是，由于用δ-∑调制方式，输入带域外噪声比δ调制方式较大，所以作为数/模变换器使用时，要有用以滤除模拟输出信号的带域外噪声的陡悄的后滤波器。

与此相比，用δ调制方式，就不需要用δ-∑调制方式所必须的陡悄的后滤波器。用两方法组合的内插型调制方式兼有两种方法的优点。就是说，由于将量化噪声集中到高频侧，带域内量化噪声功率小，而且总量化噪声的功率也小。因而，与δ调制一样，也无须用δ-∑调制方式时所必须的陡悄的后滤波器。所以，内插型调制方式适于用作过取样数/模变换器中的调制方式。

作为使从调制器输出的数字输出信号数据进行数/模变换的方法有：

1.SCF型(电容器阵列型的电荷分配型)

2.PWM型(用脉冲宽度调制的脉宽输出型)

3.电压电位计型(电阻阶梯型的电压输出型)。

上述1中的SCF型和上述2中的PWM型作为过取样数据的数/模变换方法是更多地被使用的方法。但在上述1中的SCF型中，电容器间的相对精度、漏电流、开关工作时的连通等成为问题。为了减少它们的影响而将电容器的容量增大后，由于电容器不断地进行充放电所以，既成为噪声产生源，又导致耗电量的增加。

在上述2中的PWM型中，要使推挽晶体管的驱动能力相等，如果此能力不同，负载重时输出信号产生畸变，而且还对规定脉宽的时钟脉冲要求高精度。

作为上述数/模变换方法，除上述外还有各种各样方法，但在这里对上述3的电压电位计型进行详细说明。

图16示出对进行了过取样的数字输入信号进行内插型调制，对已低位化的数字输出信号进行电压电位计型的数/模变换时的系统结构实例。

在图中，1是内插型调制部、5是译码器电路、3是电阻阶梯型数/模变换器。内插型调制器1对已过取样的m位的数字输入信号进行插入型调制，变换成低位化的n位(n＜m)的数字输出信号。已变换的n位数字输出信号在译码器电路5中进行译码后，成为电阻阶梯型数/模变换器3的开关控制信号。

下面详细说明上述图16的结构。

图17示出上述内插型调制器1的信号线路图。在同图中，10.1～10.3是延时器，11.1、11.2是加法器，12是1位量化器。用下式表示图17所示的方框图结构的内插型调制部1的数字输出信号Y的系统函数。

Y(Z)＝X(Z)+(1-Z^-1)*Q(Z)

这里，X代表输入信号，Y代表输出信号。Q是1位量化器12的输入信号与输出信号的误差，即量化噪声。在本说明中，作为调制方式，以一次内插型调制方式为例，在图17中是将一次δ-∑调制方式和一次δ调制方式混合。同图中加法器11.2的输出表示δ调制特有的预测值，对输入信号X和此预测值的差信号进行一次δ-∑调制。各延时器10.1～10.3借助延时器同时钟脉冲，将输入信号进行一定时间的延迟后再输出。量化器12根据加法器11.1的输出信号的正、负而将其2值化为+1、-1中的任何一个来表示。加法器11.2积分量化器12的输出，生成与输入信号相对的预测信号，使数字输入信号与预测值的差信号变小，反馈到加法器11.1。在加法器11.2中，将在上步骤中的加法器11.2的输出结果和由量化器12输出的+1或-1相加。因而，由上可知与上步骤的输出信号Y相比以内插型调制方式的输出信号Y，数值上只能有±1的变化。

图18示出译码器电路5和电阻阶梯型数/模变换器3的具体电路图。

同图中的译码器电路5由2ⁿ个n输入的“与”门50.0、50.1P～50.2P、50.1m～50.3m等构成。各n输入的“与”门为使2ⁿ个中的一个“与”门相对n位的数字输入数据输出高电位，而进行译码。例如n位输入信号为0时为了只使“与”门50.0为高电位，为1时只使“与”门50.1P为高电位而进行译码。

电阻阶梯型数/模变换器3由电阻30及开关31.0、31.1P～31.2P、31.1m～31.3m等构成。各开关的一端具有这样的结构，即分别连接到将基准电位进行电阻分割后的各电位上，只使开关导通的电位作为模拟输出信号输出。各开关31.0、31.1P～31.2P、31.1m～31.3m的导通、断开控制信号由n输入的“与”门50.0、50.1P～50.2P、50.1m～50.3m的输出提供(这里假定在译码器的输出为高电位时开关导通)，

这样，在内插型调制部1中，将已过取样的m位的数字输入信号变换成低位的n位数字输出信号，而此已变换的n位数字输出信号在译码器电路5中进行译码后，作为开关控制信号输出到电阻阶段型数/模变换器3，然后电阻阶梯型数/模变换器3输出与开关控制信号对应的电位。因此，由电阻阶梯型数/模变换器3输出与低位的n位数字输出值相应的模拟值。

像上述这样，内插型调制方式适合作为过取样数/模变换器的调制方式，而电压电位计型的数/模变换器，其结构简单而且成品率高，是适合于低功率的方式。

但是在上述的数/模变换器中，当n位数字输出信号输入到各“与”门50.0～50.3m等时，由于其布线寄生电容量等影响，该n位输出信号并非同时输入到各“与”门，而其中某位的信号被延迟规定的延时值之后才输入，所以产生下述的缺点。

利用图19说明的该缺点。图19(a)和(b)表示在图16中的内插型调制器1的n位数字输出信号的位数n为4时，按照译码器电路5的输出，用电阻阶梯型数/模变换器3选择的开关编号(选择开关编号)的迁移图。图19(a)表示形成输出信号的全部位的延时值相等的情况，同图(b)表示在最高位的位(MSB)的位处产生延迟的情况。如图19(a)所示，在全部位的延迟值相等的情况下，当内插型调制器1的4位数字信号数据从“0”变化到“-1”时，选择开关编号也从“0”变化到“-1”。但是如图19(b)所示，在MSB位产生延迟的情况下，当内插型调制器1的4位数字信号数据从“0”变化到“-1”时，选择开关编号瞬间从“0”变化到“7”，然后再变成“-1”。它是在瞬变时产生的噪声，称之为“一闪信号”，是电阻阶梯型数/模变换器的缺陷点。

在上述说明中示出在最高位的位处产生延迟时的最坏的实例，即使适当地调整延时量，在具有图18所示的译码器电路的数/模变换器中基本上也会产生上述“一闪信号”的问题。

发明内容

本发明的目的是在配备有电阻阶梯型数/模变换器的过取样数/模变换器中，使其在不产生上述这样的“一闪信号”的情况下提高数/模变换精度，降低消耗功率，提高成品率。

为达到上述目的，在本发明中，着眼于内插型调制器等的输出变化量为±1那点，作为按照此内插型调制器的输出控制电阻阶梯型数/模变换器的结构来防止瞬变噪声、消除一闪信号。

也就是说，本发明的一种过取样数/模变换器，其特征在于它包括：信号输出部，用于输入数字信号，并输出与此输入信号的变化对应的、其值在1个时钟脉冲中按设定阶跃电压向正电压方向或负电压方向变化的数字信号；双向移位寄存器，具有并列配置的多个寄存器，并接收所述信号输出部输出的信号，将所述信号输出部输出的信号作为数据移位方向控制信号，还在每个规定时间接收数据移位时钟脉冲，并每当收到此数据移位时钟脉冲时，数据都按照上述数据移位方向控制信号的值，向前段寄存器或后段寄存器移动；以及电阻阶梯型数/模变换器，用于接收所述双向移位寄存器中各寄存器输出，按照上述双向移位寄存器中各寄存器的输出，选择在第一基准电位与第二基准电位之间进行电阻分割所得到的多个电位中的一个电位。

本发明的特征在于，在上述过取样数/模变换器中，信号输出部由过取样内插型调制器构成，上述内插型高制器是由如下部分组合而成：将所输入的信号按照该信号的值量化成+1或-1的2值的量化器；对通过用上述量化器量化产生的量化噪声进行调制的δ-∑调制器；求出与数字输入信号对应的预测值，将表示此预测值和上述数字输入信号值的差分的差信号进行量化的δ调制器。

而且，本发明的进一步的特征是在上述过取样数/模变换器中，双向移位寄存器具有数据维持电路，此数据维持电路在位于最前段的寄存器处于保持数据状态并要求向更前一段寄存器进行数据移位时，或者位于最后段的寄存器处于保持数据状态并要求向更后一段的寄存器进行数据移位时，维持由此最前段或最后段的寄存器的数据保持。

此外，本发明的特征还在于，在上述过取样数/模变换器中，双向移位寄存器中的多个寄存器分别具有置位端子和复位端子，此外还有设定数据检测器，上述设定数据检测器检测信号输出部的输出信号和预先设定的值是否一致，上述设定数据检测器的一致检测信号输入到构成双向移位寄存器的全部寄存器中规定的一个寄存器的置位端子，并输出到其它寄存器的复位端子。

按照上述的结构，在本发明的过取样数/模变换器方面，由于在双向移位寄存器中，将从信号输出部输出的，并在1个时钟脉冲中，只有设定阶跃电压高低发生变化的信号作为数据移位方向控制信号，而且利用此双向移位寄存器开关控制电阻阶梯型数/模变换部，所以在电阻阶梯型数/模变换部输出的模拟电位的迁移期间，即使该模拟输出电位发生冲突，也只是在邻近的输出电位上，从而在过渡时不产生噪声，因而能提供一种消除了以往这样的一闪信号，精度良好而且成品率高的过取样数/模变换器。

特别是，在本发明的过取样数/模变换器中，在位于双向寄存器最后段的寄存器处于保持数据状态并进而要求向后段数据移位时，由于此最后段寄存器自身的输出输入到自己的输入端子上，不会发生输出电位选择部(电阻阶梯型数/模变换器)不输出模拟电位的断开状态。特别是，在取样率变换时的瞬态响应中，即使在产生数字输入信号大振幅化时，输出电位也是稳定的。在对大振幅的输入信号的信噪比不怎么要求的用途中，限制模拟输出电压范围，能减少构成双向移位寄存器的寄存器的段数。因而，能实现电路小型化，而且不产生对小振幅的输入信号的信噪比的劣化，这一点是很优越的。

而且，在本发明的过取样数/模变换器中，由于通过来自设定数据检测器的一致检测信号进行模拟输出信号电位的初始化，能设定模拟输出信号的基准电位(DC电位)。

本发明的上述目的和新的特征通过下面参照附图的详细说明，将变得更加明显。附图示出本发明的优选实施例。

附图说明

图1是第一实施例的数/模变换器的整体结构图；

图2(a)是第一实施例的内插型调制器的信号线路图；

图2(b)是构成第一实施例的内插型调制部的一部分的δ型调制部的信号线路图；

图2(c)是构成第一实施例的内插型调制部的一部分δ-∑型调制部的信号线路图；

图3示出第一实施例的双向移位寄存器和电阻阶梯型数/模变换器的电路实例；

图4示出第一实施例的设定数据检测器的电路实例；

图5示出第一实施例的双向寄存器的初始化的实例；

图6示出第一实施例的延时器的n位化的输出信号；

图7是第一实施例的工作说明图；其中(a)示出双向移位寄存器从“0”到“1”的上升时间和从“1”到“0”的下降时间相等时的选择开关编号的变化情况，(b)示出双向移位寄存器的从“1”到“0”的下降时间比从“0”到“1”上升时间更延迟时的选择开关编号变化情况，(c)示出双向移位寄存器从“0”到“1”上升时间比“1”到“0”下降时间更延迟时的选择开关编号变化的情况，(d)示出在(b)的情况下输出电位变化的情况，(e)示出在(c)情况下输出电位变化的情况；

图8示出第二实施例的数/模变换器的整体结构图；

图9是第二实施例的内插型调制器的信号线路图；

图10示出第二实施例的延时器的n位化的输出信号；

图11示出第二实施例的屏蔽部的工作的说明图；

图12示出双向寄存器的变形例的电路图；

图13是双向寄存器的变形例中的瞬态响应的工作说明图，其中(a)示出瞬态响应时的输入波形，(b)示出不采取预防措施时数/模变换器的输出波形，(c)示出采取预防措施时数/模变换器的输出波形；

图14示出作为调制器变形例δ的调制部的具体结构图；

图15是作为调制部的其它变形例的δ调制部的具体结构图；

图16示出已有技术例的数/模变换器的整体结构图；

图17是已有技术例的内插型调制部的信号线路图；

图18示出已有技术例的译码器电路和电阻阶梯型数/模变换器的具体电路；

图19是已有技术例的工作说明图，其中(a)示出在4位译码器中对MSB位不延迟时的选择开关编号变化情况，(b)示出在4位译码器中对MSB位有延迟时的选择开关编号的变化情况。

具体实施方式

(第一实施例)

图1示出本发明的过取样数/模变换器的实施例。此图是对已过取样的数字输入信号进行内插型调制，对已低位化的数字输出信号进行电压分压器型的数/模变换时的结构实例。

在图1中，1是内插型调制部(信号输出部)，2是双位移位寄存器，3是电阻阶梯型数/模变换器(电阻阶梯型数/模变换器)，4是设定数据检测器。上述内插型调制部1与在上述已有技术例中所说的结构相同，对已过取样的m位数字输入信号进行内插型调制，输出低位化了的n位数字信号。已变换的n位数字输出信号送到设定数据检测器4，设定数检测器4的输出(一致检测信号)作为初始值置位信号，进行双向移位寄存器2的初始化。双向移位寄存器2借助从内插型调制部1输出的移位方向控制信号(后述)和移位时钟脉冲，以及从设定数据检测器4输出的初始化信号来控制、工作，其输出成为电阻阶梯型数/模变换器3的开关控制信号。

下面详细说明上述各构成部分。

图2(a)示出内插型调制部1的信号线路图。该图是与上述已有叙述例的图17结构相同，将一次内插型调制方式作为调制方式的实例，图2(a)中的内插型调制部1是图2(b)所示的一次δ调制方式和图2(c)所示的一次δ-∑调制方式的混合。在图2(a)中的内插型调制部1中，数字输出信号Y的系统函数其X作为输入信号，Y作为输出信号表示时，可用下式表示：

Y(Z)＝X(Z)+(1-Z^-1)*Q(Z)                (1)

这里，Q代表1位量化器12的输入信号和输出信号的误差，即量化噪声。

对表示上述系统函数的图2(a)中的信号线路图进行说明。因为图2(a)中的信号线路图是图2(b)和图2(c)的组合，下面分别对图2(b)和图2(c)进行说明。

在图2(b)中的δ型调制器中，10.3是第一延时器，10.2是第二延时器，11.1是第一加法器，12是1位量化器。

加法器11.2如下述那样，输出δ调制特有预测值。加法器11.1从输入信号X中减去上述加法器11.2的预测值，输出差信号。量化器12接收加法器11.1的输出信号(差信号)，设信号值为正值时输出“+1”，为负值时输出“-1”。使加法器11.1的输出信号量化成2个值。延时器10.3通过延时器用的时钟脉冲将上述量化器12的输出延迟规定时间后再输出。延时器10.3的输出(来自量化器12的“+1”或“-1”的值的信号)虽然未在图2中示出，也由m位的输入信号变换成低等级的n位(n＜m)信号。例如像图6所示，如果延时器10.3的输出为“-1”时，它被变换成n位信号，其所有位为“1”。延时器10.3的输出为“+1”时，只最小位的位是“1”，其它全都变换成“0”的n位信号。延时器10.2将加法器11.2的输出(预测值)延迟规定时间后输出。加法器11.2将加法器11.2的输出(预测值)延迟规定时间后输出。加法器11.2将使延时器10.3的输出低位化(n位化)的信号和延时器10.2的输出(在上述步骤中加法器11.2的输出结果)相加。即加法器11.2通过将量化器12的输出积分，生成相对输入信号的预测值。

图2(c)中的δ-∑调制部分是对量化噪声进行调制。在此δ-∑调制部中，10.3是第一延时器，10.1是第三延时器，11.1是加法器，12是1位量化器。量化器12接收加法器11.1的输出信号，该信号值为正值时输出“+1”，为负值时输出“-1”，使加法器11.1的输出信号2值化。延时器10.3借助延迟用时钟脉冲，将上述量化器12的输出延迟一定时间后输出。延时器10.1借助延迟用时钟脉冲，将上述加法器11.1输出(下述的差信号)延迟一定时间后输出。加法器11.1从数字输入信号减去延时器10.3的输出(上述步骤中的量化器12的输出结果)，同时将该差信号与延时器10.1的输出(上述步骤中的差信号)相加，输出该差信号。

上述图2(a)中的内插型调制部1，由于是将图2(b)和图2(c)的结构混合，使数字输入信号X与加法器11.2的预测值的差信号变小，此预测信号反馈到加法器11.1，对此差信号进行一次δ-∑调制，在延时器10.2的输出端得到低位(n位)的数字输出信号。

由于加法器11.2使上述步骤中加法器11.2的输出结果(延时器10.2的输出)与从量化器12输出的“+1”或“-1”中任何一个相加，内插型调制方式中的输出信号Y判断为相对上述步骤的输出信号Y只变化±1。

图2中的内插型调制部1与已有技术例所示的图17中的内插型调制部1的不同点是在将第一延时器10.3的输出信号(是来自量化器12的“+1”或“-1”的值的信号，在1个时钟脉冲中只设定阶跃电压的大小向正电方向或负电压方向变化的信号)低位化(n位化)的图6所示的信号中，最低位的位以外的位成为双向移位寄存器2的移位方向控制信号。而且在每个规定时间产生的延时器用移位时钟脉冲用作双向移位寄存器2的移位时钟脉冲。

图3示出双向移位寄存器2和电阻阶梯型数/模变换器3的详细电路图。

该图中的双向移位寄存器2由2ⁿ个寄存器20.0、20.1P～20.3P、20.1m～20.3m和2ⁿ个选择器21.0、21.0P～21.3P、21.1m～21.3m等构成。寄存器20.3m是最前段寄存器，寄存器20.3P是最后段的寄存器。

上述寄存器20.0～20.3m分别具有时钟脉冲输入端子CK，数据输入端子D，和数据输出端子Q。位于中央的寄存器20.0具有置位端子S，而其他寄存器20.1P～20.3m具有复位端子R。来自上述内插型调制部1的移位时钟脉冲输入到各寄存器的时钟脉冲输入端子CK，分别来自上述设定数据检测器4的初始值置位信号(一致检测信号)输入到位于中央的寄存器20.0的置位端子S和其它寄存器的复位端子“或”。

上述双向移位寄存器2的选择器21.0～21.3m分别设置在上述寄存器20.0～20.3m之间，接收来自位于图中下段的寄存器的信号输出端子Q的信号和位于上段的寄存器的信号输出端子Q的两信号。上述各选择器接收来自上述内插型调制部1的移位方向控制信号，当此移位方向控制信号为“+1”值时，选择来自位于下段的寄存器的输出信号端子Q的信号，当此移位方向控制信号为“-1”值时，选择来自位于上段寄存器的输出信号端子Q的信号。上述各选择器21.0～21.3m的输出信号输入到位于上段寄存器的输入信号端子D。

上述双向移位寄存器2的初始值用图5所示的初始值设定手段设定。在图3的双向移位寄存器2中，当输出来自设定数据检测器4的初始值置位信号(后述)时，借助此初始值置位信号，只寄存器20.0被置位，同时其它寄存器被复位。因此，在进行这种初始置位时，只位于中央的寄存器20.0输出高电位，然后，按照来自内插型调制部1的移位方向控制信号的值，与移位时钟脉冲输入同步，输出高电位的寄存器每次向上段方向或下段方向移动各一段，只构成双向移位寄存器2的全部寄存器中的一个输出高电位。

电阻阶梯型变换器3为电压分压器型，与在已有技术例图18的说明中所说的结构相同。即由电阻30和开关31.0、31.1P-31.2P、31.1m-31.3m构成。各开关的一端分别与将基准电位进行电阻分割而成的各电位连接，只开关导通的电位作为模拟输出信号输出。各开关31.0、31.1P-31.2P、31.1m-31.3m的导通、断开控制信号是相应的双向移位寄存器2的各寄存器20.0、20.1P-20.3P、20.1m-20.3m的输出。

图4示出设定数据检测器4的电路实例。图中40是n位输入型“与”电路，只在其各输入全都为零值是才输出高电位。因而成为检测到来自内插型调制器1的已低位化的n位数字输出信号与零值一致时才输出高电位(一致检测信号)的电路。

下面参照图1-图5说明本实施例的工作原理。

由内插型调制部1输出的n位数字输出信号Y的变化量，在1个时钟脉冲中，只有延时器10.3的输出大小的变化。就是说，n位数字输出信号Y的变化量成为在1个时钟脉冲中只±1的变化。另外，+1或-1的信号能用1位表现，也能将延时器10.3的输出信号作为双向移位寄存器2的移位方向控制信号来提供。在此，当延时器10.3输出高电位时，向图3中的双向移位寄存器的上方向进行数据移位，当延时器10.3输出低电位时，向图3中的双向移位寄存器的下方向进行数据移位。由于此数据移位时钟脉冲与图2中的延时器用数据时钟脉冲相同，寄存器间的数据移位与延时器用数据时钟脉冲同步进行。在设定数据检测器4中，进行内插型调制器1的数字输出Y的数据与设定数据零的一致检测，检测出零时，使双向移位寄存器2中的各寄存器进行初始化。通过上述工作，能从电阻阶梯型数/模变换器3输出与内插型调制器1的数字输出Y的值对应的电位。

这里，当内插型调制器1的数字输出信号Y变化时，即当移位方向控制信号变化成“+1”或“-1”时，由于在双向移位寄存器2中输出高电位的寄存器只移行到位于其上段或下段的寄存器，因将移位方向控制信号输入到各寄存器中的布线的寄生电容量的原因，即使上述相邻二个寄存器相互从高电位向低电位或从低电位向高电位变化时存在时间延迟，电阻阶梯型数/模变换器3的输出电位的变化也成为连续变化。其详情将在下面说明。

图7(a)(b)(c)示出在内插型调制器1的数字输出信号Y变化时，按照这时的双向移位寄存器2的输出在电阻阶梯型数/模变换器3内所选择的开关编号(选择开关编号)的迁移图(为方便起见，位于中央的开关31.0的选择开关编号作为“0”，在位于其上段开关31.1P处的作为“+1”，在位于下段的开关31.1m处的作为“-1”)。

在图7(a)(b)(c)，使图2的内插型调制器1的n位数字信号Y的位数n为“4”。在同图(a)中示出在双向移位寄存器2内应输出高电位的寄存器的输出从“0“上升到“1”的时间与应输出低电位的寄存器的输出从“1”下降到“0”的时间相等的理想的情况。进而在同图(b)中示出应输出低电位的寄存器的输出从“1”下降到“0”的时间比应输出高电位的寄存器的输出从“0”上升到“1”的时间延迟的情况。在同图(c)中示出应输出低电位的寄存器的输出从“0”上升到“1”的时间比应输出高电位的寄存器的输出从“1“下降到“0”的时间延迟的情况。

在同图(a)所示的理想的情况下，当内插型调制器1的4位数字信号数据从“0”变化到“-1”时，选择开关编号也从“0”变化到“-1”。

但是在同图(b)中，内插型调制器1的4位数字信号数据从“0”变化到“-1”时，选择开关编号成为“0”和“-1”两者，然后选择开关编号只成为“-1”。

这里，虽然在已有技术例中当各位间产生延迟差时产生一闪信号，但用本实施例的结构，相邻开关只成为2重选择而已，这时的电阻阶梯型数/模变换器3的模拟输出电位在上述图7(b)的情况下像同图(d)中所示那样成为现在的电位与迁移电位的中间电位，而在上述图7(c)的情况下成为高阻抗状态，从而如同图(e)所示保持现在的电位，因此在同图(b)和(c)两种情况下，输出电位成为连续变化。

因而，在本实施例中能提供精度和成品率良好的过取样数/模变换器。

另外，通过使用设定数据检测器4变更双向移位寄存器2的初始置位的寄存器的编号，也能任意设定偏置量。

(第二实施例)

图8示出本发明的第二实施例。本实施例的整体结构与上述第一实施例相同，不同点在于内插型调制部的内部结构。在上述第一实施例的内插型调制部1中，1位量化器12将加法器11.1的输出2值化成“+1”或“-1”，而在本实施例的内插型调制器1′中，如图9所示，与已有技术的不同点是2位量化器12′将加法器11.1的输出3值化成“+1”、“0”或“-1”。

在图9所示的内插型调制器1′中，系统函数Y(Z)用下式表示：

Y(Z)＝X(Z)+(1-Z^-1)*(1/2)*Q(Z)…(2)

即，在图9的内插型调制部1′中，与上述图1的内插型调制部1的用上述(1)式表示的系统函数Y(Z)比较，量化噪声减少了一半。

因而在本实施例中，当输入信号振幅小时或者输入信号的频率低时，能将量化噪声的总量减少约一半。

上述量化器12′的输出为“0”值时，即移位方向控制信号为“0”值时，双向移位寄存器2内输出高电平的寄存器有必要就这样维持高电位的输出，因此移位方向控制信号为“0”值时，有必要阻挡移位时钟脉冲。在内插型调制部1′另外设置进行此功能的屏蔽部55。

上述屏蔽部55如在同一图中所示，由“或非”电路56和“或”电路57构成。上述“或非”电路56在接收总数为二位的信号时成为高电位，其中一位是最低有效位，另一位是来自图10所示信号的非最低有效位的位，后者是通过把延时器10.3的输出信号，即来自量化器12的“0”值信号，的位数减少到n而得到的。上述“或”电路57接收上述“或非”电路56的输出和移位时钟脉冲。因而，屏蔽部55如图11所示，在延时器10.3的输出信号为“0”值时，“或非”电路56的输出和“或”电路57的输出成为高电位，掩蔽这时的移位时钟脉冲。

(双向移位寄存器的变形例)

图12示出双向移位寄存器的变形例。在同图中成为能限定双向寄存器20.6P的输出的逻辑和输入到最后段的寄存器20.7P的输入端子D上。另一方面，在从是后段的寄存器20.7P向其前段的寄存器20.6P输入数据时，输入“0”。即使与最前段的寄存器20.7m有关也一样。当向最前段的寄存器20.7m的数据输入为来自其后段的寄存器20.6m的输入时，自己的输出和其后段的寄存器20.7m的输出的逻辑和输入到最前段的寄存器20.7m的输入端子D上，与其相反，在从最前段的寄存器20.7m向其后段的寄存器20.6m输入数据时，输入“0”。因而在移位数据的高电位输出位于双向移位寄存器2的两端时，例如在最后段的寄存器20.7P的输出为高电位时，即使是来自其前段的寄存器20.6P的数据输入时(寄存器20.6P的输出是低电平时)，“或”电路22的输出也为高电位，最后段的寄存器20.7P的输出值(高电位)不会成为低电位。即使与最前段的寄存器20.7m有关也一样。

所示，在使用图12所示的双向移位寄存器2′的电阻阶梯型过取样数/模变换器中，分别位于双向移位寄存器2′的最后段或最前段的寄存器20.7P、20.7m处于保持数据的状态，即使进一步要求向后段或前段进行数据移位时，由于维持分别位于其最后段或最前段的寄存器20.7P、20.7m的数据保持，不会发生电阻阶梯型数/模变换器3的全部开关都处于断开的状态。

特别是，在电阻阶梯型数/模变换器3中，通常借助于内插型调制部和用以处理过取样数字输入信号的数字滤波器在图13(a)所示的瞬态响应，会产生比本来的输入信号振幅更大的大振幅化，在瞬态响应时，在双向移位寄存器的段数正等于输入信号最大振幅的情况下，在上述图3的双向移位寄存器2中，超过最大振幅后，在移位寄存器群中就不存在输出高电位的寄存器，结果，数/模变换器的输出如同图(b)所示，成为输出不稳定的特别不耐噪声的高阻抗分支点，但如按照本变形例的图12所示的双向移位寄存器2′，即使超过输入信号最大振幅，移位寄存器群中也不会没有输出高电位的寄存器，因而数/模变换器的输出如同图(c)所示，不会成为高阻抗分支点。

在图12的双向移位寄存器2′中，畸变只是在瞬态响应的场合进入零交叉点，在稳态(稳定状态)无此问题。

而且，已改进的图12双向移位寄存器2′，在用于大振幅中不太需要信/噪的数/模变换器等的用途中，即使为了缩小电路规模而有意限制寄存器的段数，通过稍微增加元件数(即增加二个“或”电路)，也能得到上述效果。

(调制部的变形例)

图14示出设置δ调制部60代替图1和图2所示的内插型调制部1的变形例。

也就是说，本发明，如果是调制部的输出在±1范围内的调制方式由于能全部应用，所以设置δ调制部代替上述第一实施例中的内插型调制部1。图14的δ调制部60与图2所示的内插型调制部的不同点在于没有延时器10.1，也没有从延时器10.3向加法器11.1的信号输出。

(调制部的其它变形例)

图15示出上述图14所示的δ调制部60的变形例。

即在本变形例中，是设置上述第二实施例的内插型调制部1′的2位量化器12′代替图14的δ调制部60的1位量化器12。因而在本变形例中与图14的变形例相比，能将量化噪音的总量几乎减到一半。

此外，在以上的说明中，虽然是由内插型调制部1、1′和δ调制部60、61构成信号输出部，但也可以用其它结构构成信号输出部来取代此插入型调制部和δ调制部。例如在用多个点把两个取样点间的数据进行线形内插的内插滤波器存在的情况下，该内插滤波器的输出在每一个时钟脉冲中只“+1”或“-1”变化时，也可以由此内插滤波器构成信号输出部。

而且，在以上的说明中，输出电压选择器是用电压分压器型的电阻阶梯型数/模变换器构成的，但也可以由R-2R型的电阻阶梯型数/模变换器构成。

Claims (20)

1.一种过取样数/模变换器，其特征在于它包括：

信号输出部，用于输入数字信号，并输出与此输入信号的变化对应的、其值在1个时钟脉冲中按设定阶跃电压向正电压方向或负电压方向变化的数字信号；

双向移位寄存器，具有并列配置的多个寄存器，并接收所述信号输出部输出的信号，将所述信号输出部输出的信号作为数据移位方向控制信号，还在每个规定时间接收数据移位时钟脉冲，并每当收到此数据移位时钟脉冲时，数据都按照上述数据移位方向控制信号的值，向前段寄存器或后段寄存器移动；以及

电阻阶梯型数/变换器，用于接收所述双向移位寄存器中各寄存器输出，按照上述双向移位寄存器中各寄存器的输出，选择在第一基准电位与第二基准电位之间进行电阻分割所得到的多个电位中的一个电位。

2.按照权利要求1所述过取样数/模变换器，其特征在于：

信号输出部由过取样内插型调制器构成；

所述内插型调制器由以下各部分组合而成：

将所输入的信号按照其信号值量化成“+1”或“-1”二值的量化器；

对用上述量化器进行量化所产生的量化噪声进行调制的δ-∑调制器；

求出与数字输入信号对应的预测值，将表示此预测值与上述数字输入信号的值的差分的差信号进行量化的δ调制器。

3.按照权利要求1所述过取样数/模变换器，其特征在于：

信号输出部由过取样内插型调制器构成；

所述内插型调制器由以下各部分组合而成；

将所输入的信号按照该信号的值量化成+1、0或-1三个值的量化器；

对用上述量化器进行量化而产生的量化噪声进行调制的δ-∑调制器；以及

求出与数字输入信号对应的预测值，将表示此预测值与上述数字输入信号的值的差分的差信号进行量化的δ调制器。

4.按照权利要求2所述过取样数/模变换器，其特征在于：

过取样内插型调制器由第一和第二加法器、第一、第二和第三延时器、以及量化器构成，

所述量化器将上述第一加法器的输出按照该值量化成+1或-1二个值；

所述第一延时器使上述量化器的输出延迟设定的延迟时间；

所述第二延时器使上述第二加法器的输出延迟设定的延迟时间；

所述第二加法器将上述第一和第二延时器的各输出相加，算出相对数字输入信号的预测值；

所述第三延时器使上述第一加法器的输出延迟设定的延迟时间；

所述第一加法器将数字输入信号、与上述第一延时器的输出同值而且将该值的正负反转的信号、上述第三延时器的输出以及与上述第二加法器的输出同值而且将该值的正负反转的信号相加。

5.按照权利要求3所述过取样数/模变换器，其特征在于：

过取样内插型调制器由第一和第二加法器、第一、第二和第三延时器、以及量化器组成，

所述量化器将上述第一加法器的输出与该值对应地量化成+1，0或-1三个值；

所述第一延时器使上述量化器的输出延迟设定的延迟时间；

所述第二延时器使上述第二加法器的输出延迟设定的延迟时间；

所述第二加法器将上述第一和第二延时器的各输出相加，算出相对数字输入信号的预测值；

所述第三延时器使上述第一加法器的输出延迟设定的延迟时间；

所述第一加法器将数字输入信号、与上述第一延时器的输出同值而且使该值的正负反转的信号、上述第三延时器的输出以及与上述第二加法器的输出同值而且使该值的正负反转的信号相加。

6.按照权利要求1所述过取样数/模变换器，其特征在于：

信号输出部由过取样·δ调制器构成，所述δ调制器具有将信号按该值量化成+1或-1二个值的量化器，此δ调制器求出与数字输入信号对应的预测值，并将表示此预测值与上述数字输入信号的值的差分的差信号用上述量化器进行量化。

7.按照权利要求1所述过取样数/模变换器，其特征在于：

信号输出部由过取样·δ调制器构成，所述δ调制器具有将信号按该值量化成+1、0或-1三个值的量化器，此δ调制器求出与数字输入信号对应的预测值，并将表示此预测值与上述数字输入信号值的差分的差信号用上述量化器进行量化。

8.按照权利要求6所述过取样数/模变换器，其特征在于：

过取样·δ调制器由第一和第二加法器、第一和第二延时器、以及量化器组成，

所述量化器将上述第一加法器的输出与该值对应地量化成+1或-1二个值；

所述第一延时器使上述量化器的输出延迟设定的延迟时间；

所述第二延时器使上述第二加法器输出延迟设定的延迟时间；

所述第二加法器将上述第一和第二延时器的各输出相加，算出相对于数字输入信号的预测值；

所述第一加法器将数字输入信号和与上述第二加法器的输出相等而且使该值的正负反转的信号相加。

9.按照权利要求7所述过取样数/模变换器，其特征在于：

过取样·δ调制器由第一和第二加法器、第一和第二延时器、以及量化器构成，

所述量化器将上述第一加法器的输出与该值相应地量化成+1、0或-1三个值；

所述第一延时器使上述量化器的输出延迟规定的延迟时间；

所述第二延时器使上述第二加法器的输出延迟规定的延迟时间；

所述第二加法器将上述第一和第二延时器的各输出相加，算出相对数字输入信号的预测值；

所述第一加法器将数字输入信号和与上述第二加法器的输出同值而且使该值的正负反转的信号相加。

10.按照权利要求4或8所述过取样数/模变换器，其特征在于：

各延时器接收延时器用时钟脉冲，每当接收到此延时器用时钟脉冲时就工作，

所述延时器用时钟脉冲作为移位时钟脉冲输入到双向移位寄存器。

11.按照权利要求5或9所述过取样数/模变换器，其特征在于：

各延时器接收延时器用时钟脉冲，每当接收到此延时器用时钟脉冲时就工作，此外，还配备有接收上述延时器用时钟脉冲，在第一延时器输出“0”值时，掩蔽这时的延用时钟脉冲，在第一延时器输出+1或-1值时不掩蔽这时的延迟用时钟脉冲的屏蔽部，

来自上述屏蔽部的延迟用时钟脉冲作为移位时钟脉冲输入到双向移位寄存器。

12.按照权利要求11所述过取样数/模变换器，其特征在于：

屏蔽部由“或非”电路和“或”电路构成，所述“或非”电路输入来自第一延时器的多个位的信号中一位最低有效位和最低有效位以外规定的一位总合成的2位，所述“或”电路接收上述“或非”电路的输出和延迟用时钟脉冲，所述“或”电路的输出作为移位时钟脉冲输出到双向移位寄存器。

13.按照权利要求4、5、8或9所述过取样数/模变换器，其特征在于：

移位方向控制信号是第一延时器的输出。

14.按照权利要求2、3、4、5、6、7、8或9所述过取样数/模变换器，其特征在于：

双向移位寄存器配备有并列设置的多个寄存器和与上述多个寄存器同数量而且设置于对应的寄存器前段的多个选择器，

所述各寄存器具有数据输入端子、数据输出端子及时钟脉冲输入端子，移位时钟脉冲输入到上述时钟脉冲输入端子，

所述各选择器接收从分别位于对应的寄存器的前段和后段的寄存器的输出端子输出的数据，在移位方向控制信号的值为+1时选择来自位于前段的寄存器的数据，在移位方向控制信号的值为-1时选择来自位于后段的寄存器的数据，将所选择的数据输出到对应的寄存器的输入端子上。

15.按照权利要求1、2、3、4、5、6、7、8或9所述过取样数/模变换器，其特征在于：

双向移位寄存器具有在位于最前段的寄存器处于保持数据状态并要求向更前一段移位数据时，或者在位于最后段的寄存器处于保持数据状态并要求向更后一段移位数据时，维持借助于此最前段或最后段的寄存器的数据保持的数据维持电路。

16.按照权利要求14所述过取样数/模变换器，其特征在于：

双向移位寄存器配备有并列设置的多个寄存器，与上述多个寄存器同数量而且设置在对应寄存器的前段的多个选择器，和第一、第二逻辑电路，

所述各寄存器具有数据输入端子、数据输出端子及时钟脉冲输入端子，移位时钟脉冲输入到上述时钟脉冲输入端子，

所述第一逻辑电路接收来自分别位于最后段及其前段的寄存器的输出端子的数据，并演算此两数据的逻辑和，

所述第二逻辑电路接收来自分别位于最前段及其后段的寄存器的输出端子的数据，演算此两数据的逻辑和，

与位于最后段的寄存器对应的选择器接收来自上述第一逻辑电路的输出和表示0值的零信号，在移位方向控制信号的值为+1时，选择上述第一逻辑电路的输出，而在移位方向控制信号的值为-1时，选择上述零信号，并将所选择的数据输出到位于最后段的寄存器的输入端子，

与位于最前段的寄存器对应的选择器接收来自上述第二逻辑电路的输出和表示0值的零信号，在移位方向控制信号的值为+1时，选择上述零信号，在移位方向控制信号的值为-1时，选择上述第二逻辑电路的输出，从而将所选择的数据输出到位于最前段的寄存器的输入端子，

除了上述与分别位于最后段和最前段的寄存器对应的选择器以外的各选择器接收从分别位于对应的寄存器前段和后段的寄存器的输出端子输出的数据，在移位方向控制信号的值为+1时，选择来自位于前段的寄存器的数据，而在移位方向控制信号的值为-1时，选择来自位于后段的寄存器的数据，并将所选择的数据输出到对应的寄存器的输入端子，

用上述第一和第二逻辑电路以及上述与分别位于最后段和最前段的寄存器对应的选择器构成一个数据维持电路。

17.按照权利要求1所述过取样数/模变换器，其特征在于：

电阻阶梯型数/模变换器具有配置在第一基准电位和第二基准电位之间的电阻和在将上述电阻分割而成的各点处分别配置的多个开关，

所述各开关借助来自双向移位寄存器的各寄存器的输出端子的输出来控制。

18.按照权利要求1所述过取样数/模变换器，其特征在于：

双向移位寄存器的多个寄存器分别具有置位端子和复位端子，

此外，还具有设定数据检测器，

所述设定数据检测器检测信号输出部的输出信号与预先设定的值的一致，

所述设定数据检测器的一致检测信号输入到构成双向移位寄存器的全部寄存器中规定的一个寄存器的置位端子上，同时输入到其它的寄存器的各复位端子上。

19.按照权利要求18所述过取样数/模变换器，其特征在于：设定数据检测器由“与“电路构成。

20.按照权利要求19所述过取样数/模变换器，其特征在于：

“与”电路接收来自第二延时器的低位化了的数字输出信号，在此数字输出信号与零值一致时，输出一致检测信号。

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