JPH11340830A - 逐次比較型ａ／ｄコンバータ回路 - Google Patents
逐次比較型ａ／ｄコンバータ回路Info
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- JPH11340830A JPH11340830A JP16627998A JP16627998A JPH11340830A JP H11340830 A JPH11340830 A JP H11340830A JP 16627998 A JP16627998 A JP 16627998A JP 16627998 A JP16627998 A JP 16627998A JP H11340830 A JPH11340830 A JP H11340830A
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Abstract
(57)【要約】
【課題】 回路規模の縮小を実現する。
【解決手段】 第１ないし第３の電圧切換スイッチ３
６，３８，４０は基準電圧生成ブロック２が生成した基
準電圧を切り換えてそれぞれ第１ないし第３の基準電圧
入力端子２８，３２，３４に供給する。コンパレータ１
８の出力を監視しながらこれらのスイッチにより基準電
圧を切り換えることでアナログ電圧入力端子２６に入力
されたアナログ電圧のデジタルコードを決定する。そし
て、第３のコンデンサ２４の容量は第２のコンデンサ２
２の容量の約１／２に設定されているので、第３の電圧
切換スイッチ４０を切り換えた際の、コンパレータ１８
の第２の入力端子１４における電圧変化を、第２の電圧
切換スイッチ３８を切り換えた場合より小さくすること
ができ、上位側の各ビット値を決めるための基準電圧生
成ブロック２をそのまま用いて最下位ビットの値を決定
することができる。
６，３８，４０は基準電圧生成ブロック２が生成した基
準電圧を切り換えてそれぞれ第１ないし第３の基準電圧
入力端子２８，３２，３４に供給する。コンパレータ１
８の出力を監視しながらこれらのスイッチにより基準電
圧を切り換えることでアナログ電圧入力端子２６に入力
されたアナログ電圧のデジタルコードを決定する。そし
て、第３のコンデンサ２４の容量は第２のコンデンサ２
２の容量の約１／２に設定されているので、第３の電圧
切換スイッチ４０を切り換えた際の、コンパレータ１８
の第２の入力端子１４における電圧変化を、第２の電圧
切換スイッチ３８を切り換えた場合より小さくすること
ができ、上位側の各ビット値を決めるための基準電圧生
成ブロック２をそのまま用いて最下位ビットの値を決定
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は逐次比較型Ａ／Ｄコ
ンバータ回路に関するものである。
ンバータ回路に関するものである。
【０００２】
【従来の技術】逐次比較型Ａ／Ｄコンバータ回路は、ア
ナログ電圧を多数の基準電圧と逐次比較することでアナ
ログ電圧のデジタルコードを生成するものであり、変換
時間は長いものの、回路規模を小さくできるという利点
を有している。逐次比較型Ａ／Ｄコンバータ回路は、そ
の原理上、多数の基準電圧を生成するための電圧生成手
段が必ず必要であり、この電圧生成手段は集積回路では
例えば基準電圧生成ブロックとして形成され、具体的に
は多数の同一抵抗値の抵抗を直列接続して電圧を分圧す
ることで多数の基準電圧を生成する構成となっている。
ナログ電圧を多数の基準電圧と逐次比較することでアナ
ログ電圧のデジタルコードを生成するものであり、変換
時間は長いものの、回路規模を小さくできるという利点
を有している。逐次比較型Ａ／Ｄコンバータ回路は、そ
の原理上、多数の基準電圧を生成するための電圧生成手
段が必ず必要であり、この電圧生成手段は集積回路では
例えば基準電圧生成ブロックとして形成され、具体的に
は多数の同一抵抗値の抵抗を直列接続して電圧を分圧す
ることで多数の基準電圧を生成する構成となっている。
【０００３】しかし、基準電圧生成ブロックを構成する
抵抗は、生成するデジタルコードの最大値に相当する数
だけ必要である。したがって、デジタルコードのビット
数を１ビット上げると抵抗の数は２倍になり、集積回路
における基準電圧生成ブロックのレイアウト面積は２倍
となってしまう。そのため、逐次比較型Ａ／Ｄコンバー
タ回路は一般に高分解能のＡ／Ｄ変換には不向きとされ
ているが、それでも集積回路の一層の小型化のために高
分解能の逐次比較型Ａ／Ｄコンバータ回路が望まれてい
る。
抵抗は、生成するデジタルコードの最大値に相当する数
だけ必要である。したがって、デジタルコードのビット
数を１ビット上げると抵抗の数は２倍になり、集積回路
における基準電圧生成ブロックのレイアウト面積は２倍
となってしまう。そのため、逐次比較型Ａ／Ｄコンバー
タ回路は一般に高分解能のＡ／Ｄ変換には不向きとされ
ているが、それでも集積回路の一層の小型化のために高
分解能の逐次比較型Ａ／Ｄコンバータ回路が望まれてい
る。
【０００４】この要請に応えるため、例えば、特開平４
−２７８７２４号には、基準電圧生成ブロックは上位ビ
ットの生成に必要な分解能で構成し、基準電圧生成ブロ
ックを容量結合手段により上位ビットと下位ビットに分
割してディジタルコードを生成する方式が提案されてい
る。この先行技術文献に開示されている方式では、上位
ビットのディジタルコードの生成は並列比較により行っ
ているが、上位ビットおよび下位ビットを両方とも逐次
比較のみにより行うことも可能であり、例えば図５に示
したような回路構成とすることができる。
−２７８７２４号には、基準電圧生成ブロックは上位ビ
ットの生成に必要な分解能で構成し、基準電圧生成ブロ
ックを容量結合手段により上位ビットと下位ビットに分
割してディジタルコードを生成する方式が提案されてい
る。この先行技術文献に開示されている方式では、上位
ビットのディジタルコードの生成は並列比較により行っ
ているが、上位ビットおよび下位ビットを両方とも逐次
比較のみにより行うことも可能であり、例えば図５に示
したような回路構成とすることができる。
【０００５】図５に示した逐次比較型Ａ／Ｄコンバータ
回路１０２は、１２ビットのＡ／Ｄ変換を行うものであ
り、１０２４の抵抗Ｒ１〜Ｒ１０２４を直列接続し両端
に電圧を印加して構成した基準電圧生成ブロック１０
４、コンパレータ１０６、第１のコンデンサ１０８、第
１のコンデンサ１０８より容量の小さい第２のコンデン
サ１１０、スイッチ回路１１２などにより構成されてい
る。Ａ／Ｄ変換を行う際は、まずスイッチ１１４をアナ
ログ電圧入力端子１１６側に倒した状態で、デジタルコ
ードを取得すべきアナログ電圧をアナログ電圧入力端子
１１６に印加して第１および第２のコンデンサ１０８，
１１０を充電させ、その後、スイッチ１１４を第１の入
力端子１１８側に倒してスイッチ回路１１２を操作す
る。
回路１０２は、１２ビットのＡ／Ｄ変換を行うものであ
り、１０２４の抵抗Ｒ１〜Ｒ１０２４を直列接続し両端
に電圧を印加して構成した基準電圧生成ブロック１０
４、コンパレータ１０６、第１のコンデンサ１０８、第
１のコンデンサ１０８より容量の小さい第２のコンデン
サ１１０、スイッチ回路１１２などにより構成されてい
る。Ａ／Ｄ変換を行う際は、まずスイッチ１１４をアナ
ログ電圧入力端子１１６側に倒した状態で、デジタルコ
ードを取得すべきアナログ電圧をアナログ電圧入力端子
１１６に印加して第１および第２のコンデンサ１０８，
１１０を充電させ、その後、スイッチ１１４を第１の入
力端子１１８側に倒してスイッチ回路１１２を操作す
る。
【０００６】スイッチ回路１１２の操作では、まず、第
１の入力端子１１８に対してスイッチ回路１１２を通じ
基準電圧生成ブロック１０４から基準電圧を切り換えて
供給し、例えばコンパレータ１０６の出力がローレベル
からハイレベルに変化する１つ手前の基準電圧に設定す
る。スイッチ回路１１２の切り換えはデジタル信号によ
り行い、そして上述のように基準電圧を設定した時のデ
ジタル信号の値が求める上位側のデジタルコードとな
る。次に、第２の入力端子に対して同様にスイッチ回路
１１２を通じ基準電圧生成ブロック１０４から基準電圧
を切り換えて供給し、コンパレータ１０６の出力を監視
することで基準電圧を適切な値に設定する。ここで、第
２のコンデンサ１１０の容量は第１のコンデンサ１０８
の容量より小さいので、スイッチ回路１１２を例えば上
述の場合と同じピッチで切り換えたとしてもコンパレー
タ１０６に供給される電圧はより小さいピッチで変化す
ることになり、したがって、より高分解能のＡ／Ｄ変換
が可能となる。そして、このときスイッチ回路１１２を
切り換えるためにスイッチ回路１１２に与えたデジタル
信号の値が求める下位側のデジタルコードとなる。
１の入力端子１１８に対してスイッチ回路１１２を通じ
基準電圧生成ブロック１０４から基準電圧を切り換えて
供給し、例えばコンパレータ１０６の出力がローレベル
からハイレベルに変化する１つ手前の基準電圧に設定す
る。スイッチ回路１１２の切り換えはデジタル信号によ
り行い、そして上述のように基準電圧を設定した時のデ
ジタル信号の値が求める上位側のデジタルコードとな
る。次に、第２の入力端子に対して同様にスイッチ回路
１１２を通じ基準電圧生成ブロック１０４から基準電圧
を切り換えて供給し、コンパレータ１０６の出力を監視
することで基準電圧を適切な値に設定する。ここで、第
２のコンデンサ１１０の容量は第１のコンデンサ１０８
の容量より小さいので、スイッチ回路１１２を例えば上
述の場合と同じピッチで切り換えたとしてもコンパレー
タ１０６に供給される電圧はより小さいピッチで変化す
ることになり、したがって、より高分解能のＡ／Ｄ変換
が可能となる。そして、このときスイッチ回路１１２を
切り換えるためにスイッチ回路１１２に与えたデジタル
信号の値が求める下位側のデジタルコードとなる。
【０００７】この逐次比較型Ａ／Ｄコンバータ回路１０
２では、基準電圧生成ブロック１０４は例えば上位１０
ビットの生成に必要な分解能で構成すればよく、したが
って基準電圧生成ブロック１０４を構成する抵抗の数を
減らすことができ、逐次比較型Ａ／Ｄコンバータ回路１
０２の小型化を実現できる。
２では、基準電圧生成ブロック１０４は例えば上位１０
ビットの生成に必要な分解能で構成すればよく、したが
って基準電圧生成ブロック１０４を構成する抵抗の数を
減らすことができ、逐次比較型Ａ／Ｄコンバータ回路１
０２の小型化を実現できる。
【０００８】
【発明が解決しようとする課題】しかし、電子機器の小
型化は常に重要な課題であり、種々の電子機器で用いら
れる逐次比較型Ａ／Ｄコンバータ回路に対する小型化の
要求はきわめて強い。そこで本発明の目的は、一層の小
型化が可能な逐次比較型Ａ／Ｄコンバータ回路を提供す
ることにある。
型化は常に重要な課題であり、種々の電子機器で用いら
れる逐次比較型Ａ／Ｄコンバータ回路に対する小型化の
要求はきわめて強い。そこで本発明の目的は、一層の小
型化が可能な逐次比較型Ａ／Ｄコンバータ回路を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するため、順位付けられた複数の出力端子から各出力端
子の順位に対応する電圧を出力する基準電圧生成手段を
備え、前記基準電圧生成手段の前記出力端子から出力さ
れる各電圧と、与えられたアナログ電圧とを逐次比較す
ることにより前記アナログ電圧のデジタルコードを生成
する逐次比較型Ａ／Ｄコンバータ回路であって、第１お
よび第２の入力端子を有し前記第１の入力端子に一定電
圧が印加されているコンパレータと、前記コンパレータ
の前記第２の入力端子に一端がそれぞれ接続された第１
ないし第３のコンデンサと、前記アナログ電圧を入力す
るアナログ電圧入力端子と、第１の基準電圧入力端子
と、前記アナログ電圧入力端子および前記第１の基準電
圧入力端子のいずれかを前記第１のコンデンサの他端に
接続する入力切換スイッチと、前記第２および第３のコ
ンデンサの他端にそれぞれ接続された第２および第３の
基準電圧入力端子と、前記基準電圧生成手段の各出力端
子のいずれかを前記第１の基準電圧入力端子に接続し
て、前記デジタルコードの上位側のビットの値を決定す
るための電圧を前記第１の基準電圧入力端子に供給する
第１の電圧切換スイッチと、前記基準電圧生成手段の複
数の前記出力端子から選択した一部の前記出力端子のい
ずれかを前記第２の基準電圧入力端子に接続して、前記
デジタルコードの下位側の１つまたは複数の第１の下位
ビットの値を決定するための電圧を前記第２の基準電圧
入力端子に供給する第２の電圧切換スイッチと、前記基
準電圧生成手段の複数の前記出力端子から選択した一部
の前記出力端子のいずれかを前記第３の基準電圧入力端
子に接続して、前記デジタルコードにおける前記第１の
下位ビットよりさらに下位側の１つまたは複数の第２の
下位ビットの値を決定するための電圧を前記第３の基準
電圧入力端子に供給する第３の電圧切換スイッチとを備
えたことを特徴とする。
するため、順位付けられた複数の出力端子から各出力端
子の順位に対応する電圧を出力する基準電圧生成手段を
備え、前記基準電圧生成手段の前記出力端子から出力さ
れる各電圧と、与えられたアナログ電圧とを逐次比較す
ることにより前記アナログ電圧のデジタルコードを生成
する逐次比較型Ａ／Ｄコンバータ回路であって、第１お
よび第２の入力端子を有し前記第１の入力端子に一定電
圧が印加されているコンパレータと、前記コンパレータ
の前記第２の入力端子に一端がそれぞれ接続された第１
ないし第３のコンデンサと、前記アナログ電圧を入力す
るアナログ電圧入力端子と、第１の基準電圧入力端子
と、前記アナログ電圧入力端子および前記第１の基準電
圧入力端子のいずれかを前記第１のコンデンサの他端に
接続する入力切換スイッチと、前記第２および第３のコ
ンデンサの他端にそれぞれ接続された第２および第３の
基準電圧入力端子と、前記基準電圧生成手段の各出力端
子のいずれかを前記第１の基準電圧入力端子に接続し
て、前記デジタルコードの上位側のビットの値を決定す
るための電圧を前記第１の基準電圧入力端子に供給する
第１の電圧切換スイッチと、前記基準電圧生成手段の複
数の前記出力端子から選択した一部の前記出力端子のい
ずれかを前記第２の基準電圧入力端子に接続して、前記
デジタルコードの下位側の１つまたは複数の第１の下位
ビットの値を決定するための電圧を前記第２の基準電圧
入力端子に供給する第２の電圧切換スイッチと、前記基
準電圧生成手段の複数の前記出力端子から選択した一部
の前記出力端子のいずれかを前記第３の基準電圧入力端
子に接続して、前記デジタルコードにおける前記第１の
下位ビットよりさらに下位側の１つまたは複数の第２の
下位ビットの値を決定するための電圧を前記第３の基準
電圧入力端子に供給する第３の電圧切換スイッチとを備
えたことを特徴とする。
【００１０】本発明の逐次比較型Ａ／Ｄコンバータ回路
では、第３のコンデンサの容量を第２のコンデンサの容
量より小さく設定すれば、基準電圧生成手段が生成した
基準電圧を第３の電圧切換スイッチにより、第２の電圧
切換スイッチと同じ電圧ピッチで、あるいはより大きい
電圧ピッチで切り換えて第３の基準電圧入力端子に供給
しても、コンパレータの第２の入力端子における電圧変
化は第２の電圧切換スイッチを切り換えた場合より小さ
くなる。したがって、さらに下位側のビット値を決定す
ることができ、より高分解能のＡ／Ｄ変換を行うことが
できる。そのため、本発明により、少ない数の基準電圧
を生成する基準電圧生成手段を用いて高分解能のＡ／Ｄ
変換を行うことが可能となり、例えば集積回路化した場
合、基準電圧生成手段のレイアウト面積を小さくして逐
次比較型Ａ／Ｄコンバータ回路の一層の小型化を実現で
きる。
では、第３のコンデンサの容量を第２のコンデンサの容
量より小さく設定すれば、基準電圧生成手段が生成した
基準電圧を第３の電圧切換スイッチにより、第２の電圧
切換スイッチと同じ電圧ピッチで、あるいはより大きい
電圧ピッチで切り換えて第３の基準電圧入力端子に供給
しても、コンパレータの第２の入力端子における電圧変
化は第２の電圧切換スイッチを切り換えた場合より小さ
くなる。したがって、さらに下位側のビット値を決定す
ることができ、より高分解能のＡ／Ｄ変換を行うことが
できる。そのため、本発明により、少ない数の基準電圧
を生成する基準電圧生成手段を用いて高分解能のＡ／Ｄ
変換を行うことが可能となり、例えば集積回路化した場
合、基準電圧生成手段のレイアウト面積を小さくして逐
次比較型Ａ／Ｄコンバータ回路の一層の小型化を実現で
きる。
【００１１】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による逐次比
較型Ａ／Ｄコンバータ回路の一例を示す回路図、図２は
図１の逐次比較型Ａ／Ｄコンバータ回路を構成するスイ
ッチ回路を詳しく示す構成図である。本実施の形態例の
逐次比較型Ａ／Ｄコンバータ回路１は、アナログ電圧よ
り１２ビットのデジタルコードを生成するものであり、
図１に示したように、基準電圧生成ブロック２、スイッ
チ回路４、ならびに比較部６を含んで構成されている。
基準電圧生成ブロック２は、順位付けられた複数の出力
端子Ｔ０、Ｔ１、…、Ｔ５１１を備え、各出力端子よ
り、各出力端子の順位に対応する基準電圧を出力する。
基準電圧生成ブロック２は、本実施の形態例では５１２
のほぼ同一抵抗値の抵抗Ｒ１〜Ｒ５１２を直列接続して
構成され、抵抗Ｒ１の、抵抗Ｒ２と反対側の端子は低圧
側の基準電位点８に、抵抗Ｒ５１２の、抵抗Ｒ５１１と
反対側の端子は高圧側の基準電位点１０にそれぞれ接続
されている。そして、出力端子Ｔ０が低圧側の基準電位
点８に接続されている他は、出力端子Ｔ１〜Ｔ５１１は
それぞれ各抵抗どうしの接続点に接続されている。ここ
では各出力端子Ｔ０〜Ｔ５１１より出力される電圧をそ
れぞれＶ（０ＬＳＢ）、Ｖ（１ＬＳＢ）、…、Ｖ（２9
−１ＬＳＢ）と表す。
て図面を参照して説明する。図１は本発明による逐次比
較型Ａ／Ｄコンバータ回路の一例を示す回路図、図２は
図１の逐次比較型Ａ／Ｄコンバータ回路を構成するスイ
ッチ回路を詳しく示す構成図である。本実施の形態例の
逐次比較型Ａ／Ｄコンバータ回路１は、アナログ電圧よ
り１２ビットのデジタルコードを生成するものであり、
図１に示したように、基準電圧生成ブロック２、スイッ
チ回路４、ならびに比較部６を含んで構成されている。
基準電圧生成ブロック２は、順位付けられた複数の出力
端子Ｔ０、Ｔ１、…、Ｔ５１１を備え、各出力端子よ
り、各出力端子の順位に対応する基準電圧を出力する。
基準電圧生成ブロック２は、本実施の形態例では５１２
のほぼ同一抵抗値の抵抗Ｒ１〜Ｒ５１２を直列接続して
構成され、抵抗Ｒ１の、抵抗Ｒ２と反対側の端子は低圧
側の基準電位点８に、抵抗Ｒ５１２の、抵抗Ｒ５１１と
反対側の端子は高圧側の基準電位点１０にそれぞれ接続
されている。そして、出力端子Ｔ０が低圧側の基準電位
点８に接続されている他は、出力端子Ｔ１〜Ｔ５１１は
それぞれ各抵抗どうしの接続点に接続されている。ここ
では各出力端子Ｔ０〜Ｔ５１１より出力される電圧をそ
れぞれＶ（０ＬＳＢ）、Ｖ（１ＬＳＢ）、…、Ｖ（２9
−１ＬＳＢ）と表す。
【００１２】比較部６は、反転入力端子である第１の入
力端子１２および非反転入力端子である第２の入力端子
１４を有し第１の入力端子１２に電源１６により一定電
圧が印加されているコンパレータ１８と、コンパレータ
１８の第２の入力端子１４に一端がそれぞれ接続された
第１ないし第３のコンデンサ２０，２２，２４と、アナ
ログ電圧を入力するアナログ電圧入力端子２６と、第１
の基準電圧入力端子２８と、アナログ電圧入力端子２６
および第１の基準電圧入力端子２８のいずれかを第１の
コンデンサ２０の他端に接続する入力切換スイッチ３０
と、第２および第３のコンデンサ２２，２４の他端にそ
れぞれ接続された第２および第３の基準電圧入力端子３
２，３４とを含んで構成されている。
力端子１２および非反転入力端子である第２の入力端子
１４を有し第１の入力端子１２に電源１６により一定電
圧が印加されているコンパレータ１８と、コンパレータ
１８の第２の入力端子１４に一端がそれぞれ接続された
第１ないし第３のコンデンサ２０，２２，２４と、アナ
ログ電圧を入力するアナログ電圧入力端子２６と、第１
の基準電圧入力端子２８と、アナログ電圧入力端子２６
および第１の基準電圧入力端子２８のいずれかを第１の
コンデンサ２０の他端に接続する入力切換スイッチ３０
と、第２および第３のコンデンサ２２，２４の他端にそ
れぞれ接続された第２および第３の基準電圧入力端子３
２，３４とを含んで構成されている。
【００１３】本実施の形態例では、第１のコンデンサ２
０は第２のコンデンサ２２の約１６倍の容量を有し、第
３のコンデンサ２４は第２のコンデンサ２２の約１／２
倍の容量を有している。第３のコンデンサ２４は具体的
には、集積回路内では第２のコンデンサ２２と同容量の
単位容量コンデンサセルを２つ直列に接続することで構
成でき、一方、第１のコンデンサ２０は第２のコンデン
サ２２と同容量の単位容量コンデンサセルを１６個並列
に接続することで構成できる。
０は第２のコンデンサ２２の約１６倍の容量を有し、第
３のコンデンサ２４は第２のコンデンサ２２の約１／２
倍の容量を有している。第３のコンデンサ２４は具体的
には、集積回路内では第２のコンデンサ２２と同容量の
単位容量コンデンサセルを２つ直列に接続することで構
成でき、一方、第１のコンデンサ２０は第２のコンデン
サ２２と同容量の単位容量コンデンサセルを１６個並列
に接続することで構成できる。
【００１４】なお、第１および第３のコンデンサ２０，
２４は、単位容量コンデンサセルをこのように直列に接
続したりあるいは並列に接続して構成する以外にも、必
要な容量を有する単一のコンデンサとして構成すること
も無論可能である。さらに、第３のコンデンサ２４を１
つの単位容量コンデンサセルで構成し、第１および第２
のコンデンサ２０，２２を上記単位容量コンデンサセル
を並列接続して構成することも可能である。また、上記
電源１６の電圧は、コンパレータ１８が正常に動作する
ために十分な電圧として、本例ではコンパレータ１８に
供給する電源電圧の１／２とする。
２４は、単位容量コンデンサセルをこのように直列に接
続したりあるいは並列に接続して構成する以外にも、必
要な容量を有する単一のコンデンサとして構成すること
も無論可能である。さらに、第３のコンデンサ２４を１
つの単位容量コンデンサセルで構成し、第１および第２
のコンデンサ２０，２２を上記単位容量コンデンサセル
を並列接続して構成することも可能である。また、上記
電源１６の電圧は、コンパレータ１８が正常に動作する
ために十分な電圧として、本例ではコンパレータ１８に
供給する電源電圧の１／２とする。
【００１５】スイッチ回路４は、図２に示したように、
第１ないし第３の電圧切換スイッチ３６，３８，４０に
より構成されている。第１の電圧切換スイッチ３６は、
基準電圧生成ブロック２の各出力端子のいずれかを第１
の基準電圧入力端子２８に接続して、デジタルコードの
上位側の９ビットの値を決定するための電圧を第１の基
準電圧入力端子２８に供給する。第２の電圧切換スイッ
チ３８は、基準電圧生成ブロック２の複数の出力端子か
ら選択した一部の出力端子のいずれかを第２の基準電圧
入力端子３２に接続して、デジタルコードの第２位およ
び第３位の２ビットの値を決定するための電圧を第２の
基準電圧入力端子３２に供給する。第３の電圧切換スイ
ッチ４０は、基準電圧生成ブロック２の複数の出力端子
から選択した一部の出力端子のいずれかを第３の基準電
圧入力端子３４に接続して、デジタルコードの最下位の
ビットの値を決定するための電圧を第３の基準電圧入力
端子３４に供給する。
第１ないし第３の電圧切換スイッチ３６，３８，４０に
より構成されている。第１の電圧切換スイッチ３６は、
基準電圧生成ブロック２の各出力端子のいずれかを第１
の基準電圧入力端子２８に接続して、デジタルコードの
上位側の９ビットの値を決定するための電圧を第１の基
準電圧入力端子２８に供給する。第２の電圧切換スイッ
チ３８は、基準電圧生成ブロック２の複数の出力端子か
ら選択した一部の出力端子のいずれかを第２の基準電圧
入力端子３２に接続して、デジタルコードの第２位およ
び第３位の２ビットの値を決定するための電圧を第２の
基準電圧入力端子３２に供給する。第３の電圧切換スイ
ッチ４０は、基準電圧生成ブロック２の複数の出力端子
から選択した一部の出力端子のいずれかを第３の基準電
圧入力端子３４に接続して、デジタルコードの最下位の
ビットの値を決定するための電圧を第３の基準電圧入力
端子３４に供給する。
【００１６】第１の電圧切換スイッチ３６の入力端子は
基準電圧生成ブロック２の各出力端子にそれぞれ接続さ
れ、デジタル制御信号４２の値にもとづいて、各出力端
子のいずれかを第１の基準電圧入力端子２８に接続す
る。第２の電圧切換スイッチ３８の入力端子は、基準電
圧生成ブロック２の出力端子Ｔ４、Ｔ８、Ｔ１２、Ｔ１
６にそれぞれ接続され、デジタル制御信号４４の値にも
とづいて、これらの出力端子のいずれかを第２の基準電
圧入力端子３２に接続する。第２の電圧切換スイッチ３
８はこのように接続されているため、第２の電圧切換ス
イッチ３８を切り換えた際の第２の基準電圧入力端子３
２における電圧の変化ピッチは、第１の電圧切換スイッ
チ３６を切り換えた際の第１の基準電圧入力端子２８に
おける電圧の変化ピッチの４倍となる。第３の電圧切換
スイッチ４０の入力端子は、基準電圧生成ブロック２の
出力端子Ｔ４、Ｔ６、Ｔ１０にそれぞれ接続され、デジ
タル制御信号４６の値にもとづいて、これらの出力端子
のいずれかを第３の基準電圧入力端子３４に接続する。
基準電圧生成ブロック２の各出力端子にそれぞれ接続さ
れ、デジタル制御信号４２の値にもとづいて、各出力端
子のいずれかを第１の基準電圧入力端子２８に接続す
る。第２の電圧切換スイッチ３８の入力端子は、基準電
圧生成ブロック２の出力端子Ｔ４、Ｔ８、Ｔ１２、Ｔ１
６にそれぞれ接続され、デジタル制御信号４４の値にも
とづいて、これらの出力端子のいずれかを第２の基準電
圧入力端子３２に接続する。第２の電圧切換スイッチ３
８はこのように接続されているため、第２の電圧切換ス
イッチ３８を切り換えた際の第２の基準電圧入力端子３
２における電圧の変化ピッチは、第１の電圧切換スイッ
チ３６を切り換えた際の第１の基準電圧入力端子２８に
おける電圧の変化ピッチの４倍となる。第３の電圧切換
スイッチ４０の入力端子は、基準電圧生成ブロック２の
出力端子Ｔ４、Ｔ６、Ｔ１０にそれぞれ接続され、デジ
タル制御信号４６の値にもとづいて、これらの出力端子
のいずれかを第３の基準電圧入力端子３４に接続する。
【００１７】次に、このように構成された逐次比較型Ａ
／Ｄコンバータ回路１の動作について説明する。まず、
アナログ電圧をアナログ電圧入力端子２６に印加して初
期設定を行う場合の動作を説明する。このとき、入力切
換スイッチ３０はアナログ電圧入力端子２６側に倒し、
第２および第３の電圧切換スイッチ３８，４０は共に基
準電圧生成ブロック２の出力端子Ｔ４をそれぞれ第２お
よび第３の基準電圧入力端子３２，３４に接続する状態
に設定する。この状態でデジタルコードを取得すべきア
ナログ電圧をアナログ電圧入力端子２６に供給し、第１
ないし第３のコンデンサ２０，２２，２４を充電させ
る。なお、この状態のとき、コンパレータ１８の出力が
ローレベルとハイレベルの中間のレベルとなるように、
コンパレータ１８はあらかじめ調整されているものとす
る。第１の基準電圧入力端子２８は初期設定時には動作
に無関係であるため、第１の電圧切換スイッチ３６はど
のような状態に設定してもかまわない。ただし、つづく
デジタルコード生成動作に要する時間を短くするために
は出力端子Ｔ２５６を第１の基準電圧入力端子２８に接
続する状態とすることが望ましい。
／Ｄコンバータ回路１の動作について説明する。まず、
アナログ電圧をアナログ電圧入力端子２６に印加して初
期設定を行う場合の動作を説明する。このとき、入力切
換スイッチ３０はアナログ電圧入力端子２６側に倒し、
第２および第３の電圧切換スイッチ３８，４０は共に基
準電圧生成ブロック２の出力端子Ｔ４をそれぞれ第２お
よび第３の基準電圧入力端子３２，３４に接続する状態
に設定する。この状態でデジタルコードを取得すべきア
ナログ電圧をアナログ電圧入力端子２６に供給し、第１
ないし第３のコンデンサ２０，２２，２４を充電させ
る。なお、この状態のとき、コンパレータ１８の出力が
ローレベルとハイレベルの中間のレベルとなるように、
コンパレータ１８はあらかじめ調整されているものとす
る。第１の基準電圧入力端子２８は初期設定時には動作
に無関係であるため、第１の電圧切換スイッチ３６はど
のような状態に設定してもかまわない。ただし、つづく
デジタルコード生成動作に要する時間を短くするために
は出力端子Ｔ２５６を第１の基準電圧入力端子２８に接
続する状態とすることが望ましい。
【００１８】第１ないし第３のコンデンサ２０，２２，
２４の充電が完了し、各部の電圧が安定すれば初期設定
は終了であり、第１段階のデジタルコードの生成動作に
移るべく入力切換スイッチ３０を第１の基準電圧入力端
子２８側に倒し、基準電圧生成ブロック２の出力電圧を
第１の電圧切換スイッチ３６を通じて第１の基準電圧入
力端子２８に供給する状態とする。
２４の充電が完了し、各部の電圧が安定すれば初期設定
は終了であり、第１段階のデジタルコードの生成動作に
移るべく入力切換スイッチ３０を第１の基準電圧入力端
子２８側に倒し、基準電圧生成ブロック２の出力電圧を
第１の電圧切換スイッチ３６を通じて第１の基準電圧入
力端子２８に供給する状態とする。
【００１９】基準電圧生成ブロック２は５１２の出力端
子から５１２通りの電圧を出力しており、電圧を逐次切
り換えて比較を行うことでアナログ電圧入力端子２６に
入力したアナログ電圧を表す９ビットのデジタルコード
を生成することができる。具体的には、コンパレータ１
８の出力を監視しながらデジタル制御信号４２の値を順
次変化させ、コンパレータ１８の出力１８Ａが例えばロ
ーレベルからハイレベルに変化したとき、制御信号４２
を１段前の値に戻し、そのデジタル制御信号４２の２進
値を求めるデジタルコードとする。このようにして得ら
れたデジタルコードがアナログ電圧を表す上位９ビット
のデジタルコードである。
子から５１２通りの電圧を出力しており、電圧を逐次切
り換えて比較を行うことでアナログ電圧入力端子２６に
入力したアナログ電圧を表す９ビットのデジタルコード
を生成することができる。具体的には、コンパレータ１
８の出力を監視しながらデジタル制御信号４２の値を順
次変化させ、コンパレータ１８の出力１８Ａが例えばロ
ーレベルからハイレベルに変化したとき、制御信号４２
を１段前の値に戻し、そのデジタル制御信号４２の２進
値を求めるデジタルコードとする。このようにして得ら
れたデジタルコードがアナログ電圧を表す上位９ビット
のデジタルコードである。
【００２０】ここで、コンパレータ１８の動作について
詳しく説明しておく。入力切換スイッチ３０をアナログ
電圧入力端子２６側に接続した場合の第２の入力端子１
４における電圧をＶ０、入力切換スイッチ３０を第１の
基準電圧入力端子２８側に接続した場合の第２の入力端
子１４における電圧をＶｒ、アナログ電圧をＡｉｎ、第
１の基準電圧入力端子２８の電圧をＶ（ｘ）、出力端子
Ｔ４の電圧をＶ（４ＬＳＢ）とおくと、第１ないし第３
のコンデンサ２０，２２，２４が保持する全電荷量は、
入力切換スイッチ３０を切り換えても保存されるので、
次式が成立する。
詳しく説明しておく。入力切換スイッチ３０をアナログ
電圧入力端子２６側に接続した場合の第２の入力端子１
４における電圧をＶ０、入力切換スイッチ３０を第１の
基準電圧入力端子２８側に接続した場合の第２の入力端
子１４における電圧をＶｒ、アナログ電圧をＡｉｎ、第
１の基準電圧入力端子２８の電圧をＶ（ｘ）、出力端子
Ｔ４の電圧をＶ（４ＬＳＢ）とおくと、第１ないし第３
のコンデンサ２０，２２，２４が保持する全電荷量は、
入力切換スイッチ３０を切り換えても保存されるので、
次式が成立する。
【００２１】
【数１】
【００２２】したがって、この式より次式が得られる。
【００２３】
【数２】
【００２４】［数２］より、第１の基準電圧入力端子２
８の電圧Ｖ（ｘ）がアナログ電圧Ａｉｎより小さいとき
はＶｒ−Ｖ０は負であり、Ｖｒ＜Ｖ０であるから、コン
パレータ１８の出力１８Ａはローレベルとなる。一方、
第１の基準電圧入力端子２８の電圧Ｖ（ｘ）がアナログ
電圧Ａｉｎより大きくなるとＶｒ＞Ｖ０となるので、コ
ンパレータ１８の出力１８Ａはハイレベルとなる。した
がって上述のようにコンパレータ１８の出力を監視しつ
つ第１の電圧切換スイッチ３６を切り換えることでデジ
タルコードを取得することができる。
８の電圧Ｖ（ｘ）がアナログ電圧Ａｉｎより小さいとき
はＶｒ−Ｖ０は負であり、Ｖｒ＜Ｖ０であるから、コン
パレータ１８の出力１８Ａはローレベルとなる。一方、
第１の基準電圧入力端子２８の電圧Ｖ（ｘ）がアナログ
電圧Ａｉｎより大きくなるとＶｒ＞Ｖ０となるので、コ
ンパレータ１８の出力１８Ａはハイレベルとなる。した
がって上述のようにコンパレータ１８の出力を監視しつ
つ第１の電圧切換スイッチ３６を切り換えることでデジ
タルコードを取得することができる。
【００２５】次に、第２段階として、デジタルコードの
第２位および第３位の２ビットの値を取得する場合の動
作を説明する。この場合には、第１の電圧切換スイッチ
３６はデジタルコードの上位９ビットを求めた際の状態
に固定し、第２の電圧切換スイッチ３８を切り換えて第
２の基準電圧入力端子３２に種々の電圧Ｖ（ｙ）を供給
する。この場合には、第２の基準電圧入力端子３２の電
圧が変化するので、［数１］に相当する式は次式とな
る。なお、［数３］中のＶ１は、上記９ビットを求めた
際に最終的に第１の基準電圧入力端子２８に供給した電
圧である。また、Ｖ（ｘ）は上述のようにコンパレータ
１８の出力がローレベルからハイレベルに変化する１段
階前の電圧に設定するので、Ｖ１＜Ａｉｎである。
第２位および第３位の２ビットの値を取得する場合の動
作を説明する。この場合には、第１の電圧切換スイッチ
３６はデジタルコードの上位９ビットを求めた際の状態
に固定し、第２の電圧切換スイッチ３８を切り換えて第
２の基準電圧入力端子３２に種々の電圧Ｖ（ｙ）を供給
する。この場合には、第２の基準電圧入力端子３２の電
圧が変化するので、［数１］に相当する式は次式とな
る。なお、［数３］中のＶ１は、上記９ビットを求めた
際に最終的に第１の基準電圧入力端子２８に供給した電
圧である。また、Ｖ（ｘ）は上述のようにコンパレータ
１８の出力がローレベルからハイレベルに変化する１段
階前の電圧に設定するので、Ｖ１＜Ａｉｎである。
【００２６】
【数３】
【００２７】したがって、この式より次式が得られる。
【００２８】
【数４】
【００２９】［数４］において、第２の基準電圧入力端
子３２の電圧Ｖ（ｙ）の係数は２であり、一方、［数
２］では第１の基準電圧入力端子２８の電圧Ｖ（ｘ）の
係数は３２であるから、Ｖ（ｙ）が変化した場合の第２
の入力端子１４の電圧Ｖｒの変化は、Ｖ（ｘ）が変化し
た場合の１／１６倍であることが分かる。したがって、
上述の場合と同様、コンパレータ１８の出力を監視しな
がらデジタル制御信号４４の値を変化させ、第２の電圧
切換スイッチ３８を切り換えて第２の基準電圧入力端子
３２の電圧Ｖ（ｙ）をＶ（４ＬＳＢ）からＶ（８ＬＳ
Ｂ）、Ｖ（１２ＬＳＢ）、Ｖ（１６ＬＳＢ）へ変化させ
ることで、デジタル制御信号４４の２進値として、１２
ビットのデジタルコードの第２位および第３位の２ビッ
トの値を取得することができる。
子３２の電圧Ｖ（ｙ）の係数は２であり、一方、［数
２］では第１の基準電圧入力端子２８の電圧Ｖ（ｘ）の
係数は３２であるから、Ｖ（ｙ）が変化した場合の第２
の入力端子１４の電圧Ｖｒの変化は、Ｖ（ｘ）が変化し
た場合の１／１６倍であることが分かる。したがって、
上述の場合と同様、コンパレータ１８の出力を監視しな
がらデジタル制御信号４４の値を変化させ、第２の電圧
切換スイッチ３８を切り換えて第２の基準電圧入力端子
３２の電圧Ｖ（ｙ）をＶ（４ＬＳＢ）からＶ（８ＬＳ
Ｂ）、Ｖ（１２ＬＳＢ）、Ｖ（１６ＬＳＢ）へ変化させ
ることで、デジタル制御信号４４の２進値として、１２
ビットのデジタルコードの第２位および第３位の２ビッ
トの値を取得することができる。
【００３０】次に、第３段階として、デジタルコードの
最下位ビットの値を取得する場合の動作を説明する。こ
の場合には、第１の電圧切換スイッチ３６はデジタルコ
ードの上位９ビットを求めた際の状態に固定し、第２の
電圧切換スイッチ３８はデジタルコードの上記２ビット
を求めた際の状態に固定し、第３の電圧切換スイッチ４
０を切り換えて第３の基準電圧入力端子３４に種々の電
圧Ｖ（ｚ）を供給する。
最下位ビットの値を取得する場合の動作を説明する。こ
の場合には、第１の電圧切換スイッチ３６はデジタルコ
ードの上位９ビットを求めた際の状態に固定し、第２の
電圧切換スイッチ３８はデジタルコードの上記２ビット
を求めた際の状態に固定し、第３の電圧切換スイッチ４
０を切り換えて第３の基準電圧入力端子３４に種々の電
圧Ｖ（ｚ）を供給する。
【００３１】この場合には、第３の基準電圧入力端子３
４の電圧が変化するので、［数１］に相当する式は次式
となる。なお、［数５］中のＶ２は、上記２ビットを求
めた際に最終的に第２の基準電圧入力端子３２に供給し
た電圧である。そして、Ｖ（ｙ）はコンパレータ１８の
出力がローレベルからハイレベルに変化する１段階前の
電圧に設定するので、３２（Ｖ１−Ａｉｎ）＋２（Ｖ２
−Ｖ（４ＬＳＢ））＜０となっている。
４の電圧が変化するので、［数１］に相当する式は次式
となる。なお、［数５］中のＶ２は、上記２ビットを求
めた際に最終的に第２の基準電圧入力端子３２に供給し
た電圧である。そして、Ｖ（ｙ）はコンパレータ１８の
出力がローレベルからハイレベルに変化する１段階前の
電圧に設定するので、３２（Ｖ１−Ａｉｎ）＋２（Ｖ２
−Ｖ（４ＬＳＢ））＜０となっている。
【００３２】
【数５】
【００３３】したがって、この式より次式が得られる。
【００３４】
【数６】
【００３５】［数６］において、第３の基準電圧入力端
子３４の電圧Ｖ（ｚ）の係数は１であり、一方、［数
２］では第１の基準電圧入力端子２８の電圧Ｖ（ｘ）の
係数は３２であるから、Ｖ（ｙ）が変化した場合の第２
の入力端子１４の電圧Ｖｒの変化は、Ｖ（ｘ）が変化し
た場合の１／３２倍であることが分かる。したがって、
基準電圧Ｖ（８ＬＳＢ）を第３の基準電圧入力端子３４
に供給して比較することで最下位ビットの値を決めるこ
とができる。
子３４の電圧Ｖ（ｚ）の係数は１であり、一方、［数
２］では第１の基準電圧入力端子２８の電圧Ｖ（ｘ）の
係数は３２であるから、Ｖ（ｙ）が変化した場合の第２
の入力端子１４の電圧Ｖｒの変化は、Ｖ（ｘ）が変化し
た場合の１／３２倍であることが分かる。したがって、
基準電圧Ｖ（８ＬＳＢ）を第３の基準電圧入力端子３４
に供給して比較することで最下位ビットの値を決めるこ
とができる。
【００３６】ただし、最下位ビットゆえデジタルコード
値に適用範囲をもたせる必要があり、具体的には、
‘０’から‘１’の間の境界値としては基準電圧Ｖ（６
ＬＳＢ）を用いることが適当である。一方、‘１’から
‘０（桁上がりに相当）’の間の検出については基準電
圧Ｖ（１０ＬＳＢ）の適用によって実行する。したがっ
て、コンパレータ１８の出力を監視しながらデジタル制
御信号４６の値を変化させ、第３の電圧切換スイッチ４
０を切り換えて第３の基準電圧入力端子３４の電圧Ｖ
（ｚ）をＶ（４ＬＳＢ）からＶ（６ＬＳＢ）、Ｖ（１０
ＬＳＢ）へ変化させることで、デジタル制御信号４６の
２進値として、１２ビットのデジタルコードの桁上がり
を含めた最下位ビットの値を取得することができる。な
お、桁上がりが生じた場合には、すでに求めた上位１１
ビットのデジタルコードを修正することになる。
値に適用範囲をもたせる必要があり、具体的には、
‘０’から‘１’の間の境界値としては基準電圧Ｖ（６
ＬＳＢ）を用いることが適当である。一方、‘１’から
‘０（桁上がりに相当）’の間の検出については基準電
圧Ｖ（１０ＬＳＢ）の適用によって実行する。したがっ
て、コンパレータ１８の出力を監視しながらデジタル制
御信号４６の値を変化させ、第３の電圧切換スイッチ４
０を切り換えて第３の基準電圧入力端子３４の電圧Ｖ
（ｚ）をＶ（４ＬＳＢ）からＶ（６ＬＳＢ）、Ｖ（１０
ＬＳＢ）へ変化させることで、デジタル制御信号４６の
２進値として、１２ビットのデジタルコードの桁上がり
を含めた最下位ビットの値を取得することができる。な
お、桁上がりが生じた場合には、すでに求めた上位１１
ビットのデジタルコードを修正することになる。
【００３７】このように、本実施の形態例の逐次比較型
Ａ／Ｄコンバータ回路１では、９ビット分解能の基準電
圧を生成する基準電圧生成ブロック２を用いて１２ビッ
トのＡ／Ｄ変換を行うことができ、したがって、図５に
示した従来の逐次比較型Ａ／Ｄコンバータ回路の場合に
比べ、基準電圧生成ブロック２を構成する抵抗の数は半
減している。そのため、例えば集積回路化した場合、基
準電圧生成ブロック２のレイアウト面積を大幅に削減す
ることができる。例えば、単位抵抗セル（抵抗Ｒ１、Ｒ
２、…）１本当たりのレイアウト面積を１１［μ
ｍ2］、単位容量セル１個当たりのレイアウト面積を７
３０［μｍ2］とした場合、抵抗Ｒ１、Ｒ２、…と第１
ないし第３のコンデンサ２０，２２，２４の総レイアウ
ト面積は、１１×２９＋７３０×（１６＋１＋２）＝１
９５０２［μｍ2］となる。これに対して図５に示した
逐次比較型Ａ／Ｄコンバータ回路１０２の場合、この面
積は１１×２１０＋７３０×（１６＋１）＝２４１８４
［μｍ2］となり、レイアウト面積を大幅に削減できる
ことが分かる。
Ａ／Ｄコンバータ回路１では、９ビット分解能の基準電
圧を生成する基準電圧生成ブロック２を用いて１２ビッ
トのＡ／Ｄ変換を行うことができ、したがって、図５に
示した従来の逐次比較型Ａ／Ｄコンバータ回路の場合に
比べ、基準電圧生成ブロック２を構成する抵抗の数は半
減している。そのため、例えば集積回路化した場合、基
準電圧生成ブロック２のレイアウト面積を大幅に削減す
ることができる。例えば、単位抵抗セル（抵抗Ｒ１、Ｒ
２、…）１本当たりのレイアウト面積を１１［μ
ｍ2］、単位容量セル１個当たりのレイアウト面積を７
３０［μｍ2］とした場合、抵抗Ｒ１、Ｒ２、…と第１
ないし第３のコンデンサ２０，２２，２４の総レイアウ
ト面積は、１１×２９＋７３０×（１６＋１＋２）＝１
９５０２［μｍ2］となる。これに対して図５に示した
逐次比較型Ａ／Ｄコンバータ回路１０２の場合、この面
積は１１×２１０＋７３０×（１６＋１）＝２４１８４
［μｍ2］となり、レイアウト面積を大幅に削減できる
ことが分かる。
【００３８】次に本発明の第２の実施の形態例について
説明する。図３は本発明の第２の実施の形態例を構成す
る基準電圧生成ブロックを示す回路図である。図中、図
１と同一の要素には同一の符号が付されている。図３に
示した基準電圧生成ブロック５０のように、基準電圧生
成ブロックを抵抗の代わりにコンデンサを用いて構成す
ることも可能であり、基準電圧生成ブロック５０では上
記抵抗Ｒ１、Ｒ２、…、Ｒ５１２をコンデンサＣ１、Ｃ
２、…、Ｃ５１２に置き換えている。このような構成で
も上記基準電圧生成ブロック２の場合と同様の基準電圧
を生成することができる。ただし、供給先である第１な
いし第３の基準電圧入力端子２８，３２，３４に接続さ
れた第１ないし第３のコンデンサ２０，２２，２４の充
放電により基準電圧が変動してしまうのを防ぐため、基
準電圧はバッファ５２を介して各基準電圧入力端子に供
給する構成とすることが望ましい。
説明する。図３は本発明の第２の実施の形態例を構成す
る基準電圧生成ブロックを示す回路図である。図中、図
１と同一の要素には同一の符号が付されている。図３に
示した基準電圧生成ブロック５０のように、基準電圧生
成ブロックを抵抗の代わりにコンデンサを用いて構成す
ることも可能であり、基準電圧生成ブロック５０では上
記抵抗Ｒ１、Ｒ２、…、Ｒ５１２をコンデンサＣ１、Ｃ
２、…、Ｃ５１２に置き換えている。このような構成で
も上記基準電圧生成ブロック２の場合と同様の基準電圧
を生成することができる。ただし、供給先である第１な
いし第３の基準電圧入力端子２８，３２，３４に接続さ
れた第１ないし第３のコンデンサ２０，２２，２４の充
放電により基準電圧が変動してしまうのを防ぐため、基
準電圧はバッファ５２を介して各基準電圧入力端子に供
給する構成とすることが望ましい。
【００３９】この第２の実施の形態例では、基準電圧生
成ブロック５０がコンデンサにより構成されているので
この箇所のレイアウト面積は抵抗を用いた場合に比べて
大きくなるが、集積回路製造におけるプロセス条件によ
っては、バイアス依存性等により単位抵抗セルの相対精
度が得られな場合もあり、そのような条件では、コンデ
ンサを用いた構成は有効である。
成ブロック５０がコンデンサにより構成されているので
この箇所のレイアウト面積は抵抗を用いた場合に比べて
大きくなるが、集積回路製造におけるプロセス条件によ
っては、バイアス依存性等により単位抵抗セルの相対精
度が得られな場合もあり、そのような条件では、コンデ
ンサを用いた構成は有効である。
【００４０】次に、第３の実施の形態例について説明す
る。図４は第３の実施の形態例を示す回路図である。図
中、図１と同一の要素には同一の符号が付されいる。図
４に示した逐次比較型Ａ／Ｄコンバータ回路５４では、
基準電圧生成ブロック５１は、基準電圧生成ブロック２
に比べて抵抗の数は半分の２５６となっており、順位付
けられた複数の出力端子Ｔ０、Ｔ１、…、Ｔ２５５を備
え、各出力端子Ｔ０〜Ｔ２５５より各出力端子の順位に
対応する２５６段階の基準電圧が出力される。
る。図４は第３の実施の形態例を示す回路図である。図
中、図１と同一の要素には同一の符号が付されいる。図
４に示した逐次比較型Ａ／Ｄコンバータ回路５４では、
基準電圧生成ブロック５１は、基準電圧生成ブロック２
に比べて抵抗の数は半分の２５６となっており、順位付
けられた複数の出力端子Ｔ０、Ｔ１、…、Ｔ２５５を備
え、各出力端子Ｔ０〜Ｔ２５５より各出力端子の順位に
対応する２５６段階の基準電圧が出力される。
【００４１】また、比較部５６は、第４のコンデンサ５
８および第４の基準電圧入力端子６０が追加されている
点で比較部６と異なっている。そして、第４のコンデン
サ５８の一端はコンパレータ１８の第２の入力端子１４
に接続され、第４の基準電圧入力端子６０は第４のコン
デンサ５８の他端に接続されている。また、第４のコン
デンサ５８の容量は第２のコンデンサ２２の容量の約１
／４倍となっており、具体的には単位容量コンデンサセ
ルを４つ直列に接続して構成することができる。
８および第４の基準電圧入力端子６０が追加されている
点で比較部６と異なっている。そして、第４のコンデン
サ５８の一端はコンパレータ１８の第２の入力端子１４
に接続され、第４の基準電圧入力端子６０は第４のコン
デンサ５８の他端に接続されている。また、第４のコン
デンサ５８の容量は第２のコンデンサ２２の容量の約１
／４倍となっており、具体的には単位容量コンデンサセ
ルを４つ直列に接続して構成することができる。
【００４２】スイッチ回路６２を構成する第１の電圧切
換スイッチ３６の入力は基準電圧生成ブロック５１の各
出力端子にそれぞれ接続され、デジタル制御信号の値に
もとづいて、各出力端子のいずれかを第１の基準電圧入
力端子２８に接続して、デジタルコードの上位側の８ビ
ットの値を決定するための電圧を供給する。第２の電圧
切換スイッチ３８の入力は、基準電圧生成ブロック５１
の出力端子Ｔ４、Ｔ８、Ｔ１２、Ｔ１６にそれぞれ接続
され、デジタル制御信号の値にもとづいて、これらの出
力端子のいずれかを第２の基準電圧入力端子３２に接続
して、デジタルコードの第３位および第４位の２ビット
の値を決定するための電圧を供給する。第３の電圧切換
スイッチ４０の入力は、基準電圧生成ブロック５１の出
力端子Ｔ４、Ｔ８にそれぞれ接続され、デジタル制御信
号の値にもとづいて、これらの出力端子のいずれかを第
３の基準電圧入力端子３４に接続して、デジタルコード
の第２位のビットの値を決定するための電圧を供給す
る。第４の電圧切換スイッチ４１の入力は、基準電圧生
成ブロック５１の出力端子Ｔ４、Ｔ６、Ｔ１０にそれぞ
れ接続され、デジタル制御信号の値にもとづいて、これ
らの出力端子のいずれかを第４の基準電圧入力端子６０
に接続して、デジタルコードの最下位ビットの値を決定
するための電圧を供給する。
換スイッチ３６の入力は基準電圧生成ブロック５１の各
出力端子にそれぞれ接続され、デジタル制御信号の値に
もとづいて、各出力端子のいずれかを第１の基準電圧入
力端子２８に接続して、デジタルコードの上位側の８ビ
ットの値を決定するための電圧を供給する。第２の電圧
切換スイッチ３８の入力は、基準電圧生成ブロック５１
の出力端子Ｔ４、Ｔ８、Ｔ１２、Ｔ１６にそれぞれ接続
され、デジタル制御信号の値にもとづいて、これらの出
力端子のいずれかを第２の基準電圧入力端子３２に接続
して、デジタルコードの第３位および第４位の２ビット
の値を決定するための電圧を供給する。第３の電圧切換
スイッチ４０の入力は、基準電圧生成ブロック５１の出
力端子Ｔ４、Ｔ８にそれぞれ接続され、デジタル制御信
号の値にもとづいて、これらの出力端子のいずれかを第
３の基準電圧入力端子３４に接続して、デジタルコード
の第２位のビットの値を決定するための電圧を供給す
る。第４の電圧切換スイッチ４１の入力は、基準電圧生
成ブロック５１の出力端子Ｔ４、Ｔ６、Ｔ１０にそれぞ
れ接続され、デジタル制御信号の値にもとづいて、これ
らの出力端子のいずれかを第４の基準電圧入力端子６０
に接続して、デジタルコードの最下位ビットの値を決定
するための電圧を供給する。
【００４３】この逐次比較型Ａ／Ｄコンバータ回路５４
の動作は上述した逐次比較型Ａ／Ｄコンバータ回路１の
動作と基本的に同じであり、初期設定の後、第１ないし
第４の電圧切換スイッチを順次切り換えて、デジタルコ
ードの上位８ビット、下位第３位と第４位の２ビット、
下位第２位の１ビット、最下位の１ビットを順次決定し
ていく。そして、この第２の実施の形態例の逐次比較型
Ａ／Ｄコンバータ回路５４では、基準電圧生成ブロック
５１を構成する抵抗の数は上記基準電圧生成ブロック２
の半分であるから、集積回路化した際のレイアウト面積
をさらに縮小することができ、特に、よりビット数の多
いＡ／Ｄコンバータ回路を構成する場合に有効である。
の動作は上述した逐次比較型Ａ／Ｄコンバータ回路１の
動作と基本的に同じであり、初期設定の後、第１ないし
第４の電圧切換スイッチを順次切り換えて、デジタルコ
ードの上位８ビット、下位第３位と第４位の２ビット、
下位第２位の１ビット、最下位の１ビットを順次決定し
ていく。そして、この第２の実施の形態例の逐次比較型
Ａ／Ｄコンバータ回路５４では、基準電圧生成ブロック
５１を構成する抵抗の数は上記基準電圧生成ブロック２
の半分であるから、集積回路化した際のレイアウト面積
をさらに縮小することができ、特に、よりビット数の多
いＡ／Ｄコンバータ回路を構成する場合に有効である。
【００４４】
【発明の効果】以上説明したように本発明の逐次比較型
Ａ／Ｄコンバータ回路では、第３のコンデンサの容量を
第２のコンデンサの容量より小さく設定すれば、基準電
圧生成手段が生成した基準電圧を第３の電圧切換スイッ
チにより、第２の電圧切換スイッチと同じ電圧ピッチ
で、あるいはより大きい電圧ピッチで切り換えて第３の
基準電圧入力端子に供給しても、コンパレータの第２の
入力端子における電圧変化は第２の電圧切換スイッチを
切り換えた場合より小さくなる。したがって、さらに下
位側のビット値を決定することができ、より高分解能の
Ａ／Ｄ変換を行うことができる。そのため、本発明によ
り、少ない数の基準電圧を生成する基準電圧生成手段を
用いて高分解能のＡ／Ｄ変換を行うことが可能となり、
例えば集積回路化した場合、基準電圧生成手段のレイア
ウト面積を小さくして逐次比較型Ａ／Ｄコンバータ回路
の一層の小型化を実現できる。
Ａ／Ｄコンバータ回路では、第３のコンデンサの容量を
第２のコンデンサの容量より小さく設定すれば、基準電
圧生成手段が生成した基準電圧を第３の電圧切換スイッ
チにより、第２の電圧切換スイッチと同じ電圧ピッチ
で、あるいはより大きい電圧ピッチで切り換えて第３の
基準電圧入力端子に供給しても、コンパレータの第２の
入力端子における電圧変化は第２の電圧切換スイッチを
切り換えた場合より小さくなる。したがって、さらに下
位側のビット値を決定することができ、より高分解能の
Ａ／Ｄ変換を行うことができる。そのため、本発明によ
り、少ない数の基準電圧を生成する基準電圧生成手段を
用いて高分解能のＡ／Ｄ変換を行うことが可能となり、
例えば集積回路化した場合、基準電圧生成手段のレイア
ウト面積を小さくして逐次比較型Ａ／Ｄコンバータ回路
の一層の小型化を実現できる。
【図１】本発明による逐次比較型Ａ／Ｄコンバータ回路
の一例を示す回路図である。
の一例を示す回路図である。
【図２】図１の逐次比較型Ａ／Ｄコンバータ回路を構成
するスイッチ回路を詳しく示す構成図である。
するスイッチ回路を詳しく示す構成図である。
【図３】本発明の第２の実施の形態例を構成する基準電
圧生成ブロックを示す回路図である。
圧生成ブロックを示す回路図である。
【図４】第３の実施の形態例を示す回路図である。
【図５】従来の逐次比較型Ａ／Ｄコンバータ回路を示す
回路図である。
回路図である。
１……逐次比較型Ａ／Ｄコンバータ回路、２……基準電
圧生成ブロック、４……スイッチ回路、６……比較部、
８……低圧側の基準電位点、１０……高圧側の基準電位
点、１２……第１の入力端子、１４……第２の入力端
子、１６……電源、１８……コンパレータ、２０……第
１のコンデンサ、２２……第２のコンデンサ、２４……
第３のコンデンサ、２６……アナログ電圧入力端子、２
８……第１の基準電圧入力端子、３０……入力切換スイ
ッチ、３２……第２の基準電圧入力端子、３４……第３
の基準電圧入力端子、３６……第１の電圧切換スイッ
チ、３８……第２の電圧切換スイッチ、４０……第３の
電圧切換スイッチ、４１……第４の電圧切換スイッチ、
４２……デジタル制御信号、４４……デジタル制御信
号、４６……デジタル制御信号、５０……基準電圧生成
ブロック、５１……基準電圧生成ブロック、５２……バ
ッファ、５４……逐次比較型Ａ／Ｄコンバータ回路、５
６……比較部、５８……第４のコンデンサ、６０……第
４の基準電圧入力端子、６２……スイッチ回路、１０２
……逐次比較型Ａ／Ｄコンバータ回路、１０４……基準
電圧生成ブロック、１０６……コンパレータ、１０８…
…第１のコンデンサ、１１０……第２のコンデンサ、１
１２……スイッチ回路、１１４……スイッチ、１１６…
…アナログ電圧入力端子、１１８……第１の入力端子。
圧生成ブロック、４……スイッチ回路、６……比較部、
８……低圧側の基準電位点、１０……高圧側の基準電位
点、１２……第１の入力端子、１４……第２の入力端
子、１６……電源、１８……コンパレータ、２０……第
１のコンデンサ、２２……第２のコンデンサ、２４……
第３のコンデンサ、２６……アナログ電圧入力端子、２
８……第１の基準電圧入力端子、３０……入力切換スイ
ッチ、３２……第２の基準電圧入力端子、３４……第３
の基準電圧入力端子、３６……第１の電圧切換スイッ
チ、３８……第２の電圧切換スイッチ、４０……第３の
電圧切換スイッチ、４１……第４の電圧切換スイッチ、
４２……デジタル制御信号、４４……デジタル制御信
号、４６……デジタル制御信号、５０……基準電圧生成
ブロック、５１……基準電圧生成ブロック、５２……バ
ッファ、５４……逐次比較型Ａ／Ｄコンバータ回路、５
６……比較部、５８……第４のコンデンサ、６０……第
４の基準電圧入力端子、６２……スイッチ回路、１０２
……逐次比較型Ａ／Ｄコンバータ回路、１０４……基準
電圧生成ブロック、１０６……コンパレータ、１０８…
…第１のコンデンサ、１１０……第２のコンデンサ、１
１２……スイッチ回路、１１４……スイッチ、１１６…
…アナログ電圧入力端子、１１８……第１の入力端子。
Claims (10)
- 【請求項１】 順位付けられた複数の出力端子から各出
力端子の順位に対応する電圧を出力する基準電圧生成手
段を備え、前記基準電圧生成手段の前記出力端子から出
力される各電圧と、与えられたアナログ電圧とを逐次比
較することにより前記アナログ電圧のデジタルコードを
生成する逐次比較型Ａ／Ｄコンバータ回路であって、 第１および第２の入力端子を有し前記第１の入力端子に
一定電圧が印加されているコンパレータと、 前記コンパレータの前記第２の入力端子に一端がそれぞ
れ接続された第１ないし第３のコンデンサと、 前記アナログ電圧を入力するアナログ電圧入力端子と、 第１の基準電圧入力端子と、 前記アナログ電圧入力端子および前記第１の基準電圧入
力端子のいずれかを前記第１のコンデンサの他端に接続
する入力切換スイッチと、 前記第２および第３のコンデンサの他端にそれぞれ接続
された第２および第３の基準電圧入力端子と、 前記基準電圧生成手段の各出力端子のいずれかを前記第
１の基準電圧入力端子に接続して、前記デジタルコード
の上位側のビットの値を決定するための電圧を前記第１
の基準電圧入力端子に供給する第１の電圧切換スイッチ
と、 前記基準電圧生成手段の複数の前記出力端子から選択し
た一部の前記出力端子のいずれかを前記第２の基準電圧
入力端子に接続して、前記デジタルコードの下位側の１
つまたは複数の第１の下位ビットの値を決定するための
電圧を前記第２の基準電圧入力端子に供給する第２の電
圧切換スイッチと、 前記基準電圧生成手段の複数の前記出力端子から選択し
た一部の前記出力端子のいずれかを前記第３の基準電圧
入力端子に接続して、前記デジタルコードにおける前記
第１の下位ビットよりさらに下位側の１つまたは複数の
第２の下位ビットの値を決定するための電圧を前記第３
の基準電圧入力端子に供給する第３の電圧切換スイッチ
と、 を備えたことを特徴とする逐次比較型Ａ／Ｄコンバータ
回路。 - 【請求項２】 前記第１のコンデンサは前記第２のコン
デンサの約１６倍の容量を有することを特徴とする請求
項１記載の逐次比較型Ａ／Ｄコンバータ回路。 - 【請求項３】 前記第２の電圧切換スイッチを切り換え
た際の前記第２の基準電圧入力端子における電圧の変化
ピッチは、第１の電圧切換スイッチを切り換えた際の前
記第１の基準電圧入力端子における電圧の変化ピッチの
４倍であることを特徴とする請求項２記載の逐次比較型
Ａ／Ｄコンバータ回路。 - 【請求項４】 前記第３のコンデンサは前記第２のコン
デンサの約１／２倍の容量を有することを特徴とする請
求項１記載の逐次比較型Ａ／Ｄコンバータ回路。 - 【請求項５】 前記第３の電圧切換スイッチは前記デジ
タルコードの最下位ビットの値を決めるための電圧を前
記第３の基準電圧入力端子に供給することを特徴とする
請求項４記載の逐次比較型Ａ／Ｄコンバータ回路。 - 【請求項６】 前記第３のコンデンサは前記第２のコン
デンサとほぼ同一容量のコンデンサを２つ直列にして構
成されていることを特徴とする請求項４記載の逐次比較
型Ａ／Ｄコンバータ回路。 - 【請求項７】 前記基準電圧生成手段は直列に接続され
たほぼ同一抵抗値の複数の抵抗を含み、前記複数の抵抗
の直列回路の両端に電圧を印加して、各抵抗どうしの接
続点に生成される電圧がそれぞれ前記出力端子を通じて
出力されることを特徴とする請求項１記載の逐次比較型
Ａ／Ｄコンバータ回路。 - 【請求項８】 前記基準電圧生成手段は直列に接続され
たほぼ同一容量の複数のコンデンサを含み、前記複数の
コンデンサの直列回路の両端に電圧を印加して、各コン
デンサどうしの接続点に生成される電圧がそれぞれ前記
出力端子を通じて出力されることを特徴とする請求項１
記載の逐次比較型Ａ／Ｄコンバータ回路。 - 【請求項９】 各コンデンサの前記接続点に生成される
電圧はバッファ回路を介して前記出力端子に供給される
ことを特徴とする請求項８記載の逐次比較型Ａ／Ｄコン
バータ回路。 - 【請求項１０】 コンパレータの第２の入力端子に一端
が接続された第４のコンデンサと、 第４のコンデンサの他端に接続された第４の基準電圧入
力端子と、 基準電圧生成手段の複数の出力端子から選択した一部の
前記出力端子のいずれかを前記第４の基準電圧入力端子
に接続して、デジタルコードにおける前記第２の下位ビ
ットよりさらに下位側の１つまたは複数のビットの値を
決定するための電圧を前記第４の基準電圧入力端子に供
給するする第４の電圧切換スイッチと、 を備えたことを特徴とする請求項１記載の逐次比較型Ａ
／Ｄコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10166279A JP3130007B2 (ja) | 1998-05-28 | 1998-05-28 | 逐次比較型ａ／ｄコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10166279A JP3130007B2 (ja) | 1998-05-28 | 1998-05-28 | 逐次比較型ａ／ｄコンバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340830A true JPH11340830A (ja) | 1999-12-10 |
| JP3130007B2 JP3130007B2 (ja) | 2001-01-31 |
Family
ID=15828438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10166279A Expired - Fee Related JP3130007B2 (ja) | 1998-05-28 | 1998-05-28 | 逐次比較型ａ／ｄコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130007B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270858A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | デジタルアナログ変換回路及び表示装置 |
| US7515086B2 (en) | 2006-07-19 | 2009-04-07 | Samsung Electronics Co., Ltd | Pipelined analog-to-digital converter and method of analog-to-digital conversion |
| JP2012114820A (ja) * | 2010-11-26 | 2012-06-14 | Asahi Kasei Electronics Co Ltd | 抵抗分圧型ｄ／ａコンバータ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220168729A (ko) | 2021-06-17 | 2022-12-26 | 삼성전자주식회사 | 아날로그-디지털 변환기 |
-
1998
- 1998-05-28 JP JP10166279A patent/JP3130007B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270858A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | デジタルアナログ変換回路及び表示装置 |
| US7515086B2 (en) | 2006-07-19 | 2009-04-07 | Samsung Electronics Co., Ltd | Pipelined analog-to-digital converter and method of analog-to-digital conversion |
| JP2012114820A (ja) * | 2010-11-26 | 2012-06-14 | Asahi Kasei Electronics Co Ltd | 抵抗分圧型ｄ／ａコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3130007B2 (ja) | 2001-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |