JP2006270858A - デジタルアナログ変換回路及び表示装置 - Google Patents

Abstract

【課題】素子数を削減し省面積を可能とするデジタルアナログ変換器の提供。
【解決手段】互いに電圧値が異なる複数の参照電圧を出力する参照電圧発生回路１００と、入力された複数ビットのデジタルデータ信号のうち奇数及び偶数ビットの一方よりなる第１ビットグループを論理演算した結果を出力する第１の論理回路３１０と、前記複数ビットのデジタルデータ信号のうち奇数及び偶数ビットの他方よりなる第２ビットグループを論理演算した結果を出力する第２の論理回路３２０と、前記参照電圧発生回路から出力される複数個の参照電圧のうち、前記第１及び第２の論理回路のそれぞれの出力に応じて、重複も含めて選択された電圧を、第１、第２の端子（Ｔ１、Ｔ２）に供給するスイッチ群２００と、前記第１及び第２の端子から入力された電圧に対して、予め定められた演算を施してなる出力電圧を出力する増幅回路５００とを備える。
【選択図】図１

Description

本発明は、デジタルアナログ変換回路及びそれを用いた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では、液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図３７を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図３７には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。

スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックCLK、制御信号、電源電圧等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。

１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調信号電圧が供給される。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調信号電圧に変換するデコーダと、その階調信号電圧をデータ線９６２に増幅出力する演算増幅器よりなるデジタルアナログ変換器（ＤＡＣ）を備えている。

また、近時、液晶表示装置において、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには２６８０万色（ＲＧＢ各８ビット映像データ）以上の需要が高まっている。このため、多ビット映像データに対応した階調信号電圧を出力するデータドライバは、ＤＡＣの回路規模が増加し、それによりデータドライバＬＳＩのチップ面積が増加し、コスト高を招く要因となってきている。この問題について、以下に詳しく説明する。

図３８（ａ）と図３８（ｂ）は、液晶表示装置において広く一般に使用されている従来ＤＡＣの構成の一例を示す図である。図３８（ａ）は、８ビット入力の抵抗ストリングＤＡＣの構成を示す図であり、階調電圧発生回路８１１、選択部８１２、論理回路８１３、増幅器８１５を備えて構成されている。階調電圧発生回路８１１は、両端に電圧が与えられた抵抗ストリングの各接続点のタップから８ビットデータに対応する２５６個の階調電圧を出力する。選択部８１２は、スイッチを備え、２５６個の階調電圧のうち１つの階調電圧を選択する。増幅器８１５は、選択部８１２で選択された階調電圧を増幅出力する。論理回路８１３は、入力された８ビットのデジタルデータに基づき、選択部８１２のスイッチを制御する。

図３８（ｂ）は、図３８（ａ）の選択部８１２のあるスイッチ８１２Ａ（Pチャネルトランジスタよりなるスイッチ）と、それを制御する論理回路８１３Ａの構成を示す図である。論理回路８１３Ａは、単純には、８ビットのデジタルデータ（B1、B2、B3、B4、B5、B6、B7、B8）（但し、ビットの相補信号も含む）を入力する８入力ＮＡＮＤ等で構成することができる。

図３８（ａ）と図３８（ｂ）の構成では、階調電圧発生回路８１１で生成する２５６個の階調電圧を、液晶のガンマ特性（液晶透過率と印加電圧の特性）に合わせて設計できるため、高品質の表示が可能である、という特徴がある。

しかしながら、階調数が増加すると、回路規模が増大するという問題がある。これに対して省面積化を実現する方法として、図３９、図４０等に示した構成が知られている。

図３９は、抵抗ストリングＤＡＣと容量アレイＤＡＣを組み合わせた８ビットＤＡＣの構成例である。抵抗ストリングＤＡＣ側は、参照電圧発生回路８２１、選択部８２４、論理回路８２３を備えて構成され、８ビットデータ（Ｂ８，Ｂ7，Ｂ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１）の上位４ビットデータ（Ｂ８，Ｂ7，Ｂ６，Ｂ５）に基づいて動作する。参照電圧発生回路８２１は、Ｖ_１〜Ｖ_１７までの１７個の参照電圧を出力し、選択部８２４でスイッチＳｎａ、Ｓｎｂ（ｎは１〜１６のいずれか）が選択され、隣り合うレベルの参照電圧Ｖ_ｎ、Ｖ_ｎ＋１がそれぞれ端子Ｎａ、Ｎｂに出力される。論理回路８２３は、上位４ビットデータ（Ｂ８，Ｂ７，Ｂ６，Ｂ５）に基づいて、選択部８２４のスイッチを制御する。

一方、容量アレイＤＡＣ側は、容量素子８３５〜８３９、スイッチ８２５〜８２９、論理回路８２２及び増幅器８３０を備えて構成され、下位４ビットデータ（Ｂ４，Ｂ３，Ｂ２，Ｂ１）に基づいて動作する。この動作は、まず、スイッチ８２５がオンし、切替スイッチ８２６〜８２９が端子Ｎａに接続され、端子Ｎｃに端子Ｎａの電圧Ｖ_ｎが供給されるとともに、容量素子８３５〜８３９の各々の端子間電圧がゼロにリセットされる。その後、スイッチ８２５がオフし、切替スイッチ８２６〜８２９が下位４ビットデータ（Ｂ４，Ｂ３，Ｂ２，Ｂ１）に応じて端子Ｎａ、Ｎｂのいずれか一方に接続されると、端子Ｎｃで電荷再配分が起こり、端子Ｎｃの電位は、電圧Ｖ_ｎ、Ｖ_ｎ＋１を１６等分した所定の電圧レベルとなり、その電圧が増幅器８３０で増幅出力される。したがって、図３９のＤＡＣは、上位４ビットデータ及び下位４ビットデータにより、２５６階調のいずれかの階調電圧を選択することができる。

図３９のＤＡＣは、抵抗ストリングで生成する電圧数が、図３８の１６分の１となり、それを選択するスイッチや論理回路８２３の回路規模も、図３８の構成に比べて、大幅に削減される。また、容量アレイＤＡＣ側も、比較的省面積で構成することができるため、ＤＡＣ全体としても、図３８の構成よりも回路規模を大幅に削減できるという特徴がある。

図３９の構成が、デジタルデータに応じ、容量アレイ部で、パラレルに、基準電圧Ｖ_ｎ、Ｖ_ｎ＋１をサンプルし、電荷再配分によって、階調電圧を得る方式であるのに対し、タイムシリアルに、基準電圧をサンプルし、階調電圧を得る方式が知られている。図４０は、そのようなシリアルＤＡＣの従来の構成の一例を示す図である。

図４０のＤＡＣは、ＧＮＤ端子に一端が接続され、他端がそれぞれ端子Ｎｄ、Ｎｅに接続された２つの容量８４４、８４５と、端子Ｎｄを、ＧＮＤ端子又は基準電圧ＶＲの供給端子のいずれかに切替接続する切替スイッチ８４１と、端子Ｎｄ、Ｎｅ間に接続されるスイッチ８４２と、端子ＮｄとＧＮＤ端子間に接続されたスイッチ８４３と、端子Ｎｅに非反転入力端（＋）が接続され、反転入力端（−）が出力端子に接続された差動増幅器よりなるボルテージフォロワ回路８４６を備えて構成されている。なお、通常、容量８４４、８４５の容量値Ｃｓ、Ｃｈは、Ｃｓ＝Ｃｈとされる。

図４０の回路の動作について説明する。最初に、スイッチ８４３が一時的にオンとされ、容量８４５の両端の電位差（端子間電圧）がゼロにリセットされる。

次に、最下位ビットデータＢ１の値に応じて、切替スイッチ８４１により、端子Ｎｄに基準電圧ＶＲ、ＧＮＤのいずれかがサンプルされ、その後、スイッチ８４１は、非接続状態（オープン）とされる。そして、スイッチ８４２がオンとされ、容量８４４、８４５間で電荷再配分が起こり、スイッチ８４２がオフとされて、電荷が、容量８４５にホールドされる。

引き続き、次のビットデータＢ２に応じて、スイッチ８４１によりサンプルされ、スイッチ８４２により、容量８４４、８４５間で電荷再配分後、再配分された電荷が、容量８４５にホールドされる。

以下、同様に、低位のビットデータから、高位のビットデータの順に、サンプルとホールドが繰り返される。

Ｋビットデータの場合には、サンプルとホールドの１サイクルがＫ回繰り返され、そのときの端子Ｎｅの電圧は、
Ｖ_Ｋ＝（２^−１・Ｂ_Ｋ＋２^−２・Ｂ_Ｋ−１＋・・・＋２^−Ｋ・Ｂ_１）・ＶＲ
ただしＢ_Ｋ、Ｂ_Ｋ−１、・・・、Ｂ_１は０又は１
となり、その電圧がボルテージフォロワ回路８４６により増幅出力される。

これにより、図４０のＤＡＣは、基準電圧ＶＲ、ＧＮＤ間を、２^Ｋ個に均等分割する各電圧レベルをＫビットデータに応じて出力することができる。

図４０のＤＡＣは、構成がデータのビット数に依存しないため、多ビット化に対して回路規模が非常に小さくできるという特徴がある。

しかし、図４０のＤＡＣの出力電圧は、各電圧レベル間が等間隔のリニア出力となり、そのままでは、液晶のガンマ特性に合わせた階調電圧を出力することができない。

それに対して、昨今、出力に必要な階調電圧数の数倍のリニア出力を可能とするＤＡＣを構成し、その多数のリニア出力レベルの中で、液晶のガンマ特性に合う階調電圧を割り当てるという方法が、非特許文献２などで提案されている。

この方法では、実際に出力される階調電圧数に対応したビット数より、２、３ビット程度増加する。そのため、ビット数に依存しない図４０のＤＡＣは好適とされている。

図４１は、図４０の構成を、高精度化した構成であり、ボルテージフォロワ回路のオフセットを補償する機能を備えたシリアルＤＡＣである。

図４１のＤＡＣは、非反転入力端（＋）に、基準電圧Ｖｒｅｆが入力され、反転入力端（−）に端子Ｎｆが接続された差動増幅器８５６と、端子Ｎｆに一端が接続され、他端がそれぞれ端子Ｎｇ、Ｎｈに接続された２つの容量８５４、８５５と、端子Ｎｇに接続され、基準電圧ＶＩ、ＶＲの供給端子のいずれかを選択するスイッチ８５１と、端子Ｎｇ、Ｎｈ間に接続されたスイッチ８５２と、基準電圧ＶＩの供給端子と端子Ｎｈ間に接続されたスイッチ８５３と、差動増幅器８５６の出力端子と端子Ｎｆとの間に接続されたスイッチ８５７と、差動増幅器８５６の出力端子と端子Ｎｈとの間に接続されたスイッチ８５８とを備えて構成されている。なお、通常、容量８５４、８５５の容量値Ｃｓ、ＣｈはＣｓ＝Ｃｈとされる。

図４１の回路の動作について説明する。最初に、スイッチ８５７、８５８がそれぞれオン、オフとされる。差動増幅器８５６がオフセットΔをもつ場合、このとき、端子Ｎｆの電圧ＶＮｆは、ＶＮｆ＝Ｖｒｅｆ＋Δとされる。

次に、スイッチ８５３が一時的にオンとされ、端子Ｎｈの電位が基準電圧ＶＩにリセットされる。

そして、最下位ビットデータＢ１の値に応じて、スイッチ８５１により、端子Ｎｇに基準電圧ＶＲ、ＶＩのいずれかがサンプルされ、その後、スイッチ８５１は非接続状態とされる。

そして、スイッチ８５２がオンとされ、容量８５４、８５５間で電荷再配分が起こり、スイッチ８５２がオフとされて、再配分された電荷が容量８５５にホールドされる。

以下、同様に低位のビットデータから高位のビットデータの順にサンプルとホールドとが繰り返される。Ｋビットデータの場合には、サンプルとホールドの１サイクルがＫ回繰り返され、そのときの端子Ｎｈの電圧は、
Ｖ_Ｋ＝（２^-1・Ｂ_Ｋ＋２^-2・Ｂ_K-１＋・・・＋２^-K・Ｂ₁）・（ＶＲ−ＶＩ）＋ＶＩ
ただし、Ｂ_Ｋ、Ｂ_Ｋ−１、・・・、Ｂ_１は０又は１
となる。この原理は、図４０と同様である。

このとき容量８５５の電位差（端子間電圧）は、（Ｖ_Ｋ−ＶＮｆ）となる。

次に、スイッチ８５７、８５８をそれぞれオフ、オンとする。端子Ｎｈは、差動増幅器８５６の出力端子と接続され、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝ＶＮｆ＋（Ｖ_Ｋ−ＶＮｆ）＝Ｖ_Ｋとなり、オフセットΔに依存しない出力電圧を得ることができる。

なお、図３８、図３９、図４０は、非特許文献１の図５−３３、図５−３８、図５−４２に対応し、図４１は、特許文献１の第１図、第２図に対応し、それぞれ原理が紹介されている。

特開昭５９−１５４８２０号公報 米国特許明細書第６２４６４５１号（Ｆｉｇ．２） 近代科学社「超ＬＳＩ入門シリーズ５ ＭＯＳ集積回路の基礎」ｐｐ．１５７−１６７（図５−３３） SOCIETY FOR INFORMATION DISPLAY 2004 INTERNATIONAL SIMPOSIUM DIGEST OF TECHNICAL PAPERS VOLUME XXXV pp.1556-1559

図３８に示した構成は、多ビット化に対して素子数が増大し、面積の増大を招く、という問題点を有している。

図３９に示した構成は、多数の容量素子を用いるため、容量素子間での容量値のばらつきや、容量素子を選択するトランジスタスイッチの寄生容量やスイッチングノイズ等の影響を受けやすく、出力誤差が発生しやすい、という問題点を有している。

図４０、図４１に示した構成は、容量素子は２個だけであるが、データビット数回分のサイクル動作が行われるので、１サイクルで発生する容量値のばらつきや、トランジスタスイッチの寄生容量に起因した、わずかな出力誤差が複数回のサイクルで蓄積され、増大しやすい、という問題点を有している。

また、サイクル時間だけ、実質駆動期間が減少するため、データ線負荷が大きく１データ駆動期間が短い大画面、高精細表示装置のデータドライバには、適用が難しい、という問題点を有している。

したがって、本発明が解決しようとする課題は、素子数を削減し省面積を可能とするデジタルアナログ変換器及びデジタルアナログ変換器を備えた表示装置を提供することにある。

また、本発明が解決しようとする他の課題は、容量素子数が少なく、実質駆動期間の減少を回避したデジタルアナログ変換器及びデジタルアナログ変換器を備えた表示装置を提供することにある。

本願で開示される発明は、上記課題を解決するため、概略以下の通りの構成とされる。

本発明の１つのアスペクトに係るデジタルアナログ変換器（ＤＡＣ）は、互いに電圧値が異なる複数の参照電圧を出力する参照電圧発生回路と、入力された複数ビットのデジタルデータ信号のうち奇数及び偶数ビットの一方よりなる第１ビットグループを論理演算した結果を出力する第１の論理回路と、前記複数ビットのデジタルデータ信号のうち奇数及び偶数ビットの他方よりなる第２ビットグループを論理演算した結果を出力する第２の論理回路と、前記参照電圧発生回路から出力される複数個の参照電圧のうち、前記第１及び第２の論理回路のそれぞれの出力に応じて、重複も含めて選択された電圧を、第１、第２の端子に供給するスイッチ群と、前記第１及び第２の端子から入力された電圧に対して、予め定められた演算を施してなる出力電圧を出力する増幅回路と、を備えている。

本発明において、前記増幅回路は、前記第１、第２の端子に供給される電圧を予め定められた内分比で内分した電圧を出力する。

あるいは、本発明において、前記増幅回路は、前記第１、第２の端子に供給される電圧を予め定められた外分比で外分した電圧を出力する。

本発明の他のアスペクトに係る互いに電圧値が異なる複数の参照電圧を出力する参照電圧発生回路と、入力された複数ビットのデジタルデータ信号のうち奇数及び偶数ビットの一方よりなる第１ビットグループを論理演算した結果を出力し、奇数及び偶数ビットの他方よりなる第２ビットグループを論理演算した結果を順次出力する論理回路と、前記参照電圧発生回路から出力される複数個の参照電圧のうち、前記論理回路の出力に応じて、重複も含めて選択し、該選択した２つの電圧を、順次、１つの端子に供給するスイッチ群と、前記１つの端子より２つの電圧を順次入力し、該２つの電圧に対して予め定められた演算を施してなる出力電圧を出力する増幅回路と、を備えている。

本発明において、前記増幅回路は、１つの端子に順次供給される２つの電圧を予め定められた内分比で内分した電圧を出力する。

あるいは、本発明において、前記増幅回路は、１つの端子に順次供給される２つの電圧を予め定められた外分比で外分した電圧を出力する。

本発明の別のアスペクトに係るデータドライバは、本発明に係る前記デジタルアナログ変換器を備えている。

本発明の別のアスペクトに係る表示装置は、本発明に係る前記デジタルアナログ変換器を含むデータドライバと、表示パネルと、を備え、前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動する。

本発明によれば、素子数が少なく省面積なＤＡＣを実現することができる。

また、本発明によれば、容量素子数が少なく、実質駆動期間の減少を回避したＤＡＣを実現することができる

本発明の実施の形態について以下に説明する。

図１は、本発明の第１の実施形態に係るデジタルアナログ変換器（ＤＡＣ）の構成を示すである。図１を参照すると、本発明の第１の実施形態に係るＤＡＣは、２^Ｋ個の参照電圧（Ｖ（１）、Ｖ（２）、・・・、Ｖ（２^Ｋ））を発生する参照電圧発生回路１００と、２Ｋビットのデジタルデータ信号（Ｂ（２Ｋ），Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ２，Ｂ１）を入力し、論理演算値を出力する論理回路３００と、その論理演算値に基づき２^Ｋ個の参照電圧から同一又は異なる参照電圧を２つ選択して端子Ｔ１、Ｔ２に出力するスイッチ群２００と、端子Ｔ１、Ｔ２の電圧を１対２の比率で内分（内挿）又は外分（外挿）する電圧を増幅出力する演算増幅回路５００とを備えて構成される。

論理回路３００は、最下位ビットＢ１（LSB）から最上位ビットＢ（２Ｋ）（MSB）まで序列化された２Ｋビットのデジタルデータ信号のうち奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）の論理演算値、及び、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）の論理演算値を出力する第１、第２の論理回路３１０、３２０で構成される。

選択回路をなすスイッチ群２００は、２^Ｋ個の参照電圧を出力する各電圧供給端子と、端子Ｔ２との間に接続され、第１の論理回路３１０の出力値に基づいて制御される第１スイッチ群２０１と、２^Ｋ個の参照電圧を出力する各電圧供給端子と、端子Ｔ１との間に接続され、第２の論理回路３２０の出力値に基づいて制御される第２スイッチ群２０２と、を備えて構成される。

参照電圧発生回路１００は、２^Ｋ個の参照電圧が出力される構成であればよく、図１では、電圧ＶＡ、ＶＢの供給端子との間に接続されている抵抗ストリングで構成した例が示されている。

２^Ｋ個の参照電圧は、抵抗ストリングの抵抗の接続点の各タップより取り出され出力される。

演算増幅回路５００は、端子Ｔ１、Ｔ２の電圧を、１対２の比率で内分する電圧を増幅出力する演算増幅回路の構成例を示している。演算増幅回路５００に好適な構成については、後に、図１１乃至図１７を参照して詳しく説明する。

図１に示したＤＡＣは、２Ｋビットのデジタルデータ信号（Ｂ（２Ｋ），Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ２，Ｂ１）が入力されるとき、データ信号に応じて最大で４^Ｋ個の電圧レベルを選択出力することが可能である。

本実施形態によれば、端子Ｔ１、Ｔ２の電圧を１対２の比率で内分又は外分する電圧を増幅出力できる演算増幅回路５００を用いることで、参照電圧発生回路１００で生成する参照電圧数を、最小で２^Ｋ個にすることができる。したがって、多ビット化に対しても、参照電圧数が非常に少ないため、参照電圧を選択するスイッチ群２００や、それを制御する論理回路３００を構成する素子数の増加を抑え、省面積なＤＡＣを実現することができる。

図１のＤＡＣでは、第１、第２の論理回路３１０、３２０は、それぞれ奇数番目、偶数番目のビット信号に基づき演算されるので、各々実質Ｋビット入力の論理回路で実現される。

本実施形態において、演算増幅回路５００は、端子Ｔ１、Ｔ２に選択出力された電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を、１対２の一定比率で演算増幅出力する構成であればよく、図３９に示した構成のように、多数の容量素子やスイッチを必要としない。

また、本実施形態において、演算増幅回路５００は、図４０、図４１に示した構成のように、複数回のサイクル動作も必要としない。したがって、容量素子数が少なく、実質駆動期間も減少しないＤＡＣを実現することができる。

図２は、本発明の第１の実施形態の変更例の構成を示す図である。図１との構成上の相違点は、参照電圧発生回路１００の２^Ｋ個の参照電圧（Ｖ（１）、Ｖ（２）、・・・、Ｖ（Ｋ））を増幅出力するためのボルテージフォロワ回路１０１が追加されている点である。特に演算増幅回路５００が容量を含む構成とされ、その入力容量が比較的大きい場合には、容量に十分な電荷を供給するため、参照電圧発生回路１００にボルテージフォロワ回路１０１を備えておくことが好ましい。なお、図１で説明したように本発明の構成では、参照電圧発生回路１００で生成する参照電圧数が少ないため、ボルテージフォロワ回路１０１を備えた場合でも、回路規模の増加や消費電力の増加を比較的小さく抑えることができる。

本実施形態において、参照電圧数を大幅削減できる理由について、図３、図４を参照して以下に説明する。図３（ａ）、図３（ｂ）は、演算増幅回路５００が端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分（内挿）出力するときの、本発明のＤＡＣの入出力レベル対応図である。図３（ａ）は、図１、図２において、Ｋ＝１、すなわち２ビットデータ（Ｂ２，Ｂ１）により、４個の電圧レベルを選択出力する場合の入出力レベル対応図である。

このとき、参照電圧数は２個でよい。この２つの参照電圧を第１、第４レベルＶ１、Ｖ４に設定すると、４つの電圧レベルをリニア出力とすることができる。このとき２ビットデータ（Ｂ２，Ｂ１）によりＶ（Ｔ１）、Ｖ（Ｔ２）として選択される参照電圧Ｖ１、Ｖ４の組合せも、図３（ａ）に示す。なお、入出力レベル対応図において、各電圧レベルは、記号Ｖの後にレベル数を付けて表す。

また、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分する電圧のとき、以下の関係が成り立つ。

Ｖｏｕｔ＝｛２・Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／３ ・・・（１）

ここで、２ビットデータ（Ｂ２，Ｂ１）により、（Ｖ（Ｔ１），Ｖ（Ｔ２））として（Ｖ１，Ｖ１）、（Ｖ１，Ｖ４）、（Ｖ４，Ｖ１）、（Ｖ４，Ｖ４）がそれぞれ選択されるとき、（１）式より、ＶｏｕｔはそれぞれＶ１，Ｖ２，Ｖ３，Ｖ４となり、２つの参照電圧により４つのリニア電圧出力が可能であることが確認できる。

次に、図３（ｂ）は、Ｋ＝２、すなわち４ビットデータ（Ｂ４，Ｂ３，Ｂ２，Ｂ１）により１６個の電圧レベルを選択出力する場合の入出力レベル対応図である。このとき、参照電圧数は４個でよい。この４つの参照電圧を、第１、第４、第１３、第１６レベルＶ１、Ｖ４、Ｖ１３、Ｖ１６に設定すると、１６個の電圧レベルをリニア出力とすることができる。

そして、図３（ｂ）に示された、４つの参照電圧から重複を含めて選択された（Ｖ（Ｔ１），Ｖ（Ｔ２））を、（１）式に代入すると、Ｖ１からＶ１６のＶｏｕｔが得られ、４つの参照電圧により１６個のリニア電圧出力が可能であることが確認できる。

以上、Ｋ＝１，２の場合について、図３（ａ）、（ｂ）に示したが、Ｋ＝３以上についても、２Ｋビットデータ（Ｂ（２Ｋ），Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ２，Ｂ１）に対し、２^Ｋ個の参照電圧により、４^Ｋ個のリニア電圧出力が可能である。

なお、２^Ｋ個の参照電圧のレベル設定は、以下の式（２）で与えられる。ただし、演算記号Σ^K-1 _X=0は、ｘ＝０からＫ−１までの総和を表している。

V_REF1＝1+（ε_０・4^０）+（ε_１・4^１）+（ε_２・4^２）+ ‥‥ +(ε_K-1・4^Ｋ-1）
＝1 + Σ^K-1 _X=0(ε_x・4^x)

ただし、ε_X＝０，３ ・・・（２）

図４（ａ）と図４（ｂ）は、演算増幅回路５００が端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分（外挿）出力するときの本発明のＤＡＣの入出力レベル対応図である。図４（ａ）は、図１、図２においてＫ＝１、すなわち２ビットデータ（Ｂ２，Ｂ１）により４個の電圧レベルを選択出力する場合の入出力レベル対応図である。このとき、参照電圧数は２個でよい。これら２つの参照電圧を、第２、第３レベルＶ２、Ｖ３に設定すると、４つの電圧レベルをリニア出力とすることができる。

このとき、２ビットデータ（Ｂ２，Ｂ１）により、Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択される参照電圧Ｖ２、Ｖ３の組合せも図４（ａ）に示す。

また、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧のとき、以下の関係が成り立つ。

Ｖｏｕｔ＝２・Ｖ（Ｔ１）−Ｖ（Ｔ２） ・・・（３）

ここで、２ビットデータ（Ｂ２，Ｂ１）により、（Ｖ（Ｔ１），Ｖ（Ｔ２））として（Ｖ２，Ｖ３）、（Ｖ２，Ｖ２）、（Ｖ３，Ｖ３）、（Ｖ３，Ｖ２）がそれぞれ選択されるとき、（３）式より、Ｖｏｕｔは、それぞれＶ１，Ｖ２，Ｖ３，Ｖ４となり、２つの参照電圧により４つのリニア電圧出力が可能であることが確認できる。

次に、図４（ｂ）は、Ｋ＝２、すなわち４ビットデータ（Ｂ４，Ｂ３，Ｂ２，Ｂ１）により１６個の電圧レベルを選択出力する場合の入出力レベル対応図である。このとき、参照電圧数は４個でよい。

４つの参照電圧を、第６、第７、第１０、第１１レベルＶ６、Ｖ７、Ｖ１０、Ｖ１１に設定すると、１６個の電圧レベルをリニアに出力することができる。

そして、図４（ｂ）に示された、４つの参照電圧から重複を含めて選択された（Ｖ（Ｔ１），Ｖ（Ｔ２））を、（３）式に代入すると、Ｖ１からＶ１６のＶｏｕｔが得られ、４つの参照電圧により１６個のリニア電圧出力が可能であることが確認できる。

以上、Ｋ＝１，２の場合について、図４（ａ）、図４（ｂ）に示したが、Ｋ＝３以上についても、２Ｋビットデータ（Ｂ（２Ｋ），Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ２，Ｂ１）に対し、２^Ｋ個の参照電圧により、４^Ｋ個のリニア電圧出力が可能である。

なお、２^Ｋ個の参照電圧のレベル設定は以下の式で設定される。

V_REF2＝1+(ε_０・4^０)＋(ε_１・4^１）+(ε_２・4^２)+ ‥‥ +(ε_K-1・4^Ｋ-1)
＝1 + Σ^K-1 _X=0(ε_x・4^x)
ただしε_X＝１，２ ・・・（４）

なお（２）、（４）式の相違点は、ε_Xがとり得る値が異なるだけである。

図５、図６は、それぞれ図３（ｂ）、図４（ｂ）に対応した各参照電圧を、端子Ｔ１、Ｔ２へ選択出力するときのビットデータの選択条件を示す図である。図５、図６に示すように、本発明において、端子Ｔ１への参照電圧の選択が偶数番目のビット信号に基づき行われ、端子Ｔ２への参照電圧の選択が奇数番目のビット信号に基づき行われる。この原理について、以下に説明する。

まず、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分する場合について説明する。デジタルデータが２Ｋビットデータのとき、出力電圧Ｖｏｕｔの１〜４^Kレベルは、２Ｋ桁の２進数（ｂ_K-1，ａ_K-1，ｂ_K-2，ａ_K-2，・・・，ｂ_１，ａ_１，ｂ_０，ａ_０）を用いると、次式（５）、（６）と表すことができる。

Vout＝１+（a₀・2^０）+（b₀・2^１）+（a_１・2^２）+（b_１・2^３）＋‥‥＋（ａ_K-1・2^２（K-1））＋（b_K-1・2^{２（K-1）+1}）
＝１＋Σ^K-1 _X=0（a_X・2^2x＋b_X・2^2x+1） ただしａ_X，ｂ_X＝０，１ ・・・（５）
＝１＋Σ^K-1 _X=0（a_X＋2・b_X）・4^x ただしａ_X，ｂ_X＝０，１ ・・・（６）

なお、ａ_X，ｂ_Xは、それぞれ２Ｋ桁の２進数の奇数桁、偶数桁の各値（０又は１）である。

また、２Ｋ桁の２進数は０〜（４^K−１）を表すため、右辺に１を加算し、左辺Voutの１〜４^Kまでのレベル数と一致させている。

また（６）式は、Ｋ桁の４進数表記でもある。そして、ａ_X，ｂ_X＝０，１に対する（ａ_X＋２・ｂ_X）の関係は、表１に示す関係となる。

ところで、出力電圧Ｖｏｕｔが、参照電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分する電圧レベルである場合、（１）式が成り立ち、また、参照電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）は（２）式で表される。

ここで、Ｖ（Ｔ１）、Ｖ（Ｔ２）を（２）式に基づき以下のように表す。

V（Ｔ１）＝１＋Σ^K-1 _X=0（β_X・４^X） ただしβ_X＝０，３ ・・・（７）

V（Ｔ２）＝１＋Σ^K-1 _X=0（α_X・４^X） ただしα_X＝０，３ ・・・（８）

そして（７）、（８）式を（１）式に代入すると以下の式が得られる。

Vout＝１＋Σ^K-1 _X=0｛（α_X＋２・β_X）／３｝・４^Ｘ ただしα_X，β_X＝０，３ ・・・（９）

（９）式のΣの項は、Ｋ桁の４進数を表し、（α_X＋２・β_X）／３は、各桁の値を表す。α_X，β_X＝０，３に対する（α_X＋２・β_X）／３の関係は表２に示す関係となる。

ここで、（９）式及び表２を、（６）式及び表１と比較してみると、両者は、同等の関係にあることがわかる。

これより、Ｖ（Ｔ１）、Ｖ（Ｔ２）が（２）式で規定され、（１）式の関係を満たすとき、Ｖｏｕｔの電圧レベルは、１〜４^Kレベルをとることができ、（２）式による参照電圧設定が正しいことが確認できる。

また表１、表２の比較より以下の関係が導かれる。

β_X＝３・ｂ_X ただしｂ_X＝０，１ ・・・（１０）

α_X＝３・ａ_X ただしａ_X＝０，１ ・・・（１１）

（１０）、（１１）式を（７）、（８）式に代入すると、
V（Ｔ１）＝１＋Σ^K-1 _X=0（３・ｂ_X・４^X） ただしｂ_X＝０，１ ・・・（１２）

V（Ｔ２）＝１＋Σ^K-1 _X=0（３・ａ_X・４^X） ただしａ_X＝０，１ ・・・（１３）

（１２）、（１３）式より、V（Ｔ１）のレベルは、Voutの２進数表記の偶数桁の各値（ｂ_X）で規定され、Ｖ（Ｔ２）のレベルは、Voutの２進数表記の奇数桁の各値（ａ_X）で規定される。

したがって、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分する電圧レベルの場合、端子Ｔ１、Ｔ２への参照電圧の選択がそれぞれ偶数番目のビット信号及び奇数番目のビット信号に基づき行われることが示された。

そこで、４ビットデータ（Ｂ４，Ｂ３，Ｂ２，Ｂ１）の入出力レベル対応図（図３（ｂ））より、参照電圧Ｖ１、Ｖ４，Ｖ１３，Ｖ１６がそれぞれＶ（Ｔ１）、Ｖ（Ｔ２）として選択される条件を抽出すると、図５のようになり、端子Ｔ１への各参照電圧の選択がビット信号（Ｂ４，Ｂ２）により規定され端子Ｔ２への各参照電圧の選択がビット信号（Ｂ３，Ｂ１）により規定されていることが確認できる。

なお、Voutの２進数表記と、参照電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の関係について説明する。Ｖ（Ｔ１）に関する（１２）式を以下のような２進数表記に変形する。

V（Ｔ１）＝１＋Σ^K-1 _X=0｛（２＋１）・ｂ_X・４^X｝
＝１＋Σ^K-1 _X=0（ｂ_X・２^２X+1＋ｂ_X・２^２X） ただしｂ_X＝０，１ ・・・（１４）

（５）式と（１４）式との比較より、Voutの出力レベルが２進数で対応付けられ、偶数桁がｂ_X、１桁下の奇数桁がａ_Xで表記される場合、（ｂ_X，ａ_X）と同じ２桁が（ｂ_X，ｂ_X）とされる電圧レベルがV（Ｔ１）となることが導かれる。

またＶ（Ｔ２）に関する（１３）式も同様に２進数表記に変形する。

V（Ｔ２）＝１＋Σ^K-1 _X=0（ａ_X・２^２X+1＋ａ_X・２^２X） ただしａ_X＝０，１ ・・・（１５）

（５）式と（１５）式との比較より、Voutの出力レベルが２進数で対応付けられ、偶数桁がｂ_X、１桁下の奇数桁がａ_Xで表記される場合、（ｂ_X，ａ_X）と同じ２桁が（ａ_X，ａ_X）とされる電圧レベルがV（Ｔ２）となることが導かれる。

例えば４ビットデータ（Ｂ４，Ｂ３，Ｂ２、Ｂ１）に対応するＶｏｕｔが、（０，１，０，０）の場合、
偶数桁のＢ４，Ｂ２の値より、Ｖ（Ｔ１）は（０，０，０，０）、
奇数桁のＢ３，Ｂ１の値より、Ｖ（Ｔ２）は（１，１，０，０）
となり、図３（ｂ）に示す関係と一致する。

なお、Ｖ（Ｔ１）、Ｖ（Ｔ２）が同じ参照電圧を選択する場合については、（１）式より、
Ｖ（Ｔ１）＝Ｖ（Ｔ２）＝Ｖｏｕｔ
であり、（１４）、（１５）式より、ｂ_X＝ａ_Xが導かれる。

したがって、Ｖ（Ｔ１）、Ｖ（Ｔ２）が同じ参照電圧を選択する場合、Ｖ（Ｔ１）を規定する２進数表記の偶数桁の各値（ｂ_X）と、Ｖ（Ｔ２）を規定する奇数桁の各値（ａ_X）は等しい関係となる。

例えば図５において、参照電圧Ｖ０１を、Ｖ（Ｔ１）、Ｖ（Ｔ２）へ選択出力する偶数ビットデータ（Ｂ４，Ｂ２）、奇数ビットデータ（Ｂ３，Ｂ１）は、共に（０，０）の等しい関係にあり、他の参照電圧についても同様である。

次に、出力電圧Ｖｏｕｔが、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分（外挿）する場合について説明する。なお、Ｖｏｕｔに関する（５）、（６）式、及び表１は、そのまま用いる。

出力電圧Ｖｏｕｔが参照電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を、１対２に、外分（外挿）する電圧レベルである場合、（３）式が成り立ち、また、参照電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）は（４）式で表される。

ここで、Ｖ（Ｔ１）、Ｖ（Ｔ２）を（４）式に基づき以下のように表す。

V（Ｔ１）＝１＋Σ^K-1 _X=0（β_X・４^X） ただしβ_X＝１，２ ・・・（１６）

V（Ｔ２）＝１＋Σ^K-1 _X=0（α_X・４^X） ただしα_X＝１，２ ・・・（１７）

（１６）、（１７）式を（３）式に代入すると以下の式が得られる。

Vout＝１＋Σ^K-1 _X=0（−α_X＋２・β_X）・４^Ｘ ただしα_X，β_X＝１，２ ・・・（１８）
（１８）式のΣの項は、Ｋ桁の４進数を表し、（−α_X＋２・β_X）は各桁の値を表す。
α_X，β_X＝１，２に対する（−α_X＋２・β_X）の関係は表３に示す関係となる。

ここで、（１８）式、及び表３を、（６）式及び表１と比較してみると、両者は、同等の関係にあることがわかる。

これより、Ｖ（Ｔ１）、Ｖ（Ｔ２）が（４）式で規定され、（３）式の関係を満たすとき、Ｖｏｕｔの電圧レベルは１〜４^Kレベルをとることができ、（４）式による参照電圧設定が正しいことが確認できる。

また、表１、表３の比較より以下の関係が導かれる。

β_X＝１＋ｂ_X ただしｂ_X＝０，１ ・・・（１９）

α_X＝２−ａ_X ただしａ_X＝０，１ ・・・（２０）

（１９）、（２０）式を（１６）、（１７）式に代入すると、
V（Ｔ１）＝１＋Σ^K-1 _X=0（１＋ｂ_X）・４^X ただし、ｂ_X＝０，１ ・・・（２１）

V（Ｔ２）＝１＋Σ^K-1 _X=0（２−ａ_X）・４^X ただし、ａ_X＝０，１ ・・・（２２）

（２１）、（２２）式より、V（Ｔ１）のレベルは、Voutの２進数表記の偶数桁の各値（ｂ_X）で規定され、Ｖ（Ｔ２）のレベルは、Voutの２進数表記の奇数桁の各値（ａ_X）で規定される。

したがって、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧レベルの場合、端子Ｔ１、Ｔ２への参照電圧の選択がそれぞれ偶数番目のビット信号及び奇数番目のビット信号に基づき行われることが示された。

そこで、４ビットデータ（Ｂ４，Ｂ３，Ｂ２，Ｂ１）の入出力レベル対応図（図４（ｂ））より、参照電圧Ｖ６、Ｖ７，Ｖ１０，Ｖ１１が、それぞれ、Ｖ（Ｔ１）、Ｖ（Ｔ２）として選択される条件を抽出すると、図６に示すようになり、端子Ｔ１への各参照電圧の選択がビット信号（Ｂ４，Ｂ２）により規定され、端子Ｔ２への各参照電圧の選択がビット信号（Ｂ３，Ｂ１）により規定されていることが確認できる。

なお、Voutの２進数表記と、参照電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の関係について説明する。Ｖ（Ｔ１）に関する（２１）式を以下のような２進数表記に変形する。

V（Ｔ１）＝１＋Σ^K-1 _X=0（１＋ｂ_X）・２^２X ただしｂ_X＝０，１ ・・・（２３）

（５）式と（２３）式との比較より、（１＋ｂ_X）は２K桁の２進数の奇数桁の値で
ｂ_X＝０のとき、（１＋ｂ_X）＝１
ｂ_X＝１のとき、（１＋ｂ_X）＝２
となる。

ただし、（１＋ｂ_X）＝２のときは、１桁繰り上がる。

したがって、Voutの出力レベルが２進数で対応付けられ、偶数桁がｂ_X、１桁下の奇数桁がａ_Xで表記される場合、ｂ_X＝０のとき（ｂ_X，ａ_X）と同じ２桁が（０，１）とされ、ｂ_X＝１のとき（ｂ_X，ａ_X）と同じ２桁が（１，０）とされる電圧レベルがV（Ｔ１）となることが導かれる。

またＶ（Ｔ２）に関する（２２）式も同様に２進数表記に変形する。

V（Ｔ２）＝１＋Σ^K-1 _X=0（２−ａ_X）・２^２X ただしａ_X＝０，１ ・・・（２４）

（５）式と（２４）式との比較より、（２−ａ_X）は２K桁の２進数の奇数桁の値で
ａ_X＝０のとき、（２−ａ_X）＝２
ａ_X＝１のとき、（２−ａ_X）＝１
となる。

ただし、（２−ａ_X）＝２のときは、１桁繰り上がる。

したがって、Voutの出力レベルが２進数で対応付けられ、偶数桁がｂ_X、１桁下の奇数桁がａ_Xで表記される場合、ａ_X＝０のとき、（ｂ_X，ａ_X）と同じ２桁が（１，０）とされ、ａ_X＝１のとき、（ｂ_X，ａ_X）と同じ２桁が（０，１）とされる電圧レベルがV（Ｔ２）となることが導かれる。

例えば４ビットデータ（Ｂ４，Ｂ３，Ｂ２、Ｂ１）に対応するＶｏｕｔが（０，１，０，０）の場合、偶数桁のＢ４，Ｂ２の値より、Ｖ（Ｔ１）は、（０，１，０，１）、奇数桁のＢ３，Ｂ１の値より、Ｖ（Ｔ２）は、（０，１，１，０）となり、図４（ｂ）に示す関係と一致する。

なお、Ｖ（Ｔ１）、Ｖ（Ｔ２）が同じ参照電圧を選択する場合については、（３）式より、Ｖ（Ｔ１）＝Ｖ（Ｔ２）＝Ｖｏｕｔであり、（２３）、（２４）式より、
（１＋ｂ_X）＝（２−ａ_X） ただしａ_X，ｂ_X＝０，１ が導かれる。これを満たす（ｂ_X，ａ_X）の条件は以下となる。

（ｂ_X，ａ_X）＝（０，１）、（１，０）

したがって、Ｖ（Ｔ１）、Ｖ（Ｔ２）が同じ参照電圧を選択する場合、Ｖ（Ｔ１）を規定する２進数表記の偶数桁の各値（ｂ_X）と、Ｖ（Ｔ２）を規定する奇数桁の各値（ａ_X）は相補（反転）の関係となる。

例えば、図６において、参照電圧Ｖ０６をＶ（Ｔ１）、Ｖ（Ｔ２）へ選択出力する偶数ビットデータ（Ｂ４，Ｂ２）、奇数ビットデータ（Ｂ３，Ｂ１）は、それぞれ（０，０）、（１，１）の相補（反転）の関係にあり、他の参照電圧についても同様である。

図７は、図１、図２の論理回路３００及びスイッチ群２００の構成の一例を示す図である。図７は、参照電圧Ｖ（ｎ）を端子Ｔ１、Ｔ２へ選択出力する回路構成を示す図である。参照電圧Ｖ（ｎ）の供給端子Ｎと端子Ｔ２間に接続されたトランジスタスイッチ２００１と、供給端子Ｎと端子Ｔ１間に接続されたトランジスタスイッチ２００２と、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）に基づきスイッチ２００１の制御端に論理演算値を出力する第１論理回路３１０１と、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）に基づきスイッチ２００２の制御端に論理演算値を出力する第２論理回路３２０１とを備えて構成される。

具体的には、スイッチ２００１、２００２は、Ｐチャネル型トランジスタスイッチで構成され、論理回路３１０１、３２０１は、ＮＡＮＤ回路で構成されている。ＮＡＮＤ回路３１０１、３２０１に入力される各ビット信号は、正信号またはその相補信号のいずれかが入力され、入力される全信号が、１となるときのみ出力される論理値が０となり、Ｐチャネル型トランジスタスイッチがオンとされる。なお、相補信号は、図中記載を省略している。

図８は、図７の変更例を示す図である。Ｐチャネル型トランジスタスイッチ２００１、２００２をＮチャネル型トランジスタスイッチ２００３、２００４に、ＮＡＮＤ回路３１０１、３２０１をＮＯＲ回路３１０２、３２０２に置き換えた構成であり、ＮＯＲ回路３１０２、３２０２に入力される各ビット信号は、正信号またはその相補信号のいずれかが入力され、入力される全信号が０となるときのみ出力される論理値が１となり、Ｎチャネル型トランジスタスイッチがオンとされる。

なお、図７のＮＡＮＤ回路３１０１、３２０１の出力に、インバータを介してＮチャネル型トランジスタスイッチ２００３、２００４の制御端に入力する構成としてもよいが、その場合、図８の構成よりもインバータを追加する分だけ素子数が増加する。

図９も、図７の変更例を示す図である。Ｐチャネル型トランジスタスイッチ２００１、２００２をＰチャネル及びＮチャネル型トランジスタよりなるトランスファーゲートスイッチ２００５、２００６に、ＮＡＮＤ回路３１０１、３２０１をＮＡＮＤ回路とインバータよりなる回路３１０３、３２０３に置き換えた構成である。

図７、図８の構成は、電源電圧範囲において、参照電圧がそれぞれ所定の電圧以上又は所定の電圧未満の場合などに適しており、例えば液晶表示装置のドット反転駆動用のＤＡＣなどに好適である。液晶表示装置のドット反転駆動では、データドライバより出力される階調信号電圧が対向基板電極の一定電圧Ｖｃｏｍ以上となる正極性階調信号電圧と、一定電圧Ｖｃｏｍ未満となる負極性階調信号電圧を備えている。

図７、図８の構成は、それぞれ正極用ＤＡＣ、負極用ＤＡＣに好適な構成である。一方、図９は、参照電圧が電源電圧範囲に及ぶ場合などに適しており、例えば液晶表示装置のコモン反転駆動用のＤＡＣなどに好適である。

液晶表示装置のコモン反転駆動では、対向基板電極の電圧Ｖｃｏｍが極性に応じて電位が変えられるため、データドライバより出力される正極性及び負極性の階調信号電圧がほぼ同じ電圧範囲に及ぶ。図９の構成は、このようなＤＡＣに好適である。

図１０は、図１、図２の論理回路３００及びスイッチ群２００の構成の別の例を示す図である。図１０では、図１、図２の第１及び第２論理回路３１０、３２０において、それぞれ入力されたビット信号が更に上位ビットグループと下位ビットグループとに分けられ、上位ビットグループと下位ビットグループごとに論理演算値が出力される構成とされている。

図１０を参照すると、参照電圧Ｖ（ｎ）を端子Ｔ１、Ｔ２へ選択出力する回路構成において、参照電圧Ｖ（ｎ）の供給端子Ｎと端子Ｔ２間に直列形態で接続されたトランジスタスイッチ２００７、２００８と、供給端子Ｎと端子Ｔ１間に接続されたトランジスタスイッチ２００９、２０１０を備えて構成されている。

さらに、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）の下位ビット（Ｂ（２Ｌ−１），・・・，Ｂ１）、及び、上位ビット（Ｂ（２Ｋ−１），・・・，Ｂ（２Ｌ＋１））のそれぞれに基づき、スイッチ２００７、２００８の制御端に論理演算値を出力する第１論理回路３１０の要素回路３１０４と、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）の下位ビット（Ｂ（２Ｌ），・・・，Ｂ２）及び上位ビット（Ｂ（２Ｋ），・・・，Ｂ（２Ｌ＋２））のそれぞれに基づきスイッチ２００９、２０１０の制御端に論理演算値を出力する第２論理回路３２０の要素回路３２０４を備えて構成されている。

具体的には、スイッチ２００７〜２０１０は、Ｐチャネル型トランジスタスイッチで構成され、論理回路３１０４、３２０４は、２組のＮＡＮＤ回路で構成されている。

なお、２組のＮＡＮＤ回路３１０４、３２０４に入力される各ビット信号は、正信号またはその相補信号のいずれかが入力され、入力される全信号が１となるときのみ出力される論理値が０となり、Ｐチャネル型トランジスタスイッチがオンとされる。

図１０の構成は、参照電圧Ｖ（ｎ）の供給端子Ｎと、端子Ｔ１、Ｔ２間に接続されるスイッチを複数個にすることにより、図７の構成よりも、スイッチを制御する論理回路の構成を簡素化することができる。また、入力ビット信号が共通の論理回路をまとめて共有することで論理回路全体の素子数を削減することも可能である。

図１１（Ａ）は、図１、図２の演算増幅回路５００の構成の一例を示す図であり、端子Ｔ１、Ｔ２の電圧を１対２の比率で内分（内挿）する電圧を増幅出力する演算増幅回路である。端子Ｔ１に一端が接続されたスイッチＳＷ１１と、スイッチＳＷ１１の他端と基準電圧Ｖｒｅｆ間に接続された容量Ｃ１１と、端子Ｔ２に一端が接続されたスイッチＳＷ１２と、スイッチＳＷ１２の他端とＶｒｅｆ間に接続された容量Ｃ１２と、スイッチＳＷ１２の他端とスイッチＳＷ１１の他端との間に接続されたスイッチＳＷ１３とを備え、スイッチＳＷ１１、ＳＷ１３、容量Ｃ１１の接続点が、差動増幅器５０１の非反転入力端子（＋）に接続されている。差動増幅器５０１は、出力端子が反転入力端子（−）に接続されたボルテージフォロワ構成とされる。

図１１（Ｂ）は、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３のオン・オフ制御を示す図である。

期間ｔ１で、スイッチＳＷ１１、ＳＷ１２がオンのとき、容量Ｃ１１、Ｃ１２の一端には、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が印加され、期間ｔ２で、スイッチＳＷ１１、ＳＷ１２がオフ、スイッチＳＷ１３がオンのとき、電荷再配分により差動増幅器５０１の非反転入力端の電圧が定まる。その電圧が差動増幅器５０１の出力端子より電圧Ｖｏｕｔとして増幅出力される。期間ｔ１、ｔ２における容量Ｃ１１、Ｃ１２の電荷保存則より、次式が成り立つ。
Ｃ１１・Ｖ（Ｔ１）＋Ｃ１２・Ｖ（Ｔ２）＝（Ｃ１１＋Ｃ１２）・Ｖｏｕｔ

容量Ｃ１１、Ｃ１２は、比率２対１の容量値に設定されると、上式より次式が導かれ、（１）式と同一となる。

Ｖｏｕｔ＝｛Ｃ１１・Ｖ（Ｔ１）＋Ｃ１２・Ｖ（Ｔ２）｝/（Ｃ１１＋Ｃ１２）
＝｛２・Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／３

図１１の構成は、多数の容量や多数のスイッチを必要とせず、２つの容量Ｃ１１、Ｃ１２とわずかなスイッチだけで構成できるとともに、繰り返し動作も必要なく、駆動時間の短縮は期間ｔ１だけである。このため高精度、高速駆動の大画面表示装置のデータドライバのＤＡＣ等に好適である。

図１２、図１３は、図１、図２の演算増幅回路５００の構成の一例を示す図であり、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率で外分（外挿）する電圧を増幅出力する演算増幅回路である。

これらの演算増幅回路は、容量と差動増幅器と、を有し、端子Ｔ１及びＴ２に与えられる参照電圧の差電圧を前記容量の端子間電圧として与え、端子Ｔ１又はＴ２の参照電圧の一方に又は一方から、前記容量の端子間電圧を、加算又は減算することで、端子Ｔ１とＴ２に与えられた参照電圧を外分した電圧を出力するように制御する手段を備えた構成である。

図１２（Ａ）には、演算増幅回路５００の構成の一例が示されており、図１２（Ｂ）は、第１乃至第３のスイッチＳＷ２１、ＳＷ２２、ＳＷ２３の１出力期間におけるオン、オフ制御状態が示されている。ＯＰアンプ等の差動増幅器５０１の非反転入力端子（＋）に第１の端子Ｔ１が接続され、差動増幅器５０１の反転入力端子（−）に一端が接続され、出力端子Ｖｏｕｔに他端が接続されているスイッチＳＷ２２と、差動増幅器５０１の反転入力端子に一端が接続され、容量Ｃ２０の一端に他端が接続されているスイッチＳＷ２３と、第２の端子Ｔ２に一端が接続され、容量Ｃ２０とスイッチＳＷ２３の接続点に他端が接続されているスイッチＳＷ２１とを備え、容量Ｃ２０はスイッチＳＷ２１、ＳＷ２３の接続点と出力端子Ｖｏｕｔ間に接続されている。

図１２（Ｂ）を参照すると、期間ｔ１において、スイッチＳＷ２３をオフ、スイッチＳＷ２１、ＳＷ２２をオンとすると、ボルテージフォロワ構成の差動増幅器５０１の出力端子電圧Ｖｏｕｔは、非反転入力端子（＋）の端子電圧Ｖ（Ｔ１）とされ、出力端子に接続された容量Ｃ２０の一端に電圧Ｖ（Ｔ１）が印加される。また容量Ｃ２０の他端（スイッチＳＷ２１、ＳＷ２３の接続点）には、第２の端子Ｔ２の電圧Ｖ（Ｔ２）が印加されるので、出力端子側を基準とした容量Ｃ１の端子間電圧は、
ΔＶ＝Ｖ（Ｔ２）−Ｖ（Ｔ１） ・・・（２５）
となる。

次に、期間ｔ２において、スイッチＳＷ２１、ＳＷ２２をオフとし、スイッチＳＷ２３をオンとすると、差動増幅器５０１の出力端子と反転入力端子間（−）に容量Ｃ２０が接続された回路構成とされ、反転入力端子（−）には、電圧（Ｖｏｕｔ＋ΔＶ）が印加される。また、ボルテージフォロワ構成の差動増幅器５０１は、非反転入力端子（＋）と反転入力端子（−）のそれぞれの印加電圧が等しいときに安定状態となるので、次式（２６）の関係が成り立つ。

Ｖ（Ｔ１）＝（Ｖｏｕｔ＋ΔＶ） ・・・（２６）

上記ΔＶの関係式（２５）、（２６）を用いて、Ｖｏｕｔについて解くと、
Ｖｏｕｔ＝２・Ｖ（Ｔ１）−Ｖ（Ｔ２） ・・・（２７）
となり、出力電圧Ｖｏｕｔは、第１の端子電圧Ｖ（Ｔ１）と第２の端子電圧Ｖ（Ｔ２）を、１対２に外分した電圧となる。

そして、第１の端子電圧が第２の端子電圧よりも低い場合（Ｖ（Ｔ１）＜Ｖ（Ｔ２））には、出力端子電圧Ｖｏｕｔは、第１の端子電圧Ｖ（Ｔ１）より低電位側に外分（外挿）され、第１の端子電圧が第２の端子電圧よりも高い場合（Ｖ（Ｔ１）＞Ｖ（Ｔ２））には、出力端子の電圧Ｖｏｕｔは、第１の端子電圧Ｖ（Ｔ１）より高電位側に外分（外挿）される。

図１３（Ａ）には、演算増幅回路５００の構成の別の例が示されており、図１３（Ｂ）は、図１３（Ａ）のスイッチＳＷ３１、ＳＷ３２、ＳＷ３３の１出力期間におけるオン、オフ制御状態が示されている。図１３（Ａ）において、端子Ｔ１に一端が接続されＯＰアンプ等の差動増幅器５０１の非反転入力端子（＋）に他端が接続されたスイッチＳＷ３１と、端子Ｔ１に一端が接続され他端が容量Ｃ３０の一端に接続されたスイッチＳＷ３３と、端子Ｔ２に一端が接続され他端が容量Ｃ３０の一端に接続されたスイッチＳＷ３２と、を備え、容量Ｃ３０の他端は非反転入力端子（＋）に接続され、出力端子は反転入力端子（−）に接続されている。

図１３（Ｂ）に示すように、期間ｔ１において、スイッチＳＷ３３をオフ、スイッチＳＷ３１、ＳＷ３２をそれぞれオンとすると、非反転入力端子（＋）には第１の端子Ｔ１の電圧Ｖ（Ｔ１）が印加され、容量Ｃ３０の一端（スイッチＳＷ３２、ＳＷ３３の接続点）には第２の端子Ｔ２の電圧Ｖ（Ｔ２）が印加され、非反転入力端子（＋）側を基準とした容量Ｃ３０の端子間電圧は、
ΔＶ＝Ｖ（Ｔ２）−Ｖ（Ｔ１） ・・・（２８）
となる。

次に、期間ｔ２において、スイッチＳＷ３１、ＳＷ３２をオフ、スイッチＳＷ３３をオンとすると、端子Ｔ１と非反転入力端子（＋）間に容量Ｃ３０が接続された回路構成とされ、非反転入力端子（＋）には、電圧｛Ｖ（Ｔ１）−ΔＶ｝が印加される。したがって、ボルテージフォロワ構成の差動増幅器５０１の出力端子電圧Ｖｏｕｔには、非反転入力端子（＋）の電圧が出力され、次式（２９）の関係が成り立つ。

Ｖｏｕｔ＝Ｖ（Ｔ１）−ΔＶ ・・・（２９）

上記ΔＶの関係式（２８）、（２９）を用いてＶｏｕｔについて解くと、
Ｖｏｕｔ＝２・Ｖ（Ｔ１）−Ｖ（Ｔ２） ・・・（３０）
となり、出力電圧Ｖｏｕｔは、第１の端子電圧Ｖ（Ｔ１）と第２の端子電圧Ｖ（Ｔ２）を１対２に外分した電圧となる。

そして、第１の端子電圧が第２の端子電圧よりも低い場合（Ｖ（Ｔ１）＜Ｖ（Ｔ２））には、出力端子電圧Ｖｏｕｔは第１の端子電圧Ｖ（Ｔ１）より低電位側に外分（外挿）され、第１の端子電圧が第２の端子電圧よりも高い場合（Ｖ（Ｔ１）＞Ｖ（Ｔ２））には、出力端子の電圧Ｖｏｕｔは、第１の端子電圧Ｖ（Ｔ１）より高電位側に外分（外挿）される。

図１１乃至図１３では、図１、図２の演算増幅回路５００の容量とスイッチを含む代表的な構成例を示した。しかし昨今、表示装置は高い表示品質のための多階調化が求められ、それに伴い高精度出力化の要求が高まっている。そのため、図１１〜図１３に様々な高精度化機能を付加することもできる。

図１４（Ａ）は、図１１の演算増幅回路を高精度化したもので、図１１の差動増幅器５０１の出力オフセットの補正機能を備えた演算増幅回路５００の一例である。図１４（Ａ）を参照すると、この演算増幅回路は、非反転入力端（＋）に、基準電圧Ｖｒｅｆが入力され、反転入力端（−）に容量Ｃ１１、Ｃ１２の一端が接続された差動増幅器５０１と、端子Ｔ１と容量Ｃ１１の他端との間に接続されたスイッチＳＷ１１と、端子Ｔ２と容量Ｃ１２の他端との間に接続されたスイッチＳＷ１２と、スイッチＳＷ１１と容量Ｃ１１の接続点と、スイッチＳＷ１２と容量Ｃ１２の接続点との間に接続されたスイッチＳＷ１３と、差動増幅器５０１の出力端子と反転入力端（−）との間に接続されたスイッチＳＷ１４と、差動増幅器５０１の出力端子と、スイッチＳＷ１１と容量Ｃ１１の接続点との間に接続されたスイッチＳＷ１５とを備えて構成されている。なお、容量Ｃ１１、Ｃ１２の容量比は２対１とされる。

図１４（Ｂ）は、図１４（Ａ）のスイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５のオン・オフ制御を示す図である。期間ｔ１において、スイッチＳＷ１１、ＳＷ１２、ＳＷ１４をオン、スイッチＳＷ１３、ＳＷ１５をオフとすると、差動増幅器５０１の反転入力端（−）に接続される容量Ｃ１１、Ｃ１２の一端の電圧は、基準電圧Ｖｒｅｆに対してオフセットΔを含む電圧（Ｖｒｅｆ＋Δ）となり、容量Ｃ１１、Ｃ１２の他端の電圧は、それぞれ電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）が印加される。期間ｔ２において、スイッチＳＷ１１、ＳＷ１２、ＳＷ１４をオフ、スイッチＳＷ１３、ＳＷ１５をオンとすると、容量Ｃ１１、Ｃ１２間の電荷再分配により、差動増幅器５０１の出力端子と反転入力端（−）との電圧差が定まる。期間ｔ１、ｔ２における容量Ｃ１１、Ｃ１２の電荷保存則より、次式が成り立つ。

Ｃ１１・｛Ｖ（Ｔ１）−（Ｖｒｅｆ＋Δ）｝＋Ｃ１２・｛Ｖ（Ｔ２）｝−（Ｖｒｅｆ＋Δ）｝＝（Ｃ１１＋Ｃ１２）・｛Ｖｏｕｔ−（Ｖｒｅｆ＋Δ）｝

ここで、（Ｖｒｅｆ＋Δ）の項は打ち消され、容量Ｃ１１、Ｃ１２が比率２対１の容量値の場合、上式より、Ｖｏｕｔは以下の式で与えられ、（１）式と同一となる。

Ｖｏｕｔ＝｛Ｃ１１・Ｖ（Ｔ１）＋Ｃ１２・Ｖ（Ｔ２）｝/（Ｃ１１＋Ｃ１２）
＝｛２・Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／３

以上のように、図１４（Ａ）の演算増幅回路は、差動増幅器５０１の出力オフセットに依存せず、端子Ｔ１、Ｔ２の電圧を１対２の比率で内分（内挿）する電圧を増幅出力することができる。

図１５は、図１、図２の演算増幅回路５００の構成の更に別の一例を示す図であり、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を、１対２の比率で内分（内挿）する電圧を増幅出力する演算増幅回路である。図１５は、特許文献２（米国特許第６２４６４５１号明細書）のＦＩＧ．２）のアンプ部を応用した構成である。特許文献２のアンプ部は、入力対の一方が出力端に接続された複数の差動対を有し、各差動対の入力対の他方に２つの電圧を選択的に入力することにより、２つの電圧を等分割する複数の電圧レベルを出力可能としたものである。

一方、図１５は、端子Ｔ１、Ｔ２の電圧を、１対２の比率で内分（内挿）すればよく、入力対の一方が出力端に接続された３つの差動対を有し、２つの差動対の入力対の他方に端子Ｔ１を、１つの差動対の入力対の他方に端子Ｔ２を固定接続した構成である。

図１５を参照すると、負荷回路をなすカレントミラー（トランジスタ５２０、５２１よりなる）に出力対が共通に接続された３つの差動対（差動トランジスタ対５１１、５１２と、電流源トランジスタ５１７、差動トランジスタ対５１３、５１４と電流源トランジスタ５１８、差動トランジスタ対５１５、５１６と電流源トランジスタ５１９）を備え、差動対（５１１、５１２）の非反転入力と反転入力をなすトランジスタ５１１、５１２のゲートは、端子Ｔ２と出力端子に接続され、差動対（５１３、５１４）の非反転入力と反転入力（トランジスタ５１３、５１４のゲート）は、端子Ｔ１と出力端子に接続され、差動対（５１５、５１６）の非反転入力と反転入力（トランジスタ５１５、５１６のゲート）は、端子Ｔ１と出力端子に接続されており、増幅器５２２は、カレントミラー（５２０、５２１）の出力端（トランジスタ５１５、５２１の接続点）の電圧を入力し、出力端は出力端子に接続されている。

図１５において、３対の差動トランジスタ対を同じサイズのトランジスタで構成し、それぞれの差動対を駆動する電流源（５１７、５１８、５１９）も等しく設定した場合、Ｖ（Ｔ１）とＶ（Ｔ２）を、１：２に内挿する電圧を出力電圧Ｖｏｕｔとして出力することができる。なお、図１５において、２組の差動トランジスタ対５１３、５１４と、電流源トランジスタ５１８、差動トランジスタ対５１５、５１６と電流源トランジスタ５１９を、チャネル幅をそれぞれ２倍とした１組の差動トランジスタ対と電流量を２倍とした電流源トランジスタの構成に置き換えることもできる。

図１６は、図１、図２の演算増幅回路５００の構成の更に別の一例を示す図で、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率で外分（外挿）する電圧を増幅出力する演算増幅回路である。

図１６は、入力対の一方が端子Ｔ１に接続された２つの差動対を有し、入力対の他方が端子Ｔ２及び出力端子に接続された構成である。具体的には、負荷回路をなすカレントミラー（トランジスタ５３７、５３８よりなる）に出力対が共通に接続された２つの差動対（差動トランジスタ対５３１、５３２及び電流源トランジスタ５３５からなる差動対と、差動トランジスタ対５３３、５３４及び電流源トランジスタ５３６からなる差動対）を備え、差動対（５３１、５３２）の非反転入力と反転入力をなすトランジスタ５３１、５３２のゲートは、端子Ｔ１と端子Ｔ２に接続され、差動対（５３３、５３４）の非反転入力と反転入力（トランジスタ５３３、５３４のゲート）は、端子Ｔ１と出力端子に接続されており、増幅器５３９は、カレントミラー（５３７、５３８）の出力端（トランジスタ５３１、５３３、５３８の接続点）の電圧を入力し、出力端は出力端子に接続されている。

図１６において、２対の差動トランジスタ対を同じサイズのトランジスタで構成し、それぞれの差動対を駆動する電流源（５３５、５３６）も等しく設定した場合、Ｖ（Ｔ１）とＶ（Ｔ２）を１：２に外挿する電圧を出力電圧Ｖｏｕｔとして出力することができる。

図１６が端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率で外分（外挿）できる原理について、図１７を参照して説明する。

図１７は、Ｖ（Ｔ１）＞Ｖ（Ｔ２）の場合の作用を説明する図であり、ドレイン・ソース間電流Ｉｄｓと電圧Ｖとの関係（Ｖ−Ｉ）を示す図であり、トランジスタ５３１、５３２の特性曲線１と、トランジスタ５３３、５３４の特性曲線２が示されている。それぞれのトランジスタの動作点は、それぞれの特性曲線上に存在する。なお、２つの差動対のそれぞれのソース電位が個別に変化することにより、２つの特性曲線は、互いに、横軸方向にずれているだけである。

トランジスタ５３１、５３２、５３３、５３４のそれぞれの動作点ａ、ｂ、ｃ、ｄに対応する電流（ドレイン・ソース間電流）を、それぞれＩａ、Ｉｂ、Ｉｃ、Ｉｄとすると、図１７における各トランジスタの電流の関係として、次式（３１）、（３２）が成り立つ。

Ｉａ＋Ｉｂ＝Ｉｃ＋Ｉｄ ・・・（３１）
Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ ・・・（３２）

ここで、（３１）式は、電流源５３５、５３６に流れる電流が等しいことにより導かれる式であり、（３２）式は、カレントミラー（５３７、５３８）の入出力電流が等しいことにより導かれる式である。

上記関係式を解くと、次式（３３）が導かれる。

Ｉａ＝Ｉｄ、Ｉｂ＝Ｉｃ ・・・（３３）

（３３）式より、４つの動作点ａ、ｂ、ｃ、ｄは、図１７のように定まる。トランジスタ５３１、５３３の動作点ａ、ｃは、図１７の横軸Ｖに対して、Ｖ＝Ｖ（Ｔ１）が共通である。したがって、４つの動作点を結ぶ図形は平行四辺形となり、辺ａｄと辺ｂｃは等しいので、出力電圧Ｖｏｕｔは、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を、１対２に外分（外挿）する電圧となる。

図１７は、Ｖ（Ｔ１）≧Ｖ（Ｔ２）の場合の作用を示す図であるが、Ｖ（Ｔ１）≦Ｖ（Ｔ２）の場合も、同様に、出力電圧Ｖｏｕｔは、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分（外挿）する電圧となる。

図１８は、本発明の実施形態で、多出力ＤＡＣの構成示す図である。参照電圧発生回路１００は、複数のデコーダ４００（論理回路３００とスイッチ群２００からなる）に対して共有することができる。

図１９は、本発明の表示装置の実施形態の構成を示す図である。データドライバ９８０は、図１８の構成よりなる本発明のデータドライバで、ｍ（＝２Ｋ）ビットデータ入力でリニア出力とされている。

図１９では、ｎビットのデータをｍ（ｍ＞ｎ）ビットに変換するためのデータ変換テーブル９９１と、データ変換テーブル９９１に基づき、データ変換を行うデータ変換回路９９０とを備えている。

データ変換テーブル９９１は、例えば液晶のガンマカーブや液晶や有機ＥＬのＲＧＢごとの特性に対応させたものなどが好適である。データ変換テーブル９９１とデータ変換回路９９０は、データドライバ９８０にｍ（＝２Ｋ）ビットデータが入力される構成であればよく、図１９のように表示コントローラー９５０とリンクさせて備えるのが簡単である。

図２０は、演算増幅回路５００が端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分（内挿）出力するときの本発明の８ビットＤＡＣの入出力レベル対応図である。

図２０は、図３（ａ）、（ｂ）を８ビットに拡張したものである。図２０は、図１、図２において、Ｋ＝４、すなわち８ビットデータ（Ｂ８，Ｂ７，Ｂ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１）により、２５６個の電圧レベルを選択出力する場合の入出力レベル対応図である。参照電圧数は１６個で、（２）式に従ってレベル設定される。１６個の参照電圧は、第１、第４、第１３、第１６、第４９、第５２、第６１、第６４、第１９３、第１９６、第２０５、第２０８、第２４１、第２４４、第２５３、第２５６レベルに設定され、２５６個の電圧レベルを、リニア出力とすることができる。

図２１は、演算増幅回路５００が端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分（外挿）出力するときの本発明の８ビットＤＡＣの入出力レベル対応図である。図２１は、図４（ａ）、図４（ｂ）を８ビットに拡張したものである。図２１は、図１、図２において、Ｋ＝４、すなわち８ビットデータ（Ｂ８，Ｂ７，Ｂ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１）により２５６個の電圧レベルを選択出力する場合の入出力レベル対応図である。参照電圧数は１６個で、（４）式に従ってレベル設定される。この１６個の参照電圧は第８６、第８７、第９０、第９１、第１０２、第１０３、第１０６、第１０７、第１５０、第１５１、第１５４、第１５５、第１６６、第１６７、第１７０、第１７１レベルに設定され、２５６個の電圧レベルをリニア出力とすることができる。

図５、図６において、説明したように、本発明のＤＡＣでは、端子Ｔ１への参照電圧の選択が偶数番目のビット信号に基づき行われ、端子Ｔ２への参照電圧の選択が奇数番目のビット信号に基づき行われる。図２２、図２３は、それぞれ図２０、図２１に対応した各参照電圧を端子Ｔ１、Ｔ２へ選択出力するときのビットデータの選択条件を示す図である。

図２４は、図２２における１６個の参照電圧のうち参照電圧Ｖ００１、Ｖ００４、Ｖ０１３、Ｖ０１６を端子Ｔ１、Ｔ２へ選択出力するスイッチ群と論理回路の構成例を示す図である。図２４のスイッチ群と論理回路は、図７に基づき、構成されている。端子Ｎ００１と端子Ｔ１の間のスイッチ２２１１、端子Ｎ００１と端子Ｔ２の間のスイッチ２１１１を備え、スイッチ２２１１、２１１１はＮＡＮＤ３２１１、３１１１によってオン・オフが制御され、ＮＡＮＤ３２１１はＢ２、Ｂ４、Ｂ６、Ｂ８の反転信号を入力とし、ＮＡＮＤ３１１１はＢ１、Ｂ３、Ｂ５、Ｂ７の反転信号を入力とする。端子Ｎ０１６と端子Ｔ１の間のスイッチ２２１４、端子Ｎ０１６と端子Ｔ２の間のスイッチ２１１４を備え、スイッチ２２１４、２１１４はＮＡＮＤ３２１４、３１１４によってオン・オフが制御され、ＮＡＮＤ３２１４はＢ２、Ｂ４と、Ｂ６、Ｂ８の反転を入力とし、ＮＡＮＤ３１１４はＢ１、Ｂ３と、Ｂ５、Ｂ７の反転を入力とする。

図２５は、図２３における、１６個の参照電圧のうち参照電圧Ｖ０８６、Ｖ０８７、Ｖ０９０、Ｖ０９１を端子Ｔ１、Ｔ２へ選択出力するスイッチ群と論理回路の構成例を示す図である。図２５のスイッチ群と論理回路は、図７に基づき構成されている。

図２６は、図２４と同様に、参照電圧Ｖ００１、Ｖ００４、Ｖ０１３、Ｖ０１６を端子Ｔ１、Ｔ２へ選択出力するスイッチ群と論理回路の構成例を示す図で、スイッチ群と論理回路は、図１０に基づき構成されている。図２６において、奇数番目のビット信号（Ｂ７，Ｂ５，Ｂ３，Ｂ１）は、下位ビット（Ｂ３，Ｂ１）と上位ビット（Ｂ７，Ｂ５）に分けられ、偶数番目のビット信号（Ｂ８，Ｂ６，Ｂ４，Ｂ２）は下位ビット（Ｂ４，Ｂ２）と上位ビット（Ｂ８，Ｂ６）に分けられている。

なお、図２２より、参照電圧Ｖ００１、Ｖ００４、Ｖ０１３、Ｖ０１６を選択する上位ビット（Ｂ７，Ｂ５）及び（Ｂ８，Ｂ６）の条件は、ともに、（０，０）となるため、スイッチ２１３５、２２３５、及び、論理回路３１３５、３２３５は、それぞれの下位ビットに対して共有された構成とすることができる。このような共有により、更に素子数を削減することができる。

また、下位ビットについても、例えば図２２の参照電圧Ｖ００１、Ｖ０４９、Ｖ１９３、Ｖ２４１を選択する（Ｂ３，Ｂ１）及び（Ｂ４，Ｂ２）は、ともに（０，０）となるため、論理回路３１３１、３２３１を共有し、その出力をそれぞれ対応するスイッチの制御端に入力する構成としてもよい。

図２７は、図２５と同様に参照電圧Ｖ０８６、Ｖ０８７、Ｖ０９０、Ｖ０９１を端子Ｔ１、Ｔ２へ選択出力するスイッチ群と論理回路の構成例を示す図で、スイッチ群と論理回路は、図１０に基づき構成されている。図２７においても、奇数番目のビット信号（Ｂ７，Ｂ５，Ｂ３，Ｂ１）は下位ビット（Ｂ３，Ｂ１）と上位ビット（Ｂ７，Ｂ５）に分けられ、偶数番目のビット信号（Ｂ８，Ｂ６，Ｂ４，Ｂ２）は下位ビット（Ｂ４，Ｂ２）と上位ビット（Ｂ８，Ｂ６）に分けられている。なお、図２３より、参照電圧Ｖ０８６、Ｖ０８７、Ｖ０９０、Ｖ０９１を選択する上位ビット（Ｂ７，Ｂ５）及び（Ｂ８，Ｂ６）の条件はそれぞれ（１，１）、（０，０）となるため、スイッチ２１４５、２２４５及び論理回路３１４５、３２４５はそれぞれの下位ビットに対して共有された構成とすることができる。このような共有により、更に素子数を削減することができる。また、下位ビットについても、例えば図２３の参照電圧Ｖ０８６、Ｖ１０２、Ｖ１５０、Ｖ１６６を選択する（Ｂ３，Ｂ１）及び（Ｂ４，Ｂ２）はそれぞれ（１，１）、（０，０）となるため、論理回路３１４１、３２４１を共有し、その出力をそれぞれ対応するスイッチの制御端に入力する構成としてもよい。

上記では、複数の参照電圧をパラレルに端子Ｔ１、Ｔ２に選択出力し、その電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の一定比率で演算増幅出力するＤＡＣについて説明したが、端子Ｔ１、Ｔ２への選択出力がタイムシリアルに行われる構成であってもよい。この場合、端子Ｔ１、Ｔ２への選択出力期間をそれぞれ設けるため、実質駆動期間がその分短くなるが、図４０、図４１のシリアルＤＡＣに比べれば十分短い。

また論理回路やスイッチ群の素子数を更に大幅に削減できるため、省面積化に効果的である。以下では端子Ｔ１、Ｔ２への選択出力が、タイムシリアルに行われる、ＤＡＣの構成について説明する。

図２８のＤＡＣは、２^Ｋ個の参照電圧（Ｖ（１）、Ｖ（２）、・・・、Ｖ（２^Ｋ））を発生する参照電圧発生回路１００と、２Ｋビットのデジタルデータ信号（Ｂ（２Ｋ），Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ２，Ｂ１）が入力され、その偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）と奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）がそれぞれのビットグループごとに分けられ、各ビットグループごとに論理演算値をシリアル出力する論理回路３０１と、その論理演算値に基づき２^Ｋ個の参照電圧からそれぞれのビットグループごとに１つずつを選択して端子Ｔ１にシリアル出力するスイッチ群２０２と、端子Ｔ１にシリアル入力される２つの電圧の少なくとも一方を保持する容量を含み、その２つの電圧を１対２の比率で内分（内挿）又は外分（外挿）する電圧を増幅出力する演算増幅回路５１０とを備えて構成される。論理回路３０１は、入力データ制御回路３３０と論理回路３２０で構成される。なお、参照電圧発生回路１００は、図１と同様の構成である。また演算増幅回路５１０については、後に、図２９乃至図３３を参照して、具体例を説明する。

図２８に示す構成は、図１の構成から、端子Ｔ２及び端子Ｔ２への電圧選択に寄与する第１論理回路３１０、第１スイッチ群２０１を取り除き、図１の第２論理回路３２０の前段に、入力データ制御回路３３０を付加した構成である。

入力データ制御回路３３０は、２Ｋビットのデジタルデータ信号（Ｂ（２Ｋ），Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ２，Ｂ１）を、偶数番目及び奇数番目のビットグループに分け、制御信号２に基づき、それぞれのビットグループのデータを、Kビット単位で、論理回路３２０へシリアルに出力する。入力データ制御回路３３０は、後述する図３５の３３０A、図３６の３３０Bのように簡単に構成することができる。この入力データ制御回路（３３０A、３３０B）の素子数の増加は、十分少ない。このため、図２８のＤＡＣは、図１よりも素子数を大幅に削減でき、省面積で構成することができる。

なお、入力データ制御回路３３０は、演算増幅回路５１０が端子Ｔ１にシリアル入力される２つの電圧を１対２の比率で内分（内挿）する電圧を出力する構成の場合、偶数番目及び奇数番目のビットグループのデータを、制御信号２に応じて、そのままＫビット単位に出力する。

一方、入力データ制御回路３３０は、演算増幅回路５１０が端子Ｔ１にシリアル入力される２つの電圧を１対２の比率で外分（外挿）する電圧を出力する構成の場合、偶数番目及び奇数番目のビットグループの一方のデータを反転し、制御信号２に応じて、Ｋビット単位に出力する。

論理回路３０１が、入力データ制御回路３３０と、図１の第２論理回路３２０及び第２スイッチ群２０２で構成できる理由について説明する。

まず、演算増幅回路５１０が、端子Ｔ１にシリアル入力される２つの電圧を１対２の比率で内分（内挿）する電圧を出力する構成の場合について説明する。図５の説明において、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として同じ参照電圧が選択される場合、Ｖ（Ｔ１）を規定する２進数表記の偶数桁の各値（ｂ_X）と、Ｖ（Ｔ２）を規定する奇数桁の各値（ａ_X）は等しい関係となることを示した。すなわち、図１のＤＡＣにおいて、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）に基づき所定の参照電圧を端子Ｔ１へ選択出力する第２論理回路３２０とスイッチ群２０２と、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）に基づき所定の参照電圧を端子Ｔ２へ選択出力する第１論理回路３１０とスイッチ群２０１は、同一作用である。

したがって、図２８において、入力データ制御回路３３０より偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）と、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）がタイムシリアルに論理回路３２０に入力されても、それぞれ正しい参照電圧を電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として端子Ｔ１へ選択出力することができる。偶数番目及び奇数番目のビット信号の入力順序は入替可能である。

次に、演算増幅回路５１０が、端子Ｔ１にシリアル入力される２つの電圧を１対２の比率で外分（外挿）する電圧を出力する構成の場合について説明する。図６の説明において、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として同じ参照電圧が選択される場合、Ｖ（Ｔ１）を規定する２進数表記の偶数桁の各値（ｂ_X）と、Ｖ（Ｔ２）を規定する奇数桁の各値（ａ_X）は相補（反転）の関係となることを示した。

すなわち、図１のＤＡＣにおいて、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）に基づき所定の参照電圧を端子Ｔ１へ選択出力する第２論理回路３２０とスイッチ群２０２と、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）に基づき所定の参照電圧を端子Ｔ２へ選択出力する第１論理回路３１０とスイッチ群２０１は、相補作用である。したがって図２８において、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）はそのまま論理回路３２０に入力されれば、正しい参照電圧を端子Ｔ１へ選択出力することができる。

また、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）は、各ビットデータを反転して論理回路３２０に入力されれば、正しい参照電圧を端子Ｔ１へ選択出力することができる。したがって、図２８の入力データ制御回路３３０は、奇数番目のビット信号の各ビットデータのみを反転出力するように制御される。そして偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）と反転された奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）がタイムシリアルに論理回路３２０に入力されれば、それぞれ正しい参照電圧を電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）として端子Ｔ１へ選択出力することができる。偶数番目及び奇数番目のビット信号の入力順序は入替可能である。

なお、図２８において、論理回路３２０とスイッチ群２０２が、図１の第１論理回路３１０と第１スイッチ群２０１で構成され、２つの参照電圧がシリアル出力される端子を端子Ｔ１から端子Ｔ２に置き換えた構成とすることもできる。ただしこのとき、外挿動作を行う演算増幅回路５１０が用いられる場合には、入力データ制御回路３３０は、偶数番目のビット信号を反転出力し、奇数番目のビット信号はそのまま出力するように制御される。

次に、図２８のＤＡＣに好適な演算増幅回路５１０について、主な構成例を図２９乃至図３３を参照して説明する。なお、以下の構成例では、偶数番目のビット信号の後に奇数番目のビット信号により参照電圧の選択が行われる構成を示す。

図２９は、図２８のＤＡＣにおいて、タイムシリアルに端子Ｔ１へ選択出力される２つの電圧を、１対２の比率で内分（内挿）する電圧を出力する演算増幅回路５１０の構成の一例を示す図であり、図１１の演算増幅回路を変更したものである。図２９（Ａ）は、図１１（Ａ）の端子Ｔ２を端子Ｔ１に接続しただけの構成である。図２９（Ｂ）は、図２９（Ａ）において、１データ期間（ｔ１〜ｔ３）におけるスイッチＳＷ１１、ＳＷ１２、ＳＷ１３のオン、オフ制御のタイムチャートである。

期間ｔ１において、図２９（Ａ）のスイッチＳＷ１１をオン、スイッチＳＷ１２、ＳＷ１３をオフとする。このとき、図２８において、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）が入力データ制御回路３３０から出力されて論理回路３２０へ入力される。そして、端子Ｔ１には、偶数番目のビット信号に基づいて選択された参照電圧（第１選択電圧とする）が出力され、オン状態のスイッチＳＷ１１を介してボルテージフォロワ構成の差動増幅器５０１の非反転入力端子（＋）に入力されるとともに、容量Ｃ１１に電荷を供給して、容量Ｃ１１と差動増幅器５０１の非反転入力端子（＋）との接続点の電位を、第１選択電圧に保持する。

次に、期間ｔ２において、スイッチＳＷ１１、ＳＷ１３をオフ、スイッチＳＷ１２をオンとする。このとき、図２８において、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）が入力データ制御回路３３０から出力されて論理回路３２０に入力される。そして、端子Ｔ１には、奇数番目のビット信号に基づいて選択された参照電圧（第２選択電圧とする）が出力され、オン状態のスイッチＳＷ１２を介して、容量Ｃ１２に電荷が供給され、スイッチＳＷ１２と容量Ｃ１２との接続点の電位を第２選択電圧に保持する。

また、差動増幅器５０１の非反転入力端子（＋）の電位は、スイッチＳＷ１１がオフとされた後も、容量Ｃ１１に保持された電荷により、第１選択電圧が保たれる。

そして、期間ｔ３において、スイッチＳＷ１１、ＳＷ１２をオフ、スイッチＳＷ１３をオンとすると、図１１と同様に、容量Ｃ１１と容量Ｃ１２の容量比に応じて、電荷が再配分される。容量Ｃ１１と容量Ｃ１２の容量比が２対１のとき、差動増幅器５０１の非反転入力端子（＋）の端子電圧は、第１選択電圧と第２選択電圧を１対２に内分（内挿）する電圧となり、その増幅出力が、電圧Ｖｏｕｔとして、出力端子に出力される。

なお、出力電圧Ｖｏｕｔは、期間ｔ１、ｔ２では、第１選択電圧とされ、期間ｔ３において、第１選択電圧と第２選択電圧を１対２に内分（内挿）する電圧となる。

また、上記第１選択電圧と第２選択電圧は、図１のＤＡＣにおけるＶ（Ｔ１）、Ｖ（Ｔ２）に等しく、図２９を用いた図２８のＤＡＣは、内挿作用を行う図１のＤＡＣと同等である。

また、図２９では、期間ｔ１、ｔ２で、入力データ制御回路３３０から出力された偶数番目及び奇数番目のビット信号が順次論理回路３２０にシリアル入力される例を示したが、偶数番目及び奇数番目のビット信号の論理回路３２０への入力順序を入れ替える構成としてもよい。この場合、図２９（Ｂ）の期間ｔ１、ｔ２で、スイッチＳＷ１１、ＳＷ１２をオンとする順序も入れ替える。

図３０は、図２８のＤＡＣにおいて、タイムシリアルに、端子Ｔ１へ選択出力される２つの電圧を、１対２の比率で外分（外挿）する電圧を出力する演算増幅回路５１０の構成の一例であり、図１２の演算増幅回路を変更したものである。

図３０（Ａ）は、図１２（Ａ）の端子Ｔ２を端子Ｔ１に接続し、スイッチＳＷ２０と容量Ｃ２１を追加した構成であり、その他は図１２（Ａ）と同様である。

図３０（Ａ）において、スイッチＳＷ２０は、端子Ｔ１と差動増幅器５０１の非反転入力端子（＋）との間に接続され、容量Ｃ２１は、差動増幅器５０１の非反転入力端子（＋）とスイッチＳＷ２０との接続点と基準電圧Ｖｒｅｆとの間に接続される。

図３０（Ｂ）は、図３０（Ａ）の構成において、１データ期間（ｔ１〜ｔ３）におけるスイッチＳＷ２０、ＳＷ２１、ＳＷ２２、ＳＷ２３のオン、オフ制御のタイムチャートである。図３０（Ｂ）を参照すると、期間ｔ１において、スイッチＳＷ２０、ＳＷ２２をオン、スイッチＳＷ２１、ＳＷ２３をオフとする。このとき、図２８において、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）が入力データ制御回路３３０から出力されて論理回路３２０に入力される。そして、端子Ｔ１には、偶数番目のビット信号に基づいて選択された参照電圧（第１選択電圧とする）が出力され、スイッチＳＷ２０を介して、ボルテージフォロワ構成（スイッチＳ２２がオン）の差動増幅器５０１の非反転入力端子（＋）に入力されるとともに、容量Ｃ２１に電荷を供給して、容量Ｃ２１と差動増幅器５０１の非反転入力端子（＋）との接続点の電位を、第１選択電圧に保持する。また、差動増幅器５０１より増幅出力された第１選択電圧が、出力端子に接続された容量Ｃ２０に印可される。

次に、期間ｔ２において、スイッチＳＷ２０、ＳＷ２３をオフ、スイッチＳＷ２１、ＳＷ２２をオンとする。このとき、図２８において、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）が入力データ制御回路３３０から反転出力されて論理回路３２０に入力される。そして、端子Ｔ１には、奇数番目のビット信号に基づいて選択された参照電圧（第２選択電圧とする）が出力され、スイッチＳＷ２１を介して、容量Ｃ２０に第２選択電圧が印加され、容量Ｃ２０には、第１選択電圧と第２選択電圧の電位差が保持される。また、差動増幅器５０１の非反転入力端子（＋）の電位は、スイッチＳＷ２０がオフとされた後も、容量Ｃ２１に保持された電荷により、第１選択電圧が保たれる。

そして、期間ｔ３において、スイッチＳＷ２０、ＳＷ２１、ＳＷ２２をオフ、スイッチＳＷ２３をオンとすると、図１２と同様に、差動増幅器５０１の出力電圧Ｖｏｕｔは、第１選択電圧と第２選択電圧を、１対２に外分（外挿）する電圧となる。

なお、出力電圧Ｖｏｕｔは、期間ｔ１、ｔ２では第１選択電圧とされ、期間ｔ３で第１選択電圧と第２選択電圧を１対２に外分（外挿）する電圧となる。また上記第１選択電圧と第２選択電圧は、図１のＤＡＣにおけるＶ（Ｔ１）、Ｖ（Ｔ２）に等しく、図３０を用いた図２８のＤＡＣは、外挿作用を行う図１のＤＡＣと同等である。

図３１は、図２８のＤＡＣにおいて、タイムシリアルに端子Ｔ１へ選択出力される２つの電圧を、１対２の比率で内分（内挿）する電圧を出力する演算増幅回路５１０の構成の一例を示す図であり、図１５の演算増幅回路を変更したものである。図３１（Ａ）は、図１５の端子Ｔ２を端子Ｔ１に接続し、スイッチＳＷ４１と容量Ｃ４１を付加した構成で、その他は、図１５と同様である。図３１（Ａ）において、スイッチＳＷ４１は端子Ｔ１と差動対（５１３，５１４）、差動対（５１５，５１６）の非反転入力端子（トランジスタ５１３、５１５のゲート）との間に接続され、容量Ｃ４１は同非反転入力端子とＳＷ４１との接続点と基準電圧ＶＳＳとの間に接続される。

図３１（Ｂ）は、１データ期間（ｔ１〜ｔ２）におけるスイッチＳＷ４１のオン、オフ制御のタイムチャートである。図３１（Ｂ）を参照すると、期間ｔ１において、スイッチＳＷ４１をオンとする。このとき、図２８において、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）が入力データ制御回路３３０から出力されて論理回路３２０に入力される。そして、端子Ｔ１には、偶数番目のビット信号に基づいて選択された参照電圧（第１選択電圧とする）が出力され、３つの差動対（５１１，５１２）、（５１３，５１４）、（５１５，５１６）の非反転入力端子（トランジスタ５１１、５１３、５１５のゲート）に入力されるとともに、容量Ｃ４１に電荷を供給して、容量Ｃ４１とトランジスタ５１３、５１５のゲートとの接続点の電位を第１選択電圧に保持する。このとき、図３１（Ａ）は、ボルテージフォロワ構成となっており、出力電圧Ｖｏｕｔは第１選択電圧となる。

次に、期間ｔ２において、スイッチＳＷ４１をオフとする。このとき、図２８において、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）が入力データ制御回路３３０から出力されて論理回路３２０に入力される。そして、端子Ｔ１には、奇数番目のビット信号に基づいて選択された参照電圧（第２選択電圧とする）が出力され、差動対（５１１，５１２）の非反転入力端子（トランジスタ５１１）に第２選択電圧が印加される。また、トランジスタ５１３、５１５のゲートの電位は、ＳＷ４１がオフとされた後も、容量Ｃ４１に保持された電荷により、第１選択電圧が保たれる。したがって、図１５と同様に、出力電圧Ｖｏｕｔは第１選択電圧と第２選択電圧を１対２に内分（内挿）する電圧となる。

なお、上記第１選択電圧と第２選択電圧は、図１のＤＡＣにおけるＶ（Ｔ１）、Ｖ（Ｔ２）に等しく、図３１を用いた図２８のＤＡＣは、内挿作用を行う図１のＤＡＣと同等である。

また、図３１では、期間ｔ１、ｔ２で、入力データ制御回路３３０から出力された偶数番目及び奇数番目のビット信号が順次論理回路３２０にシリアル入力される例を示したが、偶数番目及び奇数番目のビット信号の論理回路３２０への入力順序を入れ替える場合には、図３１（Ａ）のスイッチＳＷ４１及び容量Ｃ４１を、端子Ｔ１とトランジスタ５１１のゲートとの間に接続するように変更すればよい（不図示）。

図３２は、図２８のＤＡＣにおいて、タイムシリアルに端子Ｔ１へ選択出力される２つの電圧を、１対２の比率で外分（外挿）する電圧を出力する演算増幅回路５１０の構成の一例を示す図であり、図１６の演算増幅回路を変更したものである。図３２（Ａ）は、図１６の端子Ｔ２を端子Ｔ１に接続し、スイッチＳＷ５１と容量Ｃ５１を付加した構成であり、その他は図１６と同様である。図３２（Ａ）において、スイッチＳＷ５１は端子Ｔ１と差動対（５３１，５３２）、（５３３，５３４）の非反転入力端子（トランジスタ５３１、５３３のゲート）との間に接続され、容量Ｃ５１は同非反転入力端子とスイッチＳＷ５１との接続点と基準電圧ＶＳＳとの間に接続される。

図３２（Ｂ）は、１データ期間（ｔ１〜ｔ２）における、スイッチＳＷ５１のオン、オフ制御のタイムチャートである。

図３２（Ｂ）を参照すると、期間ｔ１において、スイッチＳＷ５１をオンとする。このとき、図２８において、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）が入力データ制御回路３３０から出力されて論理回路３２０に入力される。そして、端子Ｔ１には、偶数番目のビット信号に基づいて選択された参照電圧（第１選択電圧とする）が出力され、差動対（５３１，５３２）の入力対の両端及び、差動対（５３３，５３４）の非反転入力端子（トランジスタ５３３のゲート）に入力されるとともに、容量Ｃ５１に電荷を供給して、容量Ｃ５１とトランジスタ５３１のゲートとの接続点の電位を第１選択電圧に保持する。このとき、図３２（Ａ）は、ボルテージフォロワ構成となっており、出力電圧Ｖｏｕｔは第１選択電圧となる。

次に、期間ｔ２において、スイッチＳＷ５１をオフとする。このとき、図２８において、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）が入力データ制御回路３３０から反転出力されて論理回路３２０に入力される。そして、端子Ｔ１には、奇数番目のビット信号に基づいて選択された参照電圧（第２選択電圧とする）が出力され、差動対（５３１，５３２）の反転入力端子（トランジスタ５３２）に第２選択電圧が印加される。また、トランジスタ５３１のゲートの電位は、ＳＷ５１がオフとされた後も、容量５１に保持された電荷により、第１選択電圧が保たれる。したがって、図１６と同様に、出力電圧Ｖｏｕｔは第１選択電圧と第２選択電圧を１対２に外分（外挿）する電圧となる。

なお、上記第１選択電圧と第２選択電圧は、図１のＤＡＣにおけるＶ（Ｔ１）、Ｖ（Ｔ２）に等しく、図３２を用いた図２８のＤＡＣは、外挿作用を行う図１のＤＡＣと同等である。

また、図３２では、期間ｔ１、ｔ２で、入力データ制御回路３３０から出力された偶数番目及び奇数番目のビット信号が順次論理回路３２０にシリアル入力される例を示したが、偶数番目及び奇数番目のビット信号の論理回路３２０への入力順序を入れ替える場合には、図３２（Ａ）のスイッチＳＷ５１及び容量Ｃ５１を、端子Ｔ１とトランジスタ５３２のゲートとの間に接続するように変更すればよい（不図示）。

図３３は、図３２の変更例を示す図である。図３２に示した例では、期間ｔ１で差動対（５３３，５３４）がボルテージフォロワとして動作するが、差動対（５３１，５３２）はボルテージフォロワとして動作しない。それに対して、図３３に示す例では、期間ｔ１で、２つの差動対（５３１，５３２）、（５３３，５３４）がボルテージフォロワとして動作するようにしたものである。これにより、第１選択電圧を出力する期間ｔ１の駆動能力が向上する。

図３４は、図２８を多出力化した多出力ＤＡＣである。参照電圧発生回路１００の参照電圧及び制御信号１、２は、論理回路３０１とスイッチ群２０２よりなるデコーダ４００の複数個に対して共通とされる。デコーダ４００は１つの出力端子からタイムシリアルに、演算増幅回路５１０（図２８参照）に出力信号を出力する。

図３５、図３６は、図２６、図２７の４つの参照電圧を選択出力するスイッチ群と論理回路の構成を、図２８のＤＡＣに適した構成に変更したものである。

図３５は、図２８の内挿動作を行う８ビットＤＡＣにおいて、４つの参照電圧Ｖ００１、Ｖ００４、Ｖ０１３、Ｖ０１６を、入力データ制御回路からタイムシリアルに出力される偶数番目のビット信号（Ｂ８，Ｂ６，Ｂ４，Ｂ２）と奇数番目のビット信号（Ｂ７，Ｂ５，Ｂ３，Ｂ１）に応じて順次端子Ｔ１へ選択出力するための入力データ制御回路とスイッチ群と論理回路の構成である。

図３５の構成は、図２６において端子Ｔ２及び端子Ｔ２への電圧選択に寄与する論理回路とスイッチ群を取り除き、入力データ制御回路３３０Ａ（図２８参照）を付加することで構成できる。

入力データ制御回路３３０Ａは、複数個のスイッチで構成され、制御信号２に応じて、偶数番目のビット信号（Ｂ８，Ｂ６，Ｂ４，Ｂ２）を出力するときは、スイッチ３３２、３３４、３３６、３３８がオン、スイッチ３３１、３３３、３３５、３３７がオフとされ、論理回路３２３１〜３２３５等へ出力される。

一方、奇数番目のビット信号（Ｂ７，Ｂ５，Ｂ３，Ｂ１）が入力されるときは、スイッチ３３２、３３４、３３６、３３８がオフ、スイッチ３３１、３３３、３３５、３３７がオンとされ、同様に論理回路３２３１〜３２３５等へ出力される。これにより、論理回路とスイッチ群を構成する素子数を図２６の構成に対して、半減させることができる。なお、入力データ制御回路３３０Ａの構成は簡素であり、これによる素子数の増分は十分小さい。

図３６は、図２８の外挿動作を行う８ビットＤＡＣにおいて、４つの参照電圧Ｖ０８６、Ｖ０８７、Ｖ０９０、Ｖ０９１を、入力データ制御回路からタイムシリアルに出力される偶数番目のビット信号（Ｂ８，Ｂ６，Ｂ４，Ｂ２）と奇数番目のビット信号（Ｂ７，Ｂ５，Ｂ３，Ｂ１）の反転信号に応じて順次端子Ｔ１へ選択出力するための入力データ制御回路とスイッチ群と論理回路の構成である。

図３６の構成は、図２７において端子Ｔ２及び端子Ｔ２への電圧選択に寄与する論理回路とスイッチ群を取り除き、入力データ制御回路３３０Ｂを付加することで構成できる。入力データ制御回路３３０Ｂは、入力データ制御回路３３０Ａにインバータを加えて構成され、制御信号２に応じて、偶数番目のビット信号（Ｂ８，Ｂ６，Ｂ４，Ｂ２）を出力するときは、スイッチ３３２、３３４、３３６、３３８がオン、スイッチ３３１、３３３、３３５、３３７がオフとされ、論理回路３２４１〜３２４５等へ出力される。一方、奇数番目のビット信号（Ｂ７，Ｂ５，Ｂ３，Ｂ１）が入力されるときは、スイッチ３３２、３３４、３３６、３３８がオフ、スイッチ３３１、３３３、３３５、３３７がオンとされ、インバータで反転された信号が論理回路３２４１〜３２４５等へ出力される。これにより論理回路とスイッチ群を構成する素子数を、図２７の構成に対して半減させることができる。なお、入力データ制御回路３３０Ｂの構成は簡素であり、これによる素子数の増分は十分小さい。

以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施形態に係るデジタルアナログ変換回路（ＤＡＣ）である。 本発明の第１の実施形態の変更例である。 （ａ）、（ｂ）は、演算増幅回路５００が端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分（内挿）出力するときのＤＡＣの入出力レベル対応図である。 演算増幅回路５００が端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分（外挿）出力するときの本発明のＤＡＣの入出力レベル対応図である。 図３（ｂ）に対応した各参照電圧を端子Ｔ１、Ｔ２へ選択出力するときのビットデータの選択条件を示す図である。 図４（ｂ）に対応した各参照電圧を端子Ｔ１、Ｔ２へ選択出力するときのビットデータの選択条件を示す図である。 図１、図２の論理回路３００及びスイッチ群２００の構成の一例を示す図である。 図７の変形例を示す図である。 図７の変形例を示す図である。 図１、図２の論理回路３００及びスイッチ群２００の構成の別の例を示す図である。 図１、図２の演算増幅回路５００の構成の一例を示す図で、端子Ｔ１、Ｔ２の電圧を１対２の比率で内分（内挿）する電圧を増幅出力する演算増幅回路である。 （Ａ）は、図１、図２の演算増幅回路５００の構成の一例を示す図で、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率で外分（外挿）する電圧を増幅出力する演算増幅回路の構成、（Ｂ）はスイッチのオン・オフ制御を示す図である。 （Ａ）は、図１、図２の演算増幅回路５００の構成の一例を示す図で、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率で外分（外挿）する電圧を増幅出力する演算増幅回路の構成、（Ｂ）はスイッチのオン・オフ制御を示す図である。 図１１の演算増幅回路を高精度化したもので、図１１の差動増幅器の出力オフセットの補正機能を備えた演算増幅回路５００の一例を示す図である。 図１、図２の演算増幅回路５００の構成の更に別の一例を示す図で、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率で内分（内挿）する電圧を増幅出力する演算増幅回路である。 図１、図２の演算増幅回路５００の構成の更に別の一例を示す図で、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２の比率で外分（外挿）する電圧を増幅出力する演算増幅回路である。 ドレイン・ソース間電流Ｉｄｓと電圧Ｖとの関係を示す図である。 本発明の実施形態の多出力ＤＡＣの構成を示す図である 本発明の表示装置の実施形態を示す図である。 演算増幅回路５００が端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に内分（内挿）出力するときの８ビットＤＡＣの入出力レベル対応図である。 演算増幅回路５００が端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分（外挿）出力するときの本発明の８ビットＤＡＣの入出力レベル対応図である。 図２０に対応した各参照電圧を端子Ｔ１、Ｔ２へ選択出力するときのビットデータの選択条件を示す図である。 図２１に対応した各参照電圧を端子Ｔ１、Ｔ２へ選択出力するときのビットデータの選択条件を示す図である。 図２２における１６個の参照電圧のうち参照電圧Ｖ００１、Ｖ００４、Ｖ０１３、Ｖ０１６を端子Ｔ１、Ｔ２へ選択出力するスイッチ群と論理回路の構成例を示す図である。 図２３における１６個の参照電圧のうち参照電圧Ｖ０８６、Ｖ０８７、Ｖ０９０、Ｖ０９１を端子Ｔ１、Ｔ２へ選択出力するスイッチ群と論理回路の構成例を示す図である。 図２４のスイッチ群と論理回路の構成の変形例を示す図である。 図２５のスイッチ群と論理回路の構成の変形例を示す図である。 本発明の別の実施形態のＤＡＣの構成を示す図である。 （Ａ）は、図２８のＤＡＣにおいて、タイムシリアルに端子Ｔ１へ選択出力される２つの電圧を、１対２の比率で内分（内挿）する電圧を出力する演算増幅回路５１０の構成、（Ｂ）はスイッチのオン・オフ制御を示す図である。 （Ａ）は、図２８のＤＡＣにおいて、タイムシリアルに端子Ｔ１へ選択出力される２つの電圧を、１対２の比率で外分（外挿）する電圧を出力する演算増幅回路５１０の構成、（Ｂ）はスイッチのオン・オフ制御を示す図である。 （Ａ）は、図２８のＤＡＣにおいて、タイムシリアルに端子Ｔ１へ選択出力される２つの電圧を、１対２の比率で内分（内挿）する電圧を出力する演算増幅回路５１０の構成、（Ｂ）はスイッチのオン・オフ制御を示す図である。 （Ａ）は、図２８のＤＡＣにおいて、タイムシリアルに端子Ｔ１へ選択出力される２つの電圧を、１対２の比率で外分（外挿）する電圧を出力する演算増幅回路５１０の構成、（Ｂ）はスイッチのオン・オフ制御を示す図である。 図３３の変形例を示す図である。 本発明の別の実施形態の多出力ＤＡＣの構成を示す図である。 図２２における１６個の参照電圧のうち参照電圧Ｖ００１、Ｖ００４、Ｖ０１３、Ｖ０１６を、タイムシリアルに端子Ｔ１へ選択出力する入力データ制御回路とスイッチ群と論理回路の構成例を示す図である。 図２３における１６個の参照電圧のうち参照電圧Ｖ０８６、Ｖ０８７、Ｖ０９０、Ｖ０９１を、タイムシリアルに端子Ｔ１へ選択出力する入力データ制御回路とスイッチ群と論理回路の構成例を示す図である。 アクティブマトリクス駆動方式の液晶表示装置の典型的な構成を示す図である。 （ａ）、（ｂ）は、液晶表示装置において広く一般に使用されている従来ＤＡＣの一例を示す図である。 抵抗ストリングＤＡＣと容量アレイＤＡＣを組み合わせた８ビットＤＡＣの構成例を示す図である。 シリアルＤＡＣの構成例を示す図である。 ボルテージフォロワ回路のオフセットを補償する機能を備えたシリアルＤＡＣの構成を示す図である。

符号の説明

１００ 参照電圧発生回路
１０１ ボルテージフォロワ回路
２００ スイッチ群
２０１ 第１スイッチ群
２０２ 第２スイッチ群
３００、３０１ 論理回路
３１０ 第１論理回路
３２０ 第２論理回路
３３０、３３０Ａ、３３０Ｂ 入力データ制御回路
３３１〜３３８ スイッチ
４００ デコーダ
５００、５１０ 演算増幅回路
５０１ 差動増幅器
５１１〜５１６、５３１〜５３４ Ｎチャネルトランジスタ
５１７〜５１９、５３５、５３６ 定電流源
５２０、５２１、５３７、５３８ Ｐチャネルトランジスタ
５２２、５３９ 増幅器
８１１ 階調電圧発生回路
８１２ 選択部
８１２Ａ トランスファスイッチ
８１３ 論理回路
８１３Ａ 論理回路（ＮＡＮＤ回路）
８１５ 差動増幅器
８２１ 参照電圧発生回路
８２２、８２３ 論理回路
８２４ 選択部
８２５〜８２９ スイッチ
８３５〜８３９ 容量素子
８３０ 増幅器
８４１、８４２、８４３ スイッチ
８４４、８４５ 容量
８４６ ボルテージフォロワ回路
８５１、８５２、８５３、８５７、８５８ スイッチ
８５４、８５５ 容量
８５６ 差動増幅器
９５０ 表示コントローラー
９６０ 表示部（ＬＣＤパネル）
９６１ 走査線
９６２ データ線
９６３ ＴＦＴ
９６４ 画素電極
９６５ 液晶（液晶容量）
９６６ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
９９０ データ変換回路
９９１ データ変換テーブル
２００１、２００２、２００３、２００４ トランジスタスイッチ
２００５〜２０１０、２１１１〜２１１４、２１２１〜２１２４、２１３１〜２１３４、２２１１〜２２１４、２２２１〜２２２４、２２３１〜２２３５、２２４１から２２４５ トランスファゲートスイッチ
３１０１ 第１論理回路（ＮＡＮＤ）
３１０２ 第１論理回路（ＮＯＲ）
３１１１〜３１１４、３１２１〜３１２４、３１３１〜３１３５、３１４１〜３１４５、３２１１〜３２１４、３２２１〜３２２４、３２３１〜３２３５、３２４１〜３２４５、ＮＡＮＤ
３２０１ 第２論理回路（ＮＡＮＤ）
３２０２ 第２論理回路（ＮＯＲ）
３１０３ 第１論理回路
３２０３ 第２論理回路
３１０４ 第１論理回路
３２０４ 第２論理回路

Claims (41)

1. 互いに電圧値が異なる複数の参照電圧を出力する参照電圧発生回路と、
   入力された複数ビットのデジタルデータ信号のうち奇数及び偶数ビットの一方よりなる複数ビット（「第１のビットグループ」という）を論理演算した結果を出力する第１の論理回路と、
   前記複数ビットのデジタルデータ信号のうち奇数及び偶数ビットの他方よりなる複数のビット（「第２ビットグループ」という）を論理演算した結果を出力する第２の論理回路と、
   前記参照電圧発生回路から出力される複数の参照電圧のうち、前記第１及び第２の論理回路のそれぞれの出力に応じて、重複も含めて２つ選択し、該選択した２つの電圧を、第１、第２の端子に供給するスイッチ群と、
   前記第１及び第２の端子から入力された電圧に対して、予め定められた演算を施してなる出力電圧を出力する増幅回路と、
   を備えた、ことを特徴とするデジタルアナログ変換器。
2. 前記スイッチ群が、少なくとも１つの参照電圧について前記参照電圧の供給端子と前記第１、第２の端子との間にそれぞれ接続され、前記第１、第２の論理回路での論理演算結果によりそれぞれオン・オフ制御される第１、第２のスイッチを備えている、ことを特徴とする請求項１記載のデジタルアナログ変換器。
3. 前記第１及び第２の論理回路にそれぞれ入力される前記第１及び第２のビットグループが上位ビットグループと下位ビットグループとに分けられ、
   前記第１及び第２の論理回路は、前記上位ビットグループごとの論理演算結果、前記下位ビットグループごとの論理演算結果を出力する、ことを特徴とする請求項１記載のデジタルアナログ変換器。
4. 前記スイッチ群として、少なくとも１つの参照電圧について前記参照電圧の供給端子と前記第１の端子との間に直列に接続された２つのスイッチと、前記参照電圧の供給端子と前記第２の端子との間に直列に接続された２つのスイッチと、を備え、
   前記参照電圧の供給端子と前記第１の端子との間の２つのスイッチが、前記第１の論理回路での前記上位ビットグループの論理演算結果と、下位ビットグループの論理演算結果とによりそれぞれオン・オフ制御され、
   前記参照電圧の供給端子と前記第２の端子との間の２つのスイッチが、前記第２の論理回路での前記上位ビットグループの論理演算結果と、下位ビットグループの論理演算結果とによりそれぞれオン・オフ制御される、ことを特徴とする請求項３記載のデジタルアナログ変換器。
5. 前記スイッチ群が、前記第１、第２の端子にそれぞれ一端が接続された第１、第２のスイッチを備え、
   少なくとも１つの参照電圧について前記参照電圧の供給端子と前記第１のスイッチの他端との間に接続された第３のスイッチと、前記参照電圧の供給端子と前記第２のスイッチの他端との間に接続された第４のスイッチと、を備え、
   前記第１、第２スイッチが、前記第１、第２の論理回路での前記上位ビットグループの論理演算結果によりそれぞれオン・オフ制御され、
   前記第３、第４スイッチが、前記第１、第２の論理回路での前記下位ビットグループの論理演算結果によりそれぞれオン・オフ制御される、ことを特徴とする請求項３記載のデジタルアナログ変換器。
6. 前記増幅回路が、前記第１、第２の端子に供給される電圧を予め定められた内分比で内分した電圧を出力する、ことを特徴とする請求項１記載のデジタルアナログ変換器。
7. 前記増幅回路が、前記第１及び第２の端子の電圧を１対２の比率で内分した電圧を出力する、ことを特徴とする請求項１記載のデジタルアナログ変換器。
8. 前記増幅回路が、前記第１、第２の端子に供給される電圧を予め定められた外分比で外分した電圧を出力する、ことを特徴とする請求項１記載のデジタルアナログ変換器。
9. 前記増幅回路が、前記第１及び第２の端子の電圧を１対２の比率で外分した電圧を出力する、ことを特徴とする請求項１記載のデジタルアナログ変換器。
10. 前記増幅回路が、容量素子とスイッチを含み、
    前記第１、第２の端子の電圧を前記容量素子及びスイッチの接続切替により演算して出力する、ことを特徴とする請求項１記載のデジタルアナログ変換器。
11. 前記増幅回路が、オフセットをキャンセルする手段を有する、ことを特徴とする請求項１０記載のデジタルアナログ変換器。
12. 前記増幅回路が、出力端子が反転入力端子に帰還接続された差動増幅器と、
    前記第１の端子と前記差動増幅器の非反転入力端子との間に接続された第１のスイッチと、
    前記第２の端子に一端が接続された第２のスイッチと、
    前記第２のスイッチの他端と前記非反転入力端子との間に接続された第３のスイッチと、
    前記第１のスイッチと前記第３のスイッチと前記非反転入力端子との接続点と基準電圧端子との間に接続された第１の容量と、
    前記第２のスイッチと前記第３のスイッチとの接続点と、前記基準電圧端子との間に接続された第２の容量と、
    を備えている、ことを特徴とする請求項１記載のデジタルアナログ変換器。
13. 前記増幅回路が、前記第１の端子に非反転入力端子が接続された差動増幅器と、
    前記第２の端子に一端が接続された第１のスイッチと、
    前記第１のスイッチの他端と前記差動増幅器の出力端子との間に接続された容量と、
    前記第１のスイッチの他端と前記容量との接続点と前記差動増幅器の反転入力端子との間に接続された第２のスイッチと、
    前記差動増幅器の反転入力端子と前記出力端子との間に接続された第３のスイッチと、
    を備えている、ことを特徴とする請求項１記載のデジタルアナログ変換器。
14. 前記増幅回路が、出力端子が反転入力端子に帰還接続された差動増幅器と、
    前記第１の端子と前記差動増幅器の非反転入力端子との間に接続された第１のスイッチと、
    前記第１の端子に一端が接続された第２のスイッチと、
    前記第２のスイッチの他端と前記差動増幅器の非反転入力端子との間に接続された容量と、
    前記第２の端子と、前記第２のスイッチと前記容量との接続点との間に接続された第３のスイッチと、
    を備えている、ことを特徴とする請求項１記載のデジタルアナログ変換器。
15. 前記増幅回路が、差動増幅器と、
    前記第１の端子に一端が接続された第１のスイッチと、
    前記第２の端子に一端が接続された第２のスイッチと、
    前記第２のスイッチの他端に一端が接続され、前記第１のスイッチの他端に他端が接続された第３のスイッチと、
    前記第１のスイッチの他端と前記差動増幅器の反転入力端子との間に接続された第１の容量と、
    前記第２のスイッチの他端と前記差動増幅器の反転入力端子との間に接続された第２の容量と、
    前記反転入力端子と前記差動増幅器の出力端子との間に接続された第４のスイッチと、
    前記第１、第３のスイッチと前記第１の容量との接続点と前記差動増幅器の出力端子との間に接続された第５のスイッチと、
    を備え、前記差動増幅器の非反転入力端子には基準電圧が入力される、ことを特徴とする請求項１記載のデジタルアナログ変換器。
16. 前記増幅回路は、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される複数の差動対と、
    前記負荷回路と前記複数の差動対の出力対の共通接続点の少なくとも１つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段と、
    を有し、
    前記複数の差動対のうち所定個の差動対の入力対の一方は前記第１の端子に接続され、残りの差動対の入力対の一方は前記第２の端子に接続され、
    前記複数の差動対の入力対の他方は前記出力端子に共通に接続されている、ことを特徴とする請求項１記載のデジタルアナログ変換器。
17. 前記増幅回路は、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される複数の差動対と、
    前記負荷回路と前記複数の差動対の出力対の共通接続点の少なくとも１つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段と、
    を有し、
    前記複数の差動対の入力対の一方は前記第１の端子に共通に接続され、
    前記複数の差動対の入力対のうちの所定個の差動対の入力対の他方は前記第２の端子に接続され、残りの差動対の入力対の他方は前記出力端子に接続されている、ことを特徴とする請求項１記載のデジタルアナログ変換器。
18. 互いに電圧値が異なる複数の参照電圧を出力する参照電圧発生回路と、
    入力された複数ビットのデジタルデータ信号のうち奇数及び偶数ビットの一方よりなる複数ビット（「第１ビットグループ」という）を論理演算した第１の演算結果と、奇数及び偶数ビットの他方よりなる複数ビット（「第２ビットグループ」という）を論理演算した第２の演算結果とを、順次、出力する論理回路と、
    前記参照電圧発生回路から出力される複数の参照電圧のうち、前記論理回路から出力される第１及び第２の演算結果に応じて、重複も含めて、順次、第１、第２の電圧として選択し、該選択した第１、第２の電圧を１つの端子に順次供給するスイッチ群と、
    前記１つの端子より、前記第１、第２の電圧を順次入力し、前記第１、第２の電圧に対して予め定められた演算を施してなる出力電圧を出力する増幅回路と、
    を備えた、ことを特徴とするデジタルアナログ変換器。
19. 前記増幅回路が、前記１つの端子より順次供給される前記第１、第２の電圧を予め定められた内分比で内分した電圧を出力する、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
20. 前記増幅回路が、前記１つの端子より順次供給される前記第１、第２の電圧を１対２の比率で内分した電圧を出力する、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
21. 前記増幅回路が、前記１つの端子より順次供給される前記第１、第２の電圧を予め定められた外分比で外分した電圧を出力する、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
22. 前記増幅回路が、前記１つの端子より順次供給される前記第１、第２の電圧を１対２の比率で外分した電圧を出力する、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
23. 前記増幅回路が、容量素子とスイッチを含み、
    前記１つの端子より順次供給される前記第１、第２の電圧を、前記容量素子及びスイッチの接続切替により演算して出力する、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
24. 前記演算増幅回路が、オフセットをキャンセルする手段を有する、ことを特徴とする請求項２３記載のデジタルアナログ変換器。
25. 前記入力された複数ビットのデジタルデータ信号のうち、制御信号に基づき、前記第１ビットグループを出力し、つづいて、前記第２ビットグループを出力するように制御する入力データ制御回路を備え、
    前記入力データ制御回路の出力が前記論理回路に供給される、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
26. 前記入力データ制御回路は、前記増幅回路が前記１つの端子より順次供給される前記第１、第２の電圧を内分した電圧を出力する構成の場合、前記第１及び第２のビットグループのビットデータを、前記制御信号に応じて順次出力し、
    前記増幅回路が前記１つの端子より順次供給される前記第１、第２の電圧を外分した電圧を出力する構成の場合、前記第１及び第２のビットグループの一方を反転し、前記制御信号に応じて順次出力する、ことを特徴とする請求項２５記載のデジタルアナログ変換器。
27. 前記スイッチ群が、前記１つの端子に一端が接続された第１のスイッチを備え、
    少なくとも１つの参照電圧について前記参照電圧の供給端子と前記第１のスイッチの他端との間に接続された第２のスイッチを備え、
    前記第１のスイッチが、前記論理回路における前記第１及び第２ビットグループの上位ビットグループの論理演算結果によりオン・オフ制御され、
    前記第２のスイッチが、前記論理回路における前記第１及び第２ビットグループの下位ビットグループの論理演算結果によりオン・オフ制御される、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
28. 前記増幅回路が、出力端子が反転入力端子に帰還接続された差動増幅器と、
    前記１つの端子と前記差動増幅器の非反転入力端子との間に接続された第１のスイッチと、
    前記１つの端子に一端が接続された第２のスイッチと、
    前記第２のスイッチの他端と前記非反転入力端子との間に接続された第３のスイッチと、
    前記第１のスイッチと前記第３のスイッチと前記非反転入力端子との接続点と基準電圧端子との間に接続された第１の容量と、
    前記第２のスイッチと前記第３のスイッチとの接続点と前記基準電圧端子との間に接続された第２の容量と、
    を備えている、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
29. 前記増幅回路が、差動増幅器と、
    前記１つの端子に一端が接続され他端が前記差動増幅器の非反転入力端子に接続された第１のスイッチと、
    前記１つの端子に一端が接続された第２のスイッチと、
    前記差動増幅器の反転入力端子と前記出力端子との間に接続された第３のスイッチと、
    前記第２のスイッチの他端と前記差動増幅器の出力端子との間に接続された第１の容量と、
    前記第２のスイッチの他端と前記差動増幅器の反転入力端子との間に接続された第４のスイッチと、
    前記第１のスイッチの他端と基準電圧端子との間に接続された第２の容量と、
    を備えている、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
30. 前記増幅回路が、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される複数の差動対と、
    前記負荷回路と前記複数の差動対の出力対の共通接続点の少なくとも１つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段と、
    を有し、
    前記１つの端子に一端が接続されたスイッチと、
    前記スイッチの他端と基準電圧端子との間に接続された容量と、
    を備え、
    前記複数の差動対のうち所定個の差動対の入力対の一方は前記１つの端子に接続され、残りの差動対の入力対の一方は前記スイッチの他端に共通に接続され、
    前記複数の差動対の入力対の他方は前記出力端子に共通に接続されている、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
31. 前記増幅回路が、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される複数の差動対を有し、
    前記負荷回路と前記複数の差動対の出力対の共通接続点の少なくとも１つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段を有し、
    前記１つの端子に一端が接続されたスイッチと、
    前記スイッチの他端と基準電圧端子との間に接続された容量と、
    を備え、
    前記複数の差動対の入力対の一方は前記１つの端子に接続され、
    前記複数の差動対の入力対のうちの所定個の差動対の入力対の他方は前記スイッチの他端に接続され、残りの差動対の入力対の他方は前記出力端子に接続されている、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
32. 前記増幅回路が、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される第１、第２の差動対を有し、
    前記負荷回路と前記第１、第２の差動対の出力対の共通接続点の少なくとも１つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段を有し、
    前記１つの端子に一端が接続された第１のスイッチと、
    前記第１のスイッチの他端と基準電圧端子との間に接続された容量と、
    を備え、
    前記第１のスイッチの他端には、ホールド用の容量が接続され、
    前記第１、第２の差動対の入力対の一方は前記第１のスイッチの他端に共通接続され、
    前記第１の差動対の入力対の他方と、前記出力端子と前記１つの端子との間にそれぞれ第２、第３のスイッチを備え、
    前記第１の差動対の入力対の他方は前記出力端子に接続されている、ことを特徴とする請求項１８記載のデジタルアナログ変換器。
33. 前記参照電圧発生回路が、第１の電圧供給端子と第２の電圧供給端子との間に接続されている抵抗ストリングを備え、
    前記抵抗ストリングの抵抗との接続点の各タップより、前記複数の参照電圧が出力される、ことを特徴とする請求項１又は１８記載のデジタルアナログ変換器。
34. 前記参照電圧発生回路が、第１の電圧供給端子と第２の電圧供給端子との間に接続されている抵抗ストリングと、
    前記抵抗ストリングの抵抗との接続点の各タップの電圧を入力し、増幅した出力信号を前記複数の参照電圧として出力する複数のボルテージフォロワ回路と、
    を備えた、ことを特徴とする請求項１又は１８記載のデジタルアナログ変換器。
35. 前記スイッチ群が、前記複数の参照電圧を出力する前記参照電圧発生回路の各電圧供給端子と、前記第１の端子との間にそれぞれ接続され、前記第１の論理回路の出力値に基づいてそれぞれオン・オフ制御される複数のスイッチよりなる第１スイッチ群と、
    前記参照電圧発生回路の各電圧供給端子と、前記第２の端子との間にそれぞれ接続され、前記第２の論理回路の出力値に基づいてそれぞれオン・オフ制御される複数のスイッチよりなる第２スイッチ群と、
    を含む、ことを特徴とする請求項１記載のデジタルアナログ変換器。
36. 前記スイッチ群が、前記複数の参照電圧を出力する前記参照電圧発生回路の各電圧供給端子と、前記第１の端子との間に直列形態で接続された少なくとも２つのスイッチを備え、少なくとも１つのスイッチが、前記第１の論理回路の前記下位ビットデータの出力値に基づいて制御され、他のスイッチが前記第１の論理回路の前記上位ビットデータの出力値に基づいて制御される第１スイッチ群と、
    前記参照電圧発生回路の各電圧供給端子と、前記第２の端子との間に直列形態で接続された少なくとも２つのスイッチを備え、
    少なくとも１つのスイッチが、前記第２の論理回路の前記下位ビットデータの出力値に基づいて制御され、他のスイッチが前記第２の論理回路の前記上位ビットデータの出力値に基づいて制御される第２スイッチ群と、
    を備えている、ことを特徴とする請求項１記載のデジタルアナログ変換器。
37. 前記増幅回路により出力される電圧レベル数が、前記複数の参照電圧の２乗個である、ことを特徴とする請求項１又は１８に記載のデジタルアナログ変換器。
38. 入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバにおいて、
    請求項１乃至３７のいずれか一に記載の前記デジタルアナログ変換器を備えたことを特徴とするデータドライバ。
39. 請求項１乃至３７のいずれか一に記載の前記デジタルアナログ変換器を含むデータドライバと、
    表示パネルと、
    を備え、
    前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、ことを特徴とする表示装置。
40. 一の方向に互いに平行に延在された複数本のデータ線と、
    前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
    前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
    を備え、
    前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
    前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
    前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
    を備え、
    前記データドライバは、請求項３８記載のデータドライバよりなる、ことを特徴とする表示装置。
41. ｎビットの映像データを、RGB（赤、緑、青）ごとに、それぞれ、ｍビット（ただし、ｎ＜ｍ）の映像データに対応させるためのデータ変換テーブルと、
    前記ｎビットの映像データを入力し、前記データ変換テーブルを参照して、前記ｍビットの映像データに変換し、前記データドライバに出力するデータ変換回路と、
    を更に備えている、ことを特徴とする請求項４０記載の表示装置。

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