JP2005286615A - 差動増幅器とデジタル・アナログ変換器並びに表示装置 - Google Patents

Abstract

【課題】デコーダ面積を削減し、高精度出力も可能な多値出力差動増幅器の提供。
【解決手段】第一及び第二の差動対と、各差動対に共通接続された負荷回路と、各差動対は電流源で駆動され、出力信号に応じて増幅作用を行う差動増幅回路であって、第一の差動対の入力の一方は基準電圧Ｖｒｅｆに接続され、第一のデータ出力期間に、第二の差動対の入力には、オン状態のスイッチＳＷ１、ＳＷ４を介して、第一及び第二の入力端子の電圧が入力され、第一の差動対の入力の他方は、オン状態のスイッチＳＷ３を介して出力端子に接続され、第一の差動対の入力の他方に接続された容量Ｃには出力電圧Ｖｏｕｔが蓄積され、第二の期間には、スイッチＳＷ１、ＳＷ３、ＳＷ４はオフ状態とされ、第二の差動対の入力の一方は、オン状態のスイッチＳＷ２を介して出力端子５に接続され、第二の差動対の入力の他方はオン状態のスイッチＳＷ５を介して第三の入力端子に接続される。
【選択図】図１

Description

本発明は、多値出力型の差動増幅器及びデジタル・アナログ変換器並びに表示装置に関する。

近年、液晶ディスプレイ等のフラットパネルディスプレイは世の中に広く普及している。図２２は、映像信号に基づいて表示部のデータ線にレベル電圧を出力するデータドライバの一般的な構成を示す図である。図２２を参照すると、このデータドライバは、階調電圧発生回路９２０と、デコーダ９３０（選択回路）と、バッファ回路９１０と、を少なくとも備えて構成される。階調電圧発生回路９２０は、電源ＶＡと電源ＶＢ間に接続された抵抗ストリングで構成され、抵抗ストリングの各端子（タップ）から階調数に応じた階調電圧を出力する。デコーダ９３０は、各階調電圧及び映像デジタル信号を入力し、映像デジタル信号に対応した階調電圧を選択してバッファ回路９１０へ出力する。バッファ回路９１０は、階調電圧を電流増幅して出力端子に出力する。各バッファ回路９１０の出力端子は、表示部のデータ線に接続される。デコーダ９３０及びバッファ回路９１０は、出力ごとに設けられ、階調電圧発生回路９２０は、全出力で共有されている。また、デコーダ９３０に入力される映像信号は、データレジスタやラッチ、レベルシフタ等（不図示）で処理された映像デジタル信号が用いられる。

データドライバは、多数のデータ線間で駆動する階調電圧にばらつきなく駆動することが求められるため、バッファ回路９１０は、高い出力電圧精度が求められている。このようなバッファ回路に好適なものとして、例えば図２３や図２５に示す構成が提案されている（後記特許文献１、２参照）。

図２３に示す差動増幅回路は、回路を構成するトランジスタの素子ばらつきに起因する出力オフセットを抑制する機能を備えたオフセットキャンセルアンプであり、後記特許文献１に開示される構成を示す図であり、図２４は、図２３の回路のスイッチのオン・オフを示すタイミング図である。

図２４のタイミングチャートを参照すると、図２３に示す回路は、１データ出力期間の期間ｔ１に、スイッチＳＷ１、ＳＷ３がオン、スイッチＳＷ２がオフとされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎが入力される。このとき、出力電圧Ｖｏｕｔは、オフセット電圧Ｖｆを含んだ電圧（Ｖｉｎ＋Ｖｆ）となっており、この電圧が、容量素子Ｃ１に蓄積される。

その後、期間ｔ２に、スイッチＳＷ１、ＳＷ３がオフ状態とされ、スイッチＳＷ２がオン状態とされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと容量素子Ｃ１に蓄積された電圧（Ｖｉｎ＋Ｖｆ）とがそれぞれ入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとがそれぞれ入力される。

このとき、差動対（Ｍ３，Ｍ４）は、期間ｔ１と同じ電圧が入力対に入力されており、差動対（Ｍ５，Ｍ６）も、期間ｔ１と同じ状態を保つように作用する。したがって、期間ｔ２における出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと等しい電圧となって、安定する。すなわち、図２３に示した回路構成は、出力オフセットをキャンセルし、入力電圧と等しい電圧を増幅出力することができる。

また、図２５に示す構成は、図２３の構成を変更したもので、差動対をなすトランジスタＭ３のゲートに参照電圧Ｖｒｅｆを入力するように変更したものである。なお、図２５の各スイッチを制御するタイミングチャートは、図２４と同様である。

図２５は、１データ出力期間の期間ｔ１に、スイッチＳＷ１、ＳＷ３がオン状態とされ、スイッチＳＷ２がオフ状態とされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとがそれぞれ入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎが共通に入力される。このとき、出力電圧Ｖｏｕｔは、参照電圧Ｖｒｅｆに対して、オフセット電圧Ｖｆを含んだ電圧（Ｖｒｅｆ＋Ｖｆ）となっており、この電圧が、容量素子Ｃ１に蓄積される。

その後、期間ｔ２に、スイッチＳＷ１，ＳＷ３がオフ、スイッチＳＷ２がオンとされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと容量素子Ｃ１に蓄積された電圧（Ｖｒｅｆ＋Ｖｆ）とがそれぞれ入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとがそれぞれ入力される。

このとき、差動対（Ｍ３，Ｍ４）は、期間ｔ１と同じ電圧が入力対に入力されており、差動対（Ｍ５，Ｍ６）も、期間ｔ１と同じ状態を保つように作用する。したがって、期間ｔ２における出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと等しい電圧となって安定する。すなわち、図２５に示す構成も、出力オフセットをキャンセルし、入力電圧と等しい電圧を増幅出力することができる。

なお、参照電圧Ｖｒｅｆを、増幅回路の出力電圧範囲の中間電圧に設定することで、期間ｔ１での出力電圧Ｖｏｕｔの電位変動量を、図２３の場合よりも小さくすることができる。このため、期間ｔ１を短縮して、高精度な駆動が行われる期間ｔ２を長くとることができる。

特開２００１−２９２０４１号公報（第１図） 特開２００３−１６８９３６号公報（第１図）

近時、液晶表示装置は、多階調化（多色化）が進み、６４階調（２６万色）から２５６階調（１６８０万色）、さらに１０２４階調（１０億７千万色）というものも実現されている。このように多階調化が進むと、図２２に示すようなデータドライバの構成では、階調数に対応した階調電圧線数が必要となり、また、階調電圧を選択するためのトランジスタ数も増加し、デコーダ面積が大きくなる、という課題がある。

これに対して、図２３及び図２５に示したオフセットキャンセルアンプでは、この課題を解決することができない。

上記課題を解決するためには、少ない入力レベル数で、多くの出力レベル数を出力可能とする多値出力増幅器が必要となる。

したがって、本発明が解決しようとする課題は、デコーダ面積を削減し、高精度出力も可能な多値出力差動増幅器及びデジタルアナログ変換器並びに表示装置を提供することにある。

本発明の他の課題は、素子ばらつき等によりスルーレートの変動を抑制する多値出力差動増幅器及びデジタルアナログ変換器並びに表示装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つのアスペクトに係る差動増幅回路は、第一及び第二の差動対と、前記第一及び第二の差動対の出力対に接続された少なくとも１つの負荷回路と、を含む入力差動段と、前記第一及び第二の差動対の共通の出力信号を受け、出力端子を充電又は放電駆動する増幅段と、を備えた差動増幅回路であって、前記出力端子が、前記第一の差動対の差動入力の一方の入力に帰還接続されるとともに、前記出力端子の電圧が前記第一の差動対の差動入力の一方の入力に接続された容量に蓄積され、前記第二の差動対の差動入力には、それぞれ第一及び第二の電圧が入力される第一の状態と、前記出力端子が、前記第二の差動対の差動入力の一方の入力に帰還接続され、前記第二の差動対の差動入力の他方の入力には第三の電圧が入力され、前記第一の差動対の差動入力の一方の入力が、前記出力端子から遮断される第二の状態と、を切替制御する制御回路を備え、前記第一の差動対の差動入力の他方には所定の基準電圧が入力される。

本発明に係る差動増幅回路においては、第一及び第二の差動対と、前記第一及び第二の差動対の出力対に接続された少なくとも１つの負荷回路と、を含む入力差動段と、
前記第一及び第二の差動対の共通の出力信号を受け、出力端子を充電又は放電駆動する増幅段と、を備えた差動増幅回路であって、前記出力端子が前記第一の差動対の差動入力の一方の入力に帰還接続されるとともに、前記出力端子の電圧は、前記第一の差動対の差動入力の一方の入力に接続された容量に蓄積され、前記第二の差動対の差動入力には、第一及び第二の電圧が入力される第一の接続状態と、前記出力端子が前記第二の差動対の差動入力の一方の入力に帰還接続され、前記第二の差動対の差動入力の他方の入力には前記第一の電圧と前記第二の電圧の一方が入力され、前記第一の差動対の差動入力の一方の入力は前記出力端子から遮断される第二の接続状態と、を切替制御する制御回路を備え、前記第一の差動対の差動入力の他方には所定の基準電圧が入力される構成としてもよい。

本発明の他のアスペクトに係る差動増幅回路は、第一及び第二の差動対と、前記第一及び第二の差動対に共通接続された１つの負荷回路と、前記第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源と、を含み、前記第一及び第二の差動対の共通の出力信号に応じて増幅作用を行う差動増幅回路であって、前記第一の差動対の差動入力の一方には、所定の基準電圧が入力され、データ出力期間が第一及び第二の期間を含み、前記第一の期間には、前記第二の差動対の差動入力には、オン状態の第一、第四のスイッチを介して、第一及び第二の入力端子の電圧がそれぞれ入力され、前記第一の差動対の差動入力の他方が、オン状態の第三のスイッチを介して、前記差動増幅回路の出力端子に接続され、前記第一の差動対の差動入力の他方に接続された容量に、前記出力端子の電圧を蓄積し、前記第二の期間には、前記第一、第三、及び第四のスイッチはいずれもオフ状態とされ、前記第二の差動対の差動入力の一方は、オン状態の第二のスイッチを介して、前記出力端子に接続され、前記第二の差動対の差動入力の他方は、オン状態の第五のスイッチを介して、第三の入力端子に接続される。

本発明の他のアスペクトに係る差動増幅回路は、第一及び第二の差動対と、前記第一及び第二の差動対に共通接続された１つの負荷回路と、前記第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源と、を含み、前記第一及び第二の差動対の共通の出力信号に応じて増幅作用を行う差動増幅回路であって、前記第一の差動対の差動入力の一方には、所定の基準電圧が入力され、データ出力期間が第一及び第二の期間を含み、前記第一の期間には、前記第二の差動対の差動入力には、オン状態の第一、第四のスイッチを介して、第一及び第二の入力端子の電圧がそれぞれ入力され、前記第一の差動対の差動入力の他方は、オン状態の第三のスイッチを介して、前記差動増幅回路の出力端子に接続され、前記第一の差動対の差動入力の他方の入力に接続された容量に、前記出力端子の電圧を蓄積し、前記第二の期間には、前記第一、第三、第四のスイッチはいずれもオフ状態とされ、前記第二の差動対の差動入力の一方は、オン状態の第二のスイッチを介して、前記出力端子に接続され、前記第二の差動対の差動入力の他方は、オン状態の第五のスイッチを介して、前記第一の入力端子に接続される。

本発明においては、前記第一及び第二の差動対の少なくとも一方の活性／非活性を制御する回路を備えた構成としてもよい。

本発明においては、前記第一及び第二の電流源の少なくとも一方の活性／非活性を制御する回路を備えた構成としてもよい。

本発明においては、前記第一の差動対と第二の電源間に、前記第一の電流源と直列形態に接続された第六のスイッチを備え、前記第二の差動対の第二の電源間に、前記第二の電流源と直列形態に接続された第七のスイッチを備えた構成としてもよい。本発明においては、データ出力期間の前記第１の期間に、前記第七のスイッチは、前記第１の期間の開始の所定期間オフとされたのちオンとされ、前記第六のスイッチは、前記第２の期間の開始の所定期間オフとされ、前記データ出力期間のうち前記第２の期間の開始の所定期間以外の期間オンとされる。

本発明においては、前記第一の差動対と第二の電源間に、前記第一の電流源と並列形態に接続された、第六のスイッチと第三の電流源を備え、前記第二の差動対と第二の電源間に、前記第２の電流源と並列形態に接続された、第七のスイッチと第四の電流源を備えた構成としてもよい。本発明においては、データ出力期間の前記第１の期間に、前記第六のスイッチは、前記第１の期間の開始の所定期間オンとされたのちオフとされ、前記第七のスイッチは、前記第２の期間の開始の所定期間オンとされ、前記データ出力期間のうち前記第２の期間の開始の所定期間以外の期間オフとされる。

本発明においては、前記第一の差動対の出力対と前記負荷回路との接続をオン・オフ制御する第六および第七のスイッチを備え、前記第二の差動対の出力対と前記負荷回路との接続をオン・オフ制御する第八および第九のスイッチを備えた構成としてもよい。

本発明においては、データ出力期間の前記第１の期間に、前記第八および第九のスイッチは、前記第１の期間の開始の所定期間オフとされたのちオンとされ、前記第六および第七のスイッチは、前記第２の期間の開始の所定期間オフとされ、前記データ出力期間のうち前記第２の期間の開始の所定期間以外の期間オンとされる。

本発明の他のアスペクトに係るデジタルアナログ変換器は、上記した本発明に係る前記差動増幅回路を備え、高位側の第一の電位と低位側の第二の電位との間に直列に接続される抵抗群と、前記抵抗群のタップからの電位を入力とし、入力されるデータ信号に基づき、例えば、前記第一、第二、第三の入力端子、又は、前記第一と第二の入力端子にそれぞれ供給する電位を選択する選択回路とを備えている。

本発明の他のアスペクトに係る表示装置は、階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路として、上記した本発明に係る差動増幅回路を有する構成とされる。

本発明によれば、素子特性の製造ばらつき等に対して高い電圧精度の出力が可能で、さらに多値出力化が可能な差動増幅器により、デコーダに入力する階調電圧数やデコーダを構成するトランジスタ数を削減し、デジタル・アナログ変換器の省面積化を図ることができるという効果を奏する。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、各図において、同じ構成要素については、同一の参照符号が付加されている。

図１は、本発明の第一の実施の形態の差動増幅器の構成を示す図である。図１を参照すると、この実施形態に係る差動増幅器は、第一の電流源１２１で駆動される第一の差動対（１０１，１０２）と、第二の電流源１２２で駆動される第二の差動対（１０３，１０４）とが、負荷回路１０に共通接続された構成を有し、第一の差動対の一方のトランジスタ１０１のゲートは、基準電圧Ｖｒｅｆが与えられた端子Ｔ４と接続され、第一の差動対の他方のトランジスタ１０２のゲートは、スイッチＳＷ３を介して、出力端子５に接続される。

第二の差動対の一方のトランジスタ１０３のゲートは、スイッチＳＷ４、ＳＷ５を介して、電圧Ｖ（Ｔ２）、Ｖ（Ｔ３）がそれぞれ与えられた端子Ｔ２、Ｔ３とそれぞれ接続され、第二の差動対の他方のトランジスタ１０４のゲートは、スイッチＳＷ１、ＳＷ２を介して、電圧Ｖ（Ｔ１）が与えられた端子Ｔ１と、出力端子５にそれぞれ接続される。

また、第一の差動対の他方のトランジスタ１０２のゲートと低電位側電源ＶＳＳとの間に容量（capacitor）Ｃ１が接続される。

さらに、第一および第二の差動対の出力端（トランジスタ１０１、１０３の共通ドレイン端）と、出力端子５との間には、増幅段６が接続されている。

負荷回路１０は、具体的な回路構成として、例えばカレントミラー回路（１１１，１１２）から構成される。このカレントミラー回路の入力端（トランジスタ１１２のドレインとゲートの接続ノード）は、第一および第二の差動対の他方のトランジスタ１０２、１０４の共通接続されたドレインに接続され、カレントミラー回路の出力端（トランジスタ１１１のドレイン）が、第一および第二の差動対の一方のトランジスタ１０１、１０３の共通接続されたドレインに接続されている。

図１に示した本実施の形態の差動増幅器は、トランジスタの特性ばらつきに関係なく、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に応じた電圧を、高精度に出力することができる。以下に、その作用について、図２を参照して説明する。

図２は、１データ出力期間における図１の差動増幅器の各スイッチを制御する制御信号Ｓ１、Ｓ２のタイミングチャートである。図１において、スイッチＳＷ１、ＳＷ３、ＳＷ４は、制御信号Ｓ１によりオン・オフが制御され、スイッチＳＷ２、ＳＷ５は制御信号Ｓ２によりオン・オフが制御される。１データ出力期間は、２つの期間ｔ１、ｔ２に分けられている。

まず、期間ｔ１において、スイッチＳＷ１、ＳＷ３、ＳＷ４がオン状態とされ、スイッチＳＷ２、ＳＷ５がオフ状態とされる。このとき、第一の差動対（１０１，１０２）は帰還接続の構成となる。すなわち、第一の差動対（１０１，１０２）は、その非反転入力端（トランジスタ１０１のゲート）に基準電圧Ｖｒｅｆが入力され、反転入力端（トランジスタ１０２のゲート）には、出力電圧Ｖｏｕｔが帰還入力されている。したがって、出力電圧Ｖｏｕｔは、トランジスタ１０１のゲートに入力される基準電圧Ｖｒｅｆに応じた電圧に変化する。ただし、第一の差動対（１０１，１０２）と、第二の差動対（１０３，１０４）は出力端が共通接続されているため、出力電圧Ｖｏｕｔは、第二の差動対（１０３，１０４）の差動入力対に入力される電圧Ｖ（Ｔ２）、Ｖ（Ｔ１）の影響を受け、さらに、回路を構成するトランジスタに特性ばらつきがある場合には、その影響も受ける。

すなわち、期間ｔ１において、出力電圧Ｖｏｕｔは、基準基準電圧Ｖｒｅｆ、Ｖ（Ｔ２）、Ｖ（Ｔ１）、および、トランジスタの特性ばらつきの影響を受けた電圧となり、以下の式（１）で表すことができる。

Ｖｏｕｔ＝Ｖｒｅｆ＋ΔＶ …（１）

ここでΔＶは、基準電圧Ｖｒｅｆからの電圧ずれを表す。

また、第一の差動対（１０１，１０２）と、第二の差動対（１０３，１０４）のそれぞれのトランジスタに流れる電流をＩａ、Ｉｂ、Ｉｃ、Ｉｄすると、期間ｔ１の安定状態では、カレントミラー回路（１１１，１１２）の入出力電流の関係から、次式（２）が成り立つ。

Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ＋ΔＩ …（２）

但し、ΔＩは、カレントミラー回路（１１１，１１２）のペアトランジスタ間の特性ばらつきによる電流ずれとする。

次に、期間ｔ２において、スイッチＳＷ１、ＳＷ３、ＳＷ４はオフ状態とされ、スイッチＳＷ２、ＳＷ５はオン状態とされる。

このとき、容量Ｃ１には、期間ｔ１の出力電圧（Ｖｒｅｆ＋ΔＶ）が保持され、第一の差動対（１０１，１０２）の差動入力対には、期間ｔ１と同様に、基準電圧Ｖｒｅｆと、（Ｖｒｅｆ＋ΔＶ）が入力されている。

一方、第二の差動対（１０３，１０４）は、非反転入力端と反転入力端に、それぞれ、電圧Ｖ（Ｔ３）と出力電圧Ｖｏｕｔが入力された帰還接続の構成となる。したがって、出力電圧Ｖｏｕｔは、トランジスタ１０３のゲートに入力される電圧Ｖ（Ｔ３）に応じた電圧に変化する。

ところが、第一の差動対（１０１，１０２）は、期間ｔ１、ｔ２を通じて、差動入力対に入力される電圧は同じであり、状態の変化は起きない。このため、期間ｔ２における、第二の差動対（１０３，１０４）の安定状態も、期間ｔ１と、ほぼ同じ状態に保たれる。すなわち、第一の差動対（１０１，１０２）と、第二の差動対（１０３，１０４）のそれぞれのトランジスタに流れる電流の状態が、期間ｔ１、ｔ２で同じ状態に保たれるように作用する。

また、差動入力対への２つの入力電圧と、差動対に流れる電流の関係は、２つの入力電圧が電位差を保ったまま、比較的小さな電位変動をしても、差動対に流れる電流は、変化しないという関係がある。

これは、２つの入力電圧の変化と共に、差動対の共通ソース電位も変化して、差動対のペアトランジスタ間のゲート・ソース間電圧が一定となるように、それぞれ保たれるためである。

したがって期間ｔ１、ｔ２における、第二の差動対（１０３，１０４）への２つの入力電圧は、次式（３）の関係を満たす。

Ｖ（Ｔ２）−Ｖ（Ｔ１）＝Ｖ（Ｔ３）−Ｖｏｕｔ …（３）

上式（３）において、左辺および右辺は、それぞれ、期間ｔ１およびｔ２の２入力電圧の電位差である。したがって、出力電圧Ｖｏｕｔは、次式（４）で表される。

Ｖｏｕｔ＝Ｖ（Ｔ３）＋｛Ｖ（Ｔ１）−Ｖ（Ｔ２）｝ …（４）

なお、上式（４）において、｛Ｖ（Ｔ１）−Ｖ（Ｔ２）｝はレベルシフト量とみなしてもよい。

以上より、図１の差動増幅器は、電圧Ｖ（Ｔ３）に対して、電圧Ｖ（Ｔ１）、（Ｔ２）に応じて、レベルシフトされた電圧を電流増幅して出力することができる。また、トランジスタの特性ばらつきに関係なく高精度な電圧出力を行うことができる。

なお、基準電圧Ｖｒｅｆは、期間ｔ１、ｔ２で一定でありさえすればよく、第一の差動対（１０１，１０２）が動作可能な、任意の定電圧を用いることができる。

また、基準電圧Ｖｒｅｆとして、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）のいずれかを用いることも可能である。

図１を、逆極性で構成した差動増幅器も同様の作用と効果が得られることは勿論である。すなわち、図１では、第一の差動対（１０１，１０２）と、第二の差動対（１０３，１０４）はＮＭＯＳトランジスタで構成され、カレントミラー（１１１，１１２）がＰＭＯＳトランジスタで構成されているが、第一の差動対（１０１，１０２）と、第二の差動対（１０３，１０４）をＰＭＯＳトランジスタで構成し、カレントミラー（１１１，１１２）をＮＭＯＳトランジスタで構成してもよい。また、図１を含む本発明の各図面において、容量Ｃ１は一端が第一の差動対の他方のトランジスタ１０２のゲートと接続され、他端が低電位側電源ＶＳＳに接続される構成を示したが、容量Ｃ１の他端の接続が、低位側電源ＶＳＳの代わりに、高位側電源ＶＤＤもしくは任意の電源でも構わない。さらに、図１の各スイッチの制御信号は、図２に示すＳ１およびＳ２の二つの信号で制御する最も単純な例で示した。しかし、スイッチ素子が寄生容量をもち、スイッチ動作時にその容量結合の影響が無視できない場合には、必要に応じてＳ１、Ｓ２からタイミングを少しずらした別の制御信号を用いてもよい。

図３は、図１の差動増幅器の出力変化の様子を示す電圧波形図である。図３には、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）、Ｖｒｅｆは、それぞれ異なる電圧に設定された場合が示されている。

出力電圧Ｖｏｕｔは、
期間ｔ１において、上式（１）となり、
期間ｔ２において、上式（４）となる。

期間ｔ２における電圧Ｖｏｕｔと、Ｖ（Ｔ３）の電位差は、電圧Ｖ（Ｔ１）とＶ（Ｔ２）の電位差に保たれる。すなわち、上式（４）から、
Ｖｏｕｔ−Ｖ（Ｔ３）＝Ｖ（Ｔ１）−Ｖ（Ｔ２）
となる。そして、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に最適な電圧を与えることにより、期間ｔ２の電圧Ｖｏｕｔとして、所望の電圧を出力することができる。また、図１の差動増幅器は、入力電圧数より出力電圧数が多くなる多値出力化も可能である。

図４は、図１の差動増幅器による多値出力化の一実施例を説明するための図である。図４（Ａ）は、入出力レベルの関係を示しており、図４（Ｂ）は、２ビットデジタルデータ（Ｄ１，Ｄ０）に関連付けた電圧選択状態の関係を示している。図４（Ａ）には、最も簡単に、入力電圧が電圧Ａ、Ｂの２つのレベルの場合を示す。そして、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）へ電圧Ａ、Ｂを選択的に入力することにより、出力電圧として、Ｖｏ１〜Ｖｏ４の４つのレベルを出力することができる。

具体的には、電圧Ｖｏ１を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ａ，Ｂ，Ａ）と選択すると、上式（４）より、
Ｖｏ１＝｛Ａ−（Ｂ−Ａ）｝
となる。すなわち、電圧Ｖｏ１は、電圧Ａから、電位差（Ｂ−Ａ）だけ、低電位側へレベルシフトされた電圧となる。

また、電圧Ｖｏ２を出力する場合に
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ａ，Ｂ，Ｂ）
と選択すると、
Ｖｏ２＝｛Ｂ−（Ｂ−Ａ）｝＝Ａ
となる。すなわち、電圧Ｖｏ２は、電圧Ｂから、電位差（Ｂ−Ａ）だけ、低電位側へレベルシフトされた電圧で、電圧Ａと同電位となる。

また、電圧Ｖｏ３を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｂ，Ａ，Ａ）
と選択すると、
Ｖｏ３＝｛Ａ＋（Ｂ−Ａ）｝＝Ｂ
となる。すなわち、電圧Ｖｏ３は、電圧Ａから、電位差（Ｂ−Ａ）だけ、高電位側へレベルシフトされた電圧で、電圧Ｂと同電位となる。

また、電圧Ｖｏ４を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｂ，Ａ，Ｂ）
と選択すると、
Ｖｏ４＝｛Ｂ＋（Ｂ−Ａ）｝
となる。すなわち、電圧Ｖｏ４は、電圧Ｂから、電位差（Ｂ−Ａ）だけ、高電位側へレベルシフトされた電圧となる。

上記の通り、図４（Ａ）に示すように選択した場合には、２つの入力電圧に対して、４つのレベルの電圧が可能となり、このとき、隣り合うレベル間隔を、一定の電位差（Ｂ−Ａ）にすることができる。

また、図４（Ｂ）に示すように、２ビットデジタルデータ（Ｄ１，Ｄ０）によって、４つの電圧Ｖｏ１〜Ｖｏ４を選択出力することも可能である。

図５は、図１の差動増幅器による多値出力の図４とは別の実施例を説明するための図である。

図５（Ａ）は、入出力レベルの関係を示し、図５（Ｂ）は、２ビットデジタルデータ（Ｄ１，Ｄ０）に関連付けた電圧選択状態の関係を示す。

図５（Ａ）においても、入力電圧が、電圧Ａ、Ｂの２つのレベルの場合を示す。そして電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）へ電圧Ａ、Ｂを選択的に入力することにより、Ｖｏ１〜Ｖｏ４の４つのレベルを出力することができる。

図４に示した例との相違点は、Ｖｏ２とＶｏ３を出力するときの選択条件である。具体的には、図５では、電圧Ｖｏ２を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ａ，Ａ，Ａ）
と選択すると、
Ｖｏ２＝｛Ａ−（Ａ−Ａ）｝＝Ａ
となる。

すなわち、電圧Ｖｏ２は、電圧Ａから、電位差ゼロだけレベルシフトされた電圧で、電圧Ａと同電位となる。

また、電圧Ｖｏ３を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｂ，Ｂ，Ｂ）
と選択すると、
Ｖｏ３＝｛Ｂ＋（Ｂ−Ｂ）｝＝Ｂ
となる。すなわち、電圧Ｖｏ３は、電圧Ｂから電位差ゼロだけレベルシフトされた電圧で電圧Ｂと同電位となる。

すなわち、図５（Ａ）に示すように選択した場合にも、図４と同様に、２つの入力電圧に対して、４つのレベルの電圧が可能となり、このとき、隣り合うレベル間隔を一定の電位差（Ｂ−Ａ）にすることができる。

また、図５（Ｂ）に示すように、２ビットデジタルデータ（Ｄ１，Ｄ０）によって、４つの電圧Ｖｏ１〜Ｖｏ４を選択出力することも可能である。すなわち、２ビットデジタルデータ（Ｄ１，Ｄ０）＝（０，０），（０，１），（１，０），（１，１）に応じてレベル１〜４を出力する。

図６は、図１の差動増幅器を用いたデジタル・アナログ変換器の一実施例の構成を示す図である。図６において、回路３１（多値出力差動増幅回路）として、図１を参照して説明した実施の形態の差動増幅器を用いている。

回路３１へ選択入力されるｍ個の電圧Ｖ１〜Ｖｍは、電源電圧ＶＨ、ＶＬの間に直列形態で接続された複数の抵抗素子４０の接続端子で生成され、各電圧は、スイッチ群３２で選択されて、２つの端子Ｔ１、Ｔ２へ出力される。

また端子Ｔ１、Ｔ２へ出力された電圧は、スイッチ群３３でいずれか一方が選択されて端子Ｔ３に出力される。

なお、回路３１には、スイッチ制御信号が入力され、図１のスイッチＳＷ１〜ＳＷ５の制御を行う。

また、スイッチ群３２、３３には、選択信号が入力され、選択信号に応じた電圧レベルが端子Ｔ１、Ｔ２、Ｔ３へ出力される。選択信号としては、映像データなどのデジタル信号を用いることができる。

また、図４（Ｂ）や、図５（Ｂ）で説明したように、回路３１（図１の差動増幅器）は、少なくとも２つの異なる入力電圧に対して、選択条件により、４つのレベル電圧を出力することができる。

したがって、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）への入力として、ｍ個の電圧Ｖ１〜Ｖｍを、様々に、選択することで、更に、多数のレベル電圧を出力することができる。

以上のように、図１の差動増幅器を用いた図６のデジタル・アナログ変換器は、少ない入力電圧数で、多数の出力電圧を得ることができるため、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路よりも回路規模を小さくすることができる。

図７は、図１の差動増幅器の変更例を示す図である。図１において、常に、Ｖ（Ｔ３）＝Ｖ（Ｔ１）としたときの構成を示している。

図７に示した構成は、図１からの変更点として、図１の端子Ｔ３を取り去って、スイッチＳＷ５を、端子Ｔ１、Ｔ２間に接続したことである。それ以外の構成は、図１に示した構成と同様である。

またスイッチＳＷ１〜ＳＷ５の制御は、図２に示すようにオン・オフが制御される。

図７の差動増幅器では、出力電圧Ｖｏｕｔは、次式（５）で表される。

Ｖｏｕｔ−Ｖ（Ｔ１）＝Ｖ（Ｔ１）−Ｖ（Ｔ２） （５）

上式（５）より、出力電圧Ｖｏｕｔは、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を、常に、１対２に外分する電圧となる。すなわち、図７に示した差動増幅器は、トランジスタの特性ばらつきに関係なく、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分した電圧を出力電圧Ｖｏｕｔとして高精度に出力することができる。

なお、図７の差動増幅器による多値出力化の実施例は、図５と同様となる。

図８は、図７の差動増幅器を用いたデジタル・アナログ変換器の一実施例の構成を示す図である。図８において、図７の差動増幅器は、回路３１'として用いる。この場合、図８に示す構成は、図６の構成から、端子Ｔ３およびスイッチ群３３を取り去った構成となる。

そのため、図６のデジタル・アナログ変換器の構成より、更に回路規模を小さくすることができる。すなわち、図７の差動増幅器を用いた図８のデジタル・アナログ変換器も、図６と同様に、少ない入力電圧数で多数の出力電圧を得ることができるため、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路よりも回路規模を小さくすることができる。

図９は、図１の変更例で、負荷回路１０を、負荷回路１１に変更したものである。図９において、負荷回路１１は、第一カレントミラー（１１１，１１２）および第二カレントミラー（１１３，１１４）で構成され、それぞれカレントミラーの入力端および出力端は、第一の差動対（１０１，１０２）および第二の差動対（１０３，１０４）のそれぞれの出力対と接続される。またトランジスタ１０１のドレインとトランジスタ１１１のドレインの接続点と、トランジスタ１０３のドレインとトランジスタ１１３のドレインの接続点とは、共通接続され、第一の差動対（１０１，１０２）および第二の差動対（１０３，１０４）の共通出力端をなす。

図９においても、上式（２）の電流の関係は成り立つ。このとき、ΔＩは、第一カレントミラー（１１１，１１２）および第二カレントミラー（１１３，１１４）それぞれのペアトランジスタ間の特性ばらつきによる電流ずれの合成量となる。

したがって、図９に示した差動増幅器も、図１と同様の作用により、トランジスタの特性ばらつきに関係なく、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に応じた電圧を高精度に出力することができる。

図１０は、図１に示した差動増幅器の変形例を示す図である。図１０に示す実施形態は、図１の増幅段６を増幅段７に変更している。図１０において、増幅段７は、第一の差動対（１０１，１０２）および第二の差動対（１０３，１０４）の出力対の一方の共通接続点と、他方の共通接続点とに入力対が接続され、出力端子５に出力端が接続された差動増幅段である。増幅段７の作用は、図１の増幅段６と同様である。

図１１は、図１に示す差動増幅器と、その逆極性で構成された差動増幅器とを組み合わせた構成である。図１１を参照すると、ｎＭＯＳの第１及び第２の差動対（１０１，１０２）、（１０３，１０４）と、第一及び第二の差動対に共通接続されたｐＭＯＳの１つの負荷回路（１１１，１１２）と、第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源（１２１，１２２）と、ｐＭＯＳの第三及び第四の差動対（２０１，２０２）、（２０３，２０４）と、第三及び第四の差動対に共通接続されたｎＭＯＳの１つの負荷回路（２１１，２１２）と、第三及び第四の差動対にそれぞれ電流を供給する第三及び第四の電流源（２２６，２２７）と、第一及び第二の差動対の共通の出力信号を受ける第一の増幅回路（６）と、第三及び第四の差動対の共通の出力信号を受ける第二の増幅回路（１６）と、を備えている。第一の差動対（１０１，１０２）及び第三の差動対（２０１，２０２）の差動入力同士がそれぞれ接続され、第二の差動対（１０３，１０４）及び第四の差動対（２０３，２０４）の差動入力同士がそれぞれ接続され、第１及び第３の差動対（１０１，１０２）、（２０１，２０２）の差動入力の一方は基準電圧Ｖｒｅｆに接続されている。データ出力期間の第１の期間には、第２及び第４の差動対の差動入力には、オン状態の第一、第四のスイッチ（ＳＷ１，ＳＷ４）を介して、第一及び第二の入力端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）がそれぞれ入力され、第一及び第三の差動対の差動入力の他方が、オン状態の第三のスイッチ（ＳＷ３）を介して出力端子（５）に接続され、第一の差動対の差動入力の他方に接続された容量（Ｃ１）に、出力端子の電圧を蓄積する。第２の期間には、第一、第三、第四のスイッチはいずれもオフ状態とされ、第二及び第四の差動対の差動入力の一方は、オン状態の第二のスイッチ（ＳＷ２）を介して、出力端子（５）に接続され、第二及び第四の差動対の差動入力の他方は、オン状態の第５のスイッチ（ＳＷ５）を介して第三の入力端子（Ｔ３）に接続される。

図１１において、ＮＭＯＳ第一の差動対（１０１，１０２）およびＮＭＯＳ第二の差動対（１０３，１０４）はＰＭＯＳ第一の差動対（２０１，２０２）およびＰＭＯＳ第二の差動対（２０３，２０４）とそれぞれ入力対同士が共通に接続されているため、スイッチＳＷ１〜ＳＷ５および容量Ｃ１を２つの差動増幅器それぞれに備える必要はなく、共有することができる。なお、図１１では増幅段６と１６を個別に設けた構成を示しているが、増幅段６と１６が連絡段等で結合されて相互作用を生じる構成であってもよいことは勿論である。

図１２は、図１の差動増幅器を、薄膜トランジスタ（ＴＦＴ）で構成した回路である。薄膜トランジスタは、ガラス等の絶縁性基板上に形成された絶縁ゲート型トランジスタであり、そのようなトランジスタを用いた回路においても、上記に説明した作用と効果を実現することができる。

また、図６乃至図１１を、薄膜トランジスタで形成しても同様の効果を得られることは勿論である。

以上のように、本発明の差動増幅器は、トランジスタの特性ばらつきに関係なく、所望の電圧を高精度に出力することができる。

また、入力電圧数よりも多い出力電圧数を実現することができ、本発明の差動増幅器を用いたデジタル・アナログ変換器では、回路規模を従来よりも削減して省面積化を実現することができる。

なお、本発明の差動増幅器に関し、更に解析を進めたところ、構成条件によっては、出力電圧のスルーレートにばらつきが生じることがわかったため、その対策について、以下に説明する。

図１３は、図７に示した差動増幅器の動作を確認するのに用いたシミュレーション対象の回路構成を示す図である。図１３において、電流源１２１、１２２はバイアス電圧ＢＩＡＳがゲートに入力されたＮＭＯＳトランジスタで構成される。また増幅段６は、ＰＭＯＳトランジスタ１０８と、ＮＭＯＳトランジスタ１０９で構成される。ＰＭＯＳトランジスタ１０８は、ソースが高電位側電源ＶＤＤに接続され、ゲートが、第一の差動対（１０１，１０２）および第二の差動対（１０３，１０４）の共通出力端に接続され、ドレインが出力端子５に接続され、出力端子５に対して充電作用を生じる。またＮＭＯＳトランジスタ１０９は、ソースが低電位側電源ＶＳＳに接続され、ゲートがバイアス電圧ＢＩＡＳに接続され、ドレインが出力端子５に接続され、電流源として出力端子５に対して放電作用を生じる。また出力電圧を安定させるため、第一及び第二の差動対の共通出力端とトランジスタ１０８のゲートとの接続点と、出力端子５との間に位相補償容量Ｃ２が配設されている。

図１４は、図１３に示した回路において、電源電圧１０Ｖ、基準電圧Ｖｒｅｆ＝５Ｖとしたときの２つのレベルの入力電圧波形（７．９Ｖ、８．０Ｖ）と、Ｖ（Ｔ１）、Ｖ（Ｔ２）の選択条件により出力される４つの出力電圧波形Ｖｏｕｔ１〜Ｖｏｕｔ４を示している。電圧波形Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３、Ｖｏｕｔ４はそれぞれ（Ｖ（Ｔ１），Ｖ（Ｔ２））が（７．９Ｖ，８．０Ｖ）、（７．９Ｖ，７．９Ｖ）、（８．０Ｖ，８．０Ｖ）、（８．０Ｖ，７．９Ｖ）と選択されたときの波形である。ＳＷ１〜ＳＷ５のタイミングチャートは図２と同様とし、１データ期間３０μｓに対して、期間ｔ１、ｔ２をそれぞれ１５μｓとした。なお、電圧波形図において、制御信号Ｓ１、Ｓ２は、タイミングを示すためのものであり、電圧軸（縦軸）とは無関係である。

図１４に示すように、１データ期間終了時にはＶｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３、Ｖｏｕｔ４はそれぞれ７．８Ｖ、７．９Ｖ、８．０Ｖ、８．１Ｖで安定しており、本発明の差動増幅器による多値出力化の作用が示されている。また、トランジスタ特性を多少変動させても高精度な電圧出力を得ることができる。一方、図１４では、図１３の差動増幅器のＶ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件によりスルーレートが異なる。解析の結果、このようなスルーレートばらつきは、第一、第二の差動対の共通出力端に位相補償容量が直接接続される構成において、第一、第二の差動対を駆動する電流源１２１、１２２の電流を比較的小さく抑えるときに顕著となる。このようなスルーレートばらつきのメカニズムについて以下に説明する。

図１４にみられるスルーレートのばらつきは、図１３において、第一、第二の差動対の共通出力信号によりトランジスタ１０８のゲート電位を変化させる作用の強さが、Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件によって、変動するためである。この作用の強さとは、すなわち、第一、第二の差動対の共通出力端子に流れる電流変化の大きさである。

図１３のような、第一、第二の差動対の共通出力端に位相補償容量が接続される構成では、トランジスタ１０８のゲート容量に加え、位相補償容量も同時に充放電されなければならないため、上記作用の強さによるスルーレート差が顕著となる。この作用について以下に説明する。なお、以下では、図１と同様に、図１３の差動増幅器の第一の差動対（１０１，１０２）と第二の差動対（１０３，１０４）のそれぞれのトランジスタに流れる電流をＩａ、Ｉｂ、Ｉｃ、Ｉｄする。また、電流源１２１、１２２に流れる電流をそれぞれＩ１、Ｉ２とする。なお説明を簡単にするため、第一、第二の差動対それぞれのトランジスタペアは同一特性とし、回路を構成するトランジスタの特性ばらつきはないものとする。

まず、図１３の差動増幅器において、第一の差動対（１０１，１０２）、第二の差動対（１０３，１０４）はそれぞれ電流源１２１，１２２により駆動されているので、動作安定状態では、次式（６）、（７）の関係が成り立つ。

Ｉａ＋Ｉｂ＝Ｉ１ …（６）
Ｉｃ＋Ｉｄ＝Ｉ２ …（７）

また、カレントミラー（１１１，１１２）に流れる電流は等しく、次式（８）が成り立つ。
Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ …（８）

上式（６）、（７）、（８）を解くと、
Ｉａ＋Ｉｃ＝（Ｉ１＋Ｉ２）／２ …（９）
Ｉｂ＋Ｉｄ＝（Ｉ１＋Ｉ２）／２ …（１０）
となり、ＩａとＩｃの和、及び、ＩｂとＩｄの和は、共にＩ１、Ｉ２で規定される定数となる。

ここで、図１４に示す１データ期間における、第一、第二の差動対の動作を考えると、期間ｔ１開始直後、まず、第二の差動対（１０３，１０４）の入力対には、電圧Ｖ（Ｔ２）とＶ（Ｔ１）が与えられ、これにより、電流Ｉｃ、Ｉｄは、それぞれの電圧Ｖ（Ｔ２）、Ｖ（Ｔ１）に応じた定電流となる。

一方、第一の差動対（１０１，１０２）の入力対には、基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔが与えられ、Ｖｏｕｔは、Ｖｒｅｆよりも低い電位状態にあるため、Ｉａが増加、Ｉｂが減少し、Ｉａの増加により、ＰＭＯＳトランジスタ１０８のゲート電位を引き下げ、出力電圧Ｖｏｕｔを、基準電圧Ｖｒｅｆ付近まで上昇させるように作用する。

このときのＩａの電流増分量の大きさが、図１４の期間ｔ１におけるスルーレートに影響する。

上式（６）および（９）から、期間ｔ１における電流Ｉａの変化の幅は、以下の範囲となる。
Ｉ１≧Ｉａ≧｛（Ｉ１＋Ｉ２）／２｝−Ｉｃ …（１１）

上式（１１）において、電流Ｉａの範囲が広いほど、期間ｔ１における電流Ｉａの増分量が大きくなり、スルーレートが高くなる。

ここで、第二の差動対（１０３，１０４）に入力される電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件について考えると、
Ｖ（Ｔ１）＝Ｖ（Ｔ２）のとき、期間ｔ１において、電流の関係は、
Ｉｃ＝Ｉｄ＝Ｉ２／２
となる。

したがって、Ｖ（Ｔ１）＝Ｖ（Ｔ２）では、Ｖ（Ｔ１）、Ｖ（Ｔ２）の絶対値が変化しても、電流Ｉａの範囲は変化せず、スルーレートは一定となる。

また、上式（８）より、Ｉｃ＝Ｉｄのとき、第一の差動対（１０１，１０２）は安定状態でＩａ＝Ｉｂとなるため、期間ｔ１における出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆと同電位で安定となる。

図１４の電圧波形図においても、期間ｔ１におけるＶｏｕｔ２、Ｖｏｕｔ３は、同じスルーレートであり、Ｖｏｕｔ２、Ｖｏｕｔ３はＶｒｅｆと同電位で安定している。

一方、Ｖ（Ｔ１）＞Ｖ（Ｔ２）のとき、期間ｔ１において、第二の差動対（１０３，１０４）の電流の関係は、Ｉｃ＜Ｉｄとなる。

このとき、上式（１１）の電流Ｉａの範囲は、Ｖ（Ｔ１）＝Ｖ（Ｔ２）のときよりも狭くなり、したがって、スルーレートが低下する。

また、上式（８）より、Ｉｃ＜Ｉｄのとき、第一の差動対（１０１，１０２）は安定状態で、Ｉａ＞Ｉｂとなるため、期間ｔ１における出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆより低電位で安定となる。

図１４の電圧波形図においても、期間ｔ１におけるＶｏｕｔ４は、Ｖｏｕｔ２、Ｖｏｕｔ３よりも低スルーレートであり、Ｖｏｕｔ４は、Ｖｒｅｆより低電位で安定となっている。

また、Ｖ（Ｔ１）＜Ｖ（Ｔ２）のとき、期間ｔ１において、第二の差動対（１０３，１０４）の電流の関係は、Ｉｃ＞Ｉｄとなる。

このとき、上式（１１）の電流Ｉａの範囲は、Ｖ（Ｔ１）＝Ｖ（Ｔ２）のときよりも広くなり、したがって、スルーレートが高くなる。

また、上式（８）より、Ｉｃ＞Ｉｄのとき、第一の差動対（１０１，１０２）は安定状態でＩａ＜Ｉｂとなるため、期間ｔ１における出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆよりも高電位で安定となる。

図１４の電圧波形図においても、期間ｔ１におけるＶｏｕｔ１は、Ｖｏｕｔ２、Ｖｏｕｔ３よりも、高スルーレートであり、Ｖｏｕｔ１は、Ｖｒｅｆよりも高電位で安定となっている。

次に、図１４の期間ｔ２における第一、第二の差動対の動作を考えると、期間ｔ２開始直後、第一の差動対（１０１，１０２）の入力対には、基準電圧Ｖｒｅｆと、期間ｔ１終了時の出力電圧（＝Ｖｏｕｔ'）が与えられ、これにより、電流Ｉａ、Ｉｂは、それぞれ定電流となる。一方、第二の差動対（１０３，１０４）の入力対には、電圧Ｖ（Ｔ１）と出力電圧Ｖｏｕｔが与えられる。出力電圧Ｖｏｕｔは、Ｖ（Ｔ１）よりも低い電位状態にあるため、Ｉｃが増加し、Ｉｄが減少する。

Ｉｃの増加により、ＰＭＯＳトランジスタ１０８のゲート電位を引き下げ、出力電圧Ｖｏｕｔを、Ｖ（Ｔ１）付近まで上昇させるように作用する。

このときのＩｃの電流増分量の大きさが、図１４の期間ｔ２におけるスルーレートに影響する。

上式（７）および（９）から、期間ｔ２における電流Ｉｃの変化の幅は、以下の範囲となる。

Ｉ２≧Ｉｃ≧｛（Ｉ１＋Ｉ２）／２｝−Ｉａ …（１２）

上式（１２）において、電流Ｉｃの範囲が広いほど、期間ｔ２における電流Ｉｃの増分量が大きくなり、スルーレートが高くなる。

ここで、第一の差動対（１０１，１０２）に入力される電圧Ｖｒｅｆ、Ｖｏｕｔ'の大小について考えると、
Ｖ（Ｔ１）＝Ｖ（Ｔ２）のとき、期間ｔ１終了時の出力電圧は、基準電圧Ｖｒｅｆと同電位（Ｖｏｕｔ'＝Ｖｒｅｆ）であるため、期間ｔ２の電流の関係は、
Ｉａ＝Ｉｂ
となる。

したがって、期間ｔ１と同様に、Ｖ（Ｔ１）、Ｖ（Ｔ２）の絶対値が変化しても、上式（１２）における電流Ｉｃの範囲は変化せず、スルーレートは一定となる。

また、上式（８）より、Ｉａ＝Ｉｂのとき、第二の差動対（１０３，１０４）は、安定状態で、Ｉｃ＝Ｉｄとなるため、期間ｔ２における出力電圧Ｖｏｕｔは、電圧Ｖ（Ｔ１）と同電位で安定となる。

図１４の電圧波形図においても、期間ｔ１における、Ｖｏｕｔ２、Ｖｏｕｔ３は、同じスルーレートであり、Ｖｏｕｔ２、Ｖｏｕｔ３はＶ（Ｔ１）と同電位で安定している。

一方、Ｖ（Ｔ１）＞Ｖ（Ｔ２）のとき、期間ｔ１終了時の出力電圧は、基準電圧Ｖｒｅｆよりも低電位（Ｖｏｕｔ'＜Ｖｒｅｆ）であるため、期間ｔ２において、第一の差動対（１０１，１０２）の電流の関係はＩａ＞Ｉｂとなる。

このとき、上式（１２）の電流Ｉｃの範囲は、Ｖ（Ｔ１）＝Ｖ（Ｔ２）のときより広くなり、したがってスルーレートが高くなる。

また、上式（８）より、Ｉａ＞Ｉｂのとき、第二の差動対（１０３，１０４）は安定状態でＩｃ＜Ｉｄとなるため、期間ｔ２のにおける出力電圧Ｖｏｕｔは基準電圧Ｖｒｅｆより高電位で安定となる。

図１４の電圧波形図においても、期間ｔ２におけるＶｏｕｔ４は、Ｖｏｕｔ２、Ｖｏｕｔ３よりも高スルーレートであり、Ｖｏｕｔ４はＶ（Ｔ１）より高電位で安定となっている。

また、Ｖ（Ｔ１）＜Ｖ（Ｔ２）のとき、期間ｔ１終了時の出力電圧は基準電圧Ｖｒｅｆより高電位（Ｖｏｕｔ'＞Ｖｒｅｆ）であるため、期間ｔ２において第一の差動対（１０１，１０２）の電流の関係はＩａ＜Ｉｂとなる。このとき、上式（１１）の電流Ｉｃの範囲は、Ｖ（Ｔ１）＝Ｖ（Ｔ２）のときより狭くなり、したがってスルーレートが低下する。

また、上式（８）より、Ｉａ＜Ｉｂのとき、第二の差動対（１０３，１０４）は安定状態でＩｃ＞Ｉｄとなるため、期間ｔ２のにおける出力電圧Ｖｏｕｔは基準電圧Ｖｒｅｆより低電位で安定となる。

図１４の電圧波形図においても、期間ｔ２におけるＶｏｕｔ１は、Ｖｏｕｔ２、Ｖｏｕｔ３よりも低スルーレートであり、Ｖｏｕｔ１はＶｒｅｆより低電位で安定となっている。

以上のような作用により、図１３の差動増幅器では、Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件により、スルーレートが異なる。

なお、基準電圧Ｖｒｅｆを、Ｖ（Ｔ１）またはＶ（Ｔ２）に設定する場合には、期間ｔ１において、出力電圧Ｖｏｕｔがターゲット電圧付近まで変化するため、スルーレートのばらつきは、期間ｔ１が主となり、期間ｔ２における出力電圧Ｖｏｕｔの電位変動は、十分小さい。したがって、期間ｔ２におけるスルーレートばらつきの影響はほぼ無視できる。

このようなＶ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件によるスルーレートのばらつきを防ぐための手段として、第一、第二の差動対を駆動する２つの電流源の少なくとも一方の活性、非活性を制御するための回路を設けることや、２つの電流源の電流値を変調制御するための回路を設けることにより改善できる。その実施例を、以下に示す。

図１５は、図１３の差動増幅器において、電流源１２１、１２２の活性、非活性を制御するための回路を追加した構成を示したもので、電流源１２１と直列形態で接続されるスイッチＳＷ１１と、電流源１２２と直列形態で接続されるスイッチＳＷ１２を加えた構成である。

図１６は、図１５の構成におけるスイッチＳＷ１〜ＳＷ５、ＳＷ１１、ＳＷ１２のオン・オフの制御の一例を示す図である。

図１３および図１４では、第一、第二の差動対のそれぞれのトランジスタに流れる電流は互いに影響しあうため、Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件によりスルーレートが変動する場合があることを説明した。

これに対して、図１５に示す構成では、スイッチＳＷ１１、ＳＷ１２により、第一、第二の差動対に流れる電流の相互作用を一時的になくすことにより、スルーレートの変動を抑えるものである。具体的な作用を以下に説明する。

図１６は、図１５の各スイッチ制御のタイミングチャートを示しており、制御信号Ｓ１、Ｓ２は、図２の示したものと同様である。以下、図１５、図１６を参照して、スイッチＳＷ１１、ＳＷ１２の作用を説明する。

まず、期間ｔ１の開始直後から、期間ｔ１内に、期間ｔａを設け、期間ｔａにおいて、制御信号Ｓ３により、スイッチＳＷ１２をオフとする。スイッチＳＷ１１は、期間ｔ１を通じてオンのままとする。これにより、期間ｔａにおいて、第二の差動対（１０３，１０４）の電流が遮断され、第二の差動対の動作が停止される。

このときの第一の差動対（１０１，１０２）に流れる電流Ｉａ，Ｉｂは、カレントミラー（１１１，１１２）によって決まり、トランジスタの特性ばらつきがないとすれば、動作安定状態で、以下の関係が成り立つ。

Ｉａ＝Ｉｂ＝Ｉ１／２ …（１３）

これにより、期間ｔａにおける電流Ｉａの変化の幅は、次式（１４）の範囲となる。

Ｉ１≧Ｉａ≧Ｉ１／２ …（１４）

したがって、上式（１４）の電流Ｉａの増分量により、スルーレートが決まる。そして、期間ｔａでは、第二の差動対（１０３，１０４）は、動作停止されているので、Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件に関係なく、スルーレートが一定となる。

期間ｔａは、期間ｔ１において、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆ付近に到達する時間を目安に設定される。

そして、期間ｔａの終了後、スイッチＳＷ１２をオンとし、残りの期間ｔ１において、図１４の場合と同様に、Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件に応じた出力電圧（＝Ｖｏｕｔ'）を容量素子Ｃ１に蓄積する。

次に、期間ｔ２の開始直後から、期間ｔ２内に期間ｔｂを設け、期間ｔｂにおいて、制御信号Ｓ４によりスイッチＳＷ１１をオフとする。スイッチＳＷ１２は期間ｔ２を通じてオンのままとする。

これにより、期間ｔｂにおいて、第一の差動対（１０１，１０２）の電流が遮断され、第一の差動対の動作が停止される。このときの、第二の差動対（１０３，１０４）に流れる電流Ｉｃ，Ｉｄは、カレントミラー（１１１，１１２）によって決まり、動作安定状態で、次式（１５）の関係が成り立つ。

Ｉｃ＝Ｉｄ＝Ｉ２／２ …（１５）

これにより、期間ｔｂにおける電流Ｉｃの変化の幅は、次式（１６）の範囲となる。

Ｉ２≧Ｉｃ≧Ｉ２／２ …（１６）

したがって、上式（１６）の電流Ｉｃの増分量により、スルーレートが決まる。そして、期間ｔｂでは、第一の差動対（１０１，１０２）は動作停止されているので、ＶｒｅｆおよびＶｏｕｔ'の大小に関係なく、スルーレートが一定となる。

期間ｔｂは、期間ｔ２において、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）付近に到達する時間を目安に設定される。

そして、期間ｔｂの終了後、スイッチＳＷ１１をオンとし、残りの期間ｔ２において、図１４の場合と同様に、端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件に応じた出力電圧となる。

以上のように、図１５に示す構成は、スイッチＳＷ１１、ＳＷ１２を設けて、期間ｔ１および期間ｔ２に設けた期間ｔａ、ｔｂに、スイッチＳＷ１２、ＳＷ１１をそれぞれ制御することにより、Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件に関係なく、スルーレートを一定に保つことができる。

なお、基準電圧Ｖｒｅｆを、Ｖ（Ｔ１）またはＶ（Ｔ２）に設定する場合には、期間ｔ１において出力電圧Ｖｏｕｔがターゲット電圧付近まで変化するため、期間ｔ２における出力電圧Ｖｏｕｔの電位変動は十分小さい。したがって、期間ｔ２におけるスルーレートばらつきの影響は、ほぼ無視することができる。この場合には、スイッチＳＷ１１および期間ｔｂの制御はなくてよい。

また、図１５では、電流源１２１、１２２の活性、非活性を制御するための回路として、電流源１２１、１２２とそれぞれ直列形態で接続したスイッチＳＷ１１、ＳＷ１２を設ける構成を例として示したが、別の構成でもよいことはもちろんである。例えば、電流源１２１、１２２のゲートバイアス電圧を変えることで、電流源１２１、１２２の活性、非活性を制御してもよい。

図１９は、図１５の差動増幅器のシミュレーション結果を示す図である。図１９において、電圧条件および期間ｔ１、ｔ２は、図１４と同様とし、期間ｔａ、ｔｂを、それぞれ５μｓとした。

図１９より、期間ｔａ、ｔｂにおいて、電圧波形Ｖｏｕｔ１〜Ｖｏｕｔ４のスルーレートは一致しており、図１５の構成により、Ｖ（Ｔ１）、Ｖ（Ｔ２）の選択条件に依存したスルーレートばらつきを防ぐことができることが示された。

なお、スルーレートが均一化されたことにより、期間ｔ１を必要最小時間に最適化することができるため、１データ期間において、出力電圧Ｖｏｕｔがターゲット電圧に駆動されるまでの時間を短縮することもできる。

図１７は、図１３の差動増幅器において、第一、第二の差動対を駆動する電流を変調するための回路を追加した構成を示したもので、電流源１２１と並列に、直列形態で接続された電流源１２３とスイッチＳＷ２１を設け、電流源１２２と並列に、直列形態で接続された電流源１２４とスイッチＳＷ２２を加えた構成である。

図１７に示す構成では、第一、第二の差動対を駆動する電流を変調することにより、第一、第二の差動対の各トランジスタに流れる電流の相互作用を抑え、それによって、スルーレートの変動を抑えるものである。具体的な作用を以下に説明する。

図１８は、図１７の各スイッチ制御のタイミングチャートを示しており、制御信号Ｓ１、Ｓ２は、図２に示した例と同様である。

また、期間ｔ１、ｔ２内にそれぞれ期間ｔｃ、ｔｄを設け、そのタイミングで制御する制御信号Ｓ５、Ｓ６を設ける。

以下、図１７、図１８を参照して、スイッチＳＷ２１、ＳＷ２２の制御について説明する。まず、期間ｔ１の開始直後の期間ｔｃにおいて、制御信号Ｓ５により、スイッチＳＷ２１をオンとする。スイッチＳＷ２２は、期間ｔ１を通じて、オフのままとする。

これにより、期間ｔｃにおいて、第一の差動対（１０１，１０２）の電流が増加する。期間ｔｃにおける電流Ｉａの変化の幅は、図１４と同様の原理に従い、上式（１１）より、以下の範囲となる。なお、電流源１２３の電流を定電流Ｉ１１とする。

Ｉ１＋Ｉ１１≧Ｉａ≧｛（Ｉ１＋Ｉ２＋Ｉ１１）／２｝−Ｉｃ …（１７）

上式（１７）より、電流Ｉａの変化の幅は、電流Ｉ１１の項が加わったことにより、Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件によって変動する電流Ｉｃの影響が小さくなる。したがって、期間ｔｃにおけるスルーレートばらつきも小さくなる。

期間ｔｃは、期間ｔ１において、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆ付近に到達する時間を目安に設定される。

そして、期間ｔｃ終了後、スイッチＳＷ２１をオフとし、残りの期間ｔ１において、図１４の場合と同様に、Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件に応じた出力電圧（＝Ｖｏｕｔ'）を、容量素子Ｃ１に蓄積する。

次に、期間ｔ２の開始直後の期間ｔｄにおいて、制御信号Ｓ６により、スイッチＳＷ２２をオンとする。スイッチＳＷ２１は、期間ｔ２を通じてオフのままとする。

これにより、期間ｔｄにおいて、第二の差動対（１０３，１０４）の電流が増加する。期間ｔｄにおける電流Ｉｃの変化の幅は、図１４と同様の原理で、上式（１２）より、以下の範囲となる。なお、電流源１２４の電流を定電流Ｉ１２とする。

Ｉ２＋Ｉ１２≧Ｉｃ≧｛（Ｉ１＋Ｉ２＋Ｉ１２）／２｝−Ｉａ …（１８）

上式（１８）より、電流Ｉｃの変化の幅は、電流Ｉ１２の項が加わったことにより、第一の差動対（１０１，１０２）に入力される電圧Ｖｒｅｆ、Ｖｏｕｔ'の大小によって変動する電流Ｉａの影響が小さくなる。したがって、期間ｔｄにおけるスルーレートばらつきも小さくなる。

期間ｔｄは、期間ｔ２において、出力電圧Ｖｏｕｔが電圧Ｖ（Ｔ１）付近に到達する時間を目安に設定される。そして、期間ｔｄ終了後、スイッチＳＷ２２をオフとし、残りの期間ｔ２において、図１４の場合と同様に、Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件に応じた出力電圧となる。

以上のように、図１７に示す構成は、図１３に示す構成に、電流源１２３、１２４およびスイッチＳＷ２１、ＳＷ２２をさらに備え、期間ｔ１および期間ｔ２に設けた期間ｔｃ、ｔｄに、スイッチＳＷ２１、ＳＷ２２をそれぞれオン・オフ制御することにより、Ｖ（Ｔ１）、Ｖ（Ｔ２）の電圧選択条件によるスルーレートばらつきを抑制して、ほぼ一定に保つことができる。

なお、基準電圧Ｖｒｅｆを、Ｖ（Ｔ１）またはＶ（Ｔ２）に設定する場合には、期間ｔ２におけるスルーレートばらつきの影響はほぼ無視することができる。この場合、スイッチＳＷ２２および期間ｔｄの制御は、なくてよい（省略可能）。

また、図１７では、第一の差動対（１０１，１０２）、第二の差動対（１０３，１０４）を駆動する電流を変調するための回路の一例を示したものであり、別の構成でもよいことはもちろんである。例えば、図１３の回路において、電流源１２１、１２２のゲートバイアス電圧を変えることで、電流源１２１、１２２の電流値を変調制御してもよい。

図２０は、図１７に示した差動増幅器のシミュレーション結果を示すである。電圧条件および期間ｔ１、ｔ２は、図１４と同様とし、期間ｔｃ、ｔｄをそれぞれ５μｓとした。図２０より、期間ｔｃ、ｔｄにおいて、電圧波形Ｖｏｕｔ１〜Ｖｏｕｔ４のスルーレートは、ほぼ一致しており、図１７の構成により、Ｖ（Ｔ１）、Ｖ（Ｔ２）の選択条件に依存したスルーレートばらつきを防ぐことができることが示された。

なお、スルーレートが均一化されたことにより、期間ｔ１を必要最小時間に最適化することができるため、１データ期間において、出力電圧Ｖｏｕｔがターゲット電圧に駆動されるまでの時間を短縮することもできる。

図２１は、本発明の別の実施例として、表示装置のデータドライバの構成を示す図であり、図８のデジタル・アナログ変換器を、表示装置の適用した例を示す図である。図２１は、図２２と同様のブロック構成であり、複数の抵抗素子で構成された階調電圧発生回路２００と、デコーダ３００（選択回路）と、バッファ回路１００と、を少なくとも備えて構成される。デコーダ３００は、図８のスイッチ群３２と同様に、映像データ信号に応じて、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択し、バッファ回路１００に出力する。

バッファ回路１００は、例えば図７に示した差動増幅回路を用いることができる。これにより、図２１のデータドライバは、バッファ回路１００で、多値出力化が可能であるため、階調電圧発生回路２００で生成する階調電圧数を、図２２の構成よりも減らすことができ、デコーダ３００の回路規模も小さくすることができ、省面積化が可能となる。

また、バッファ回路１００は、製造過程等でトランジスタの特性ばらつきが生じた場合でも、高精度な電圧出力が可能である。

なお、本発明のデータドライバへの応用は、図８のみならず図６のデジタル・アナログ変換器や、各実施例の差動増幅器を応用できることは勿論である。

なお、図１５に示した構成は、第一、第二の差動対（１０１，１０２）、（１０３，１０４）にそれぞれ定電流を供給する２つの電流源１２１、１２２の活性／非活性をそれぞれ制御するための回路を備えた構成である。ところで、電流源１２１、１２２の活性／非活性の制御は、すなわち第一、第二の差動対（１０１，１０２）、（１０３，１０４）の活性／非活性の制御と、実質的に等価である。したがって、本発明においては、第一、第二の差動対の活性／非活性の制御を行う構成としてもよい。具体的には、図２６に示す構成において、第一、第二の差動対（１０１，１０２）、（１０３，１０４）のそれぞれの出力対と、カレントミラー（１１１，１１２）との間にスイッチ群（ＳＷ１１_１、ＳＷ１１_２）、（ＳＷ１２_１，ＳＷ１２_２）を挿入し、スイッチ群の制御により、差動対（１０１，１０２）、（１０３，１０４）の活性（カレントミラー（１１１，１１２）との接続）、非活性（カレントミラー（１１１，１１２）との遮断）の制御を行う構成としてもよい。なお、このとき、増幅段６の入力端は、カレントミラー（１１１，１１２）の出力端（トランジスタ１１１のドレイン）と接続される。スイッチ（ＳＷ１１_１，ＳＷ１１_２）は、入力される制御信号に基づき、同時に連動してオン・オフし、スイッチ（ＳＷ１２_１，ＳＷ１２_２）は、入力される制御信号に基づき、同時に連動してオン・オフする。第二の差動対（１０３，１０４）の出力対とカレントミラー（１１１，１１２）との間のスイッチ（ＳＷ１２_１，ＳＷ１２_２）による接続／遮断の制御は、例えば図１６に示す制御信号Ｓ３を用いて行われ、制御信号Ｓ３がハイレベルで該スイッチ（ＳＷ１２_１，ＳＷ１２_２）がともにオンし、制御信号Ｓ３がロウレベルで該スイッチ（ＳＷ１２_１，ＳＷ１２_２）はともにオフする。第一の差動対（１０１，１０２）の出力対とカレントミラー（１１１，１１２）との間のスイッチ（ＳＷ１１_１，ＳＷ１１_２）による接続／遮断の制御は、例えば図１６に示す制御信号Ｓ４を用いて行われ、制御信号Ｓ４がハイレベルでスイッチ（ＳＷ１１_１，ＳＷ１１_２）がともにオンし、制御信号Ｓ４がロウレベルで該スイッチ（ＳＷ１１_１，ＳＷ１１_２）はオフする。１データ出力期間における制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４のタイミング波形は、図１６に示した通りとされる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施の形態の構成を示す図である。 本発明の一実施の形態のスイッチ制御の一例を示す図である。 本発明の一実施の形態の動作を説明するための波形図である。 本発明の一実施の形態の差動増幅器による多値出力化の一例を説明するための図である。 本発明の一実施の形態の差動増幅器による多値出力の他の例を説明するための図である。 本発明の一実施の形態のデジタル・アナログ変換器の構成を示す図である。 本発明の第２の実施の形態の構成を示す図である。 本発明の第２の実施の形態の差動増幅器を有するデジタル・アナログ変換器の構成を示す図である。 本発明の第３の実施の形態の構成を示す図である。 本発明の第４の実施の形態の構成を示す図である。 本発明の第５の実施の形態の構成を示す図である。 本発明の第６の実施の形態の構成を示す図である。 本発明の第７の実施の形態の構成を示す図である。 本発明の第７の実施の形態の動作を説明するための波形図である。 本発明の第８の実施の形態の構成を示す図である。 本発明の第８の実施の形態のスイッチ制御の一例を示す図である。 本発明の第９の実施の形態の構成を示す図である。 本発明の第９の実施の形態のスイッチ制御の一例を示す図である。 本発明の第８の実施の形態のシミュレーション結果を示す図である。 本発明の第９の実施の形態のシミュレーション結果を示す図である。 本発明の第１０の実施の形態の表示装置の構成を示す図である。 従来の表示装置の構成を示す図である。 従来の差動増幅器の構成を示す図である。 図２３ののスイッチ制御の一例を示す図である。 従来の差動増幅器の他の構成を示す図である。 本発明の第１１の実施の形態の構成を示す図である。

符号の説明

５ 出力端子
６、７、１６ 増幅段
１０、１１ 負荷回路
３１、３１’ 差動増幅器
３２ スイッチ群
３３ スイッチ群
４０ 抵抗素子
１００ 出力回路（バッファ回路）
１０１、１０２、１０３、１０４、１０９ ＮＭＯＳトランジスタ
１１１、１１２、１１３、１１４、１０８ ＰＭＯＳトランジスタ
１２１、１２２ 電流源
２０１、２０２、２０３、２０４ ＰＭＯＳトランジスタ
２１２、２１２ ＮＭＯＳトランジスタ
２２６、２２７ 電流源
２００ 階調電圧発生回路
３００ デコーダ
４００ 出力端子群
９１０ 出力回路
９２０ 階調電圧発生回路
９３０ デコーダ
Ｃ、Ｃ１、Ｃ２ 容量
Ｍ１、Ｍ２ ＰＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ５、Ｍ６ ＮＭＯＳトランジスタ
Ｍ７ ＰＭＯＳトランジスタ
Ｍ８、Ｍ９、Ｍ１０ 電流源
Ｓ１、Ｓ２ 制御信号
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５ スイッチ
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 入力端子
Ｖ（Ｔ１）、（ＶＴ２）、Ｖ（Ｔ３） 入力電圧
Ｖｒｅｆ 基準電圧

Claims (22)

1. 第一及び第二の差動対と、前記第一及び第二の差動対の出力対に接続された少なくとも１つの負荷回路と、を含む入力差動段と、
   前記第一及び第二の差動対の共通の出力信号を受け、出力端子を充電又は放電駆動する増幅段と、
   を備えた差動増幅回路であって、
   前記出力端子が、前記第一の差動対の差動入力の一方の入力に帰還接続されるとともに、前記出力端子の電圧が前記第一の差動対の差動入力の一方の入力に接続された容量に蓄積され、前記第二の差動対の差動入力には、それぞれ第一及び第二の電圧が入力される第一の状態と、
   前記出力端子が、前記第二の差動対の差動入力の一方の入力に帰還接続され、前記第二の差動対の差動入力の他方の入力には第三の電圧が入力され、前記第一の差動対の差動入力の一方の入力が、前記出力端子から遮断される第二の状態と、
   を切替制御する制御回路を備え、
   前記第一の差動対の差動入力の他方には所定の基準電圧が入力される、ことを特徴とする差動増幅回路。
2. 第一及び第二の差動対と、前記第一及び第二の差動対の出力対に接続された少なくとも１つの負荷回路と、を含む入力差動段と、
   前記第一及び第二の差動対の共通の出力信号を受け、出力端子を充電又は放電駆動する増幅段と、
   を備えた差動増幅回路であって、
   前記出力端子が前記第一の差動対の差動入力の一方の入力に帰還接続されるとともに、前記出力端子の電圧は、前記第一の差動対の差動入力の一方の入力に接続された容量に蓄積され、前記第二の差動対の差動入力には、第一及び第二の電圧が入力される第一の接続状態と、
   前記出力端子が前記第二の差動対の差動入力の一方の入力に帰還接続され、前記第二の差動対の差動入力の他方の入力には前記第一の電圧と前記第二の電圧の一方が入力され、前記第一の差動対の差動入力の一方の入力は前記出力端子から遮断される第二の接続状態と、
   を切替制御する制御回路を備え、
   前記第一の差動対の差動入力の他方には所定の基準電圧が入力される、ことを特徴とする差動増幅回路。
3. 前記基準電圧は、前記第一の接続状態と第二の接続状態で定電圧の所定の電圧とされる、ことを特徴とする請求項１又は２に記載の差動増幅回路。
4. 前記第一の差動対の差動入力の他方に入力される前記基準電圧が、前記第一、第二、及び第三の電圧の内のいずれか一つよりなる、ことを特徴とする請求項１に記載の差動増幅回路。
5. 前記第一の差動対の差動入力の他方に入力される前記基準電圧が、前記第一及び第二の電圧のいずれかよりなる、ことを特徴とする請求項２に記載の差動増幅回路。
6. 第一及び第二の差動対と、
   前記第一及び第二の差動対に共通接続された１つの負荷回路と、
   前記第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源と、
   を含み、
   前記第一及び第二の差動対の共通の出力信号に応じて増幅作用を行う差動増幅回路であって、
   前記第一の差動対の差動入力の一方には、所定の基準電圧が入力され、
   データ出力期間が第一及び第二の期間を含み、
   前記第一の期間には、
   前記第二の差動対の差動入力には、オン状態の第一、第四のスイッチを介して、第一及び第二の入力端子の電圧がそれぞれ入力され、
   前記第一の差動対の差動入力の他方が、オン状態の第三のスイッチを介して、前記差動増幅回路の出力端子に接続され、前記第一の差動対の差動入力の他方に接続された容量に、前記出力端子の電圧を蓄積し、
   前記第二の期間には、
   前記第一、第三、及び第四のスイッチはいずれもオフ状態とされ、
   前記第二の差動対の差動入力の一方は、オン状態の第二のスイッチを介して、前記出力端子に接続され、
   前記第二の差動対の差動入力の他方は、オン状態の第五のスイッチを介して、第三の入力端子に接続される、ことを特徴とする差動増幅回路。
7. 第一及び第二の差動対と、
   前記第一及び第二の差動対に共通接続された１つの負荷回路と、
   前記第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源と、
   を含み、
   前記第一及び第二の差動対の共通の出力信号に応じて増幅作用を行う差動増幅回路であって、
   前記第一の差動対の差動入力の一方には、所定の基準電圧が入力され、
   データ出力期間が第一及び第二の期間を含み、
   前記第一の期間には、
   前記第二の差動対の差動入力には、オン状態の第一、第四のスイッチを介して、第一及び第二の入力端子の電圧がそれぞれ入力され、
   前記第一の差動対の差動入力の他方は、オン状態の第三のスイッチを介して、前記差動増幅回路の出力端子に接続され、前記第一の差動対の差動入力の他方の入力に接続された容量に、前記出力端子の電圧を蓄積し、
   前記第二の期間には、
   前記第一、第三、第四のスイッチはいずれもオフ状態とされ、
   前記第二の差動対の差動入力の一方は、オン状態の第二のスイッチを介して、前記出力端子に接続され、
   前記第二の差動対の差動入力の他方は、オン状態の第五のスイッチを介して、前記第一の入力端子に接続される、ことを特徴とする差動増幅回路。
8. 第一及び第二の差動対と、
   前記第一及び第二の差動対にそれぞれ接続された第一及び第二の負荷回路と、
   前記第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源と、
   を含み、
   前記第一及び第二の差動対の共通の出力信号に応じて増幅作用を行う差動増幅回路であって、
   前記第一の差動対の差動入力の一方は基準電圧に接続され、
   データ出力期間が第一及び第二の期間を含み、
   前記第一の期間には、
   前記第二の差動対の差動入力には、オン状態の第一、第四のスイッチを介して、第一及び第二の入力端子の電圧がそれぞれ入力され、
   前記第一の差動対の差動入力の他方が、オン状態の第三のスイッチを介して、前記差動増幅回路の出力端子に接続され、前記第一の差動対の差動入力の他方に接続された容量に前記出力端子の電圧を蓄積し、
   前記第二の期間には、
   前記第一、第三、第四のスイッチは、オフ状態とされ、
   前記第二の差動対の差動入力の一方は、オン状態の第二のスイッチを介して、出力端子に接続され、
   前記第二の差動対の差動入力の他方は、オン状態の第五のスイッチを介して第三の入力端子に接続される、ことを特徴とする差動増幅回路。
9. 前記第一及び第二の差動対の共通の出力信号に応じて増幅作用を行う増幅回路が、前記第一の差動対および第二の差動対の出力対の一方の共通接続点と、他方の共通接続点とに入力対が接続され、前記出力端子に、出力端が接続された差動増幅段を含む、ことを特徴とする請求項６乃至８のいずれか一に記載の差動増幅回路。
10. 第一極性の第一及び第二の差動対と、
    前記第一及び第二の差動対に共通接続された第二極性の１つの負荷回路と、
    前記第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源と、
    第二極性の第三及び第四の差動対と、
    前記第三及び第四の差動対に共通接続された第一極性の１つの負荷回路と、
    前記第三及び第四の差動対にそれぞれ電流を供給する第三及び第四の電流源と、
    を含み、
    前記第一及び第二の差動対の共通の出力信号を受ける第一の増幅回路と、
    前記第三及び第四の差動対の共通の出力信号を受ける第二の増幅回路と、
    を備え、
    前記第一及び第二の増幅回路の出力が共通に出力端子に接続されてなる差動増幅回路であって、
    前記第一の差動対及び前記第三の差動対の差動入力同士がそれぞれ接続され、
    前記第二の差動対及び前記第四の差動対の差動入力同士がそれぞれ接続され、
    前記第一及び第三の差動対の差動入力の一方は基準電圧に接続され、
    データ出力期間が第一及び第二の期間を含み、
    前記第一の期間には、
    前記第二及び第四の差動対の差動入力には、オン状態の第一、第四のスイッチを介して、第一及び第二の入力端子の電圧がそれぞれ入力し、
    前記第一及び第三の差動対の差動入力の他方が、オン状態の第三のスイッチを介して前記出力端子に接続され、前記第一の差動対の差動入力の他方に接続された容量に、前記出力端子の電圧を蓄積し、
    前記第二の期間には、
    前記第一、第三、第四のスイッチはいずれもオフ状態とされ、
    前記第二及び第四の差動対の差動入力の一方は、オン状態の第二のスイッチを介して、前記出力端子に接続され、
    前記第二及び第四の差動対の差動入力の他方は、オン状態の第五のスイッチを介して第三の入力端子に接続される、ことを特徴とする差動増幅回路。
11. 前記第一及び第二の差動対の少なくとも一方の活性／非活性を制御する回路を備えている、ことを特徴とする請求項１乃至１０のいずれか一に記載の差動増幅回路。
12. 前記第一及び第二の電流源の少なくとも一方の活性／非活性を制御する回路を備えている、ことを特徴とする請求項６乃至１０のいずれか一に記載の差動増幅回路。
13. 前記第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源を備え、
    前記第一及び第二の電流源の少なくとも一方の活性／非活性を制御する回路を備えている、ことを特徴とする請求項１又は２に記載の差動増幅回路。
14. 前記第一の差動対と第二の電源間に、前記第一の電流源と直列形態に接続された第六のスイッチを備え、
    前記第二の差動対の第二の電源間に、前記第二の電流源と直列形態に接続された第七のスイッチを備えている、ことを特徴とする請求項６乃至１０のいずれか一に記載の差動増幅回路。
15. 前記第一の差動対と第二の電源間に、前記第一の電流源と並列形態に接続された、第六のスイッチと第三の電流源を備え、
    前記第二の差動対と第二の電源間に、前記第二の電流源と並列形態に接続された、第七のスイッチと第四の電流源を備えている、ことを特徴とする請求項６乃至１０のいずれか一に記載の差動増幅回路。
16. 前記第一の差動対の出力対と前記負荷回路との接続をオン・オフ制御する第六および第七のスイッチを備え、
    前記第二の差動対の出力対と前記負荷回路との接続をオン・オフ制御する第八および第九のスイッチを備えている、ことを特徴とする請求項６乃至１０のいずれか一に記載の差動増幅回路。
17. 前記第七のスイッチは、前記データ出力期間のうち前記第一の期間の開始の所定期間オフとされたのちオンとされ、
    前記第六のスイッチは、前記第二の期間の開始の所定期間オフとされ、前記データ出力期間のうち前記第二の期間の開始の所定期間以外の期間オンとされる、ことを特徴とする請求項１４に記載の差動増幅回路。
18. 前記第六のスイッチは、前記データ出力期間のうち前記第一の期間の開始の所定期間オンとされたのちオフとされ、
    前記第七のスイッチは、前記第二の期間の開始の所定期間オンとされ、前記データ出力期間のうち前記第二の期間の開始の所定期間以外の期間オフとされる、ことを特徴とする請求項１５に記載の差動増幅回路。
19. 前記第八および第九のスイッチは、前記データ出力期間のうち前記第一の期間の開始の所定期間オフとされたのちオンとされ、
    前記第六および第七のスイッチは、前記第二の期間の開始の所定期間オフとされ、前記データ出力期間のうち前記第二の期間の開始の所定期間以外の期間オンとされる、ことを特徴とする請求項１６に記載の差動増幅回路。
20. 請求項６、８乃至１０のいずれか一に記載の前記差動増幅回路を備え、
    高位側の第一の電位と低位側の第二の電位との間に直列に接続される抵抗群と、
    前記抵抗群のタップからの電位を入力とし、選択信号に基づき、前記第一、第二、第三の入力端子にそれぞれ供給する電位を選択する選択回路と
    を備えたことを特徴とするデジタルアナログ変換回路。
21. 請求項７に記載の前記差動増幅回路を備え、
    高位側の第一の電位と低位側の第二の電位との間に直列に接続される抵抗群と、
    前記抵抗群のタップからの電位を入力とし、選択信号に基づき、前記第一、第二入力端子にそれぞれ供給する電位を選択する選択回路と
    を備えたことを特徴とするデジタルアナログ変換回路。
22. 階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路を備えた表示装置において、
    前記増幅回路として、請求項１乃至１９のいずれか一に記載の差動増幅回路を有することを特徴とする表示装置。

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