JP4006380B2 - 周波数発生回路および通信システム - Google Patents

Description

本発明は、発振回路とその出力周波数を２逓倍する逓倍回路を備えた周波数発生回路および通信システムに関する。

図４は、第１の従来例を示す２逓倍回路５０を用いた周波数発生回路のブロック図である。電圧制御発振回路（ＶＣＯ）２は、周波数制御端子１に印加される電圧によって、その差動出力信号１０１、１０２の発振周波数が制御される。その差動出力信号１０１と１０２は２つに分岐され、遅延回路（ＤＬＹ）４Ａと遅延回路４Ｂを通ってギルバート型乗算回路６へ入力される。遅延回路４Ｂを経由した信号１１３，１１４はトランジスタＱ１とＱ２のベースへ入力され、遅延回路４Ａを経由した信号１１１，１１２はトランジスタＱ３〜Ｑ６のベースへ入力される。

トランジスタＱ３とＱ５のコネクタ共通端子を流れる電流は、負荷１０により電圧に変換されてノード１０３に電圧信号として現れる。同様に、トランジスタＱ４とＱ６のコネクタ共通端子を流れる電流は負荷１１により電圧出力信号１０４に変換される。電圧出力信号１０３と１０４は差動増幅器５に入力されて、出力信号１０５と１０６が得られる。遅延回路４Ａの遅延時間ＴｄＡと遅延回路４Ｂの遅延時間ＴｄＢは、ギルバート型乗算回路６が２逓倍作用を行うように決定される。

図４の回路の周波数逓倍動作について述べる。ギルバート型乗算回路６中のトランジスタＱ１からＱ２のベース端子の入力電圧と、同様にトランジスタＱ３からＱ６のベース端子の入力電圧との間に、遅延時間差（ＴｄＡ−ＴｄＢ）を発生させる。この時間差によって、トランジスタＱ３からＱ６のコレクタ電流パルスの発生する時間が決まる。入力信号の周期Ｔに対して、Ｔ／４周期であれば、トランジスタＱ３とＱ５の合成電流のパルス幅と、トランジスタＱ４とＱ６の合成電流のパルス幅が等しくなる。これらの出力電流が負荷１０，１１で電圧変換され、差動アンプ５を経由して端子１０５，１０６から２逓倍周波数の電圧パルス信号が出力される。ギルバート型乗算回路を用いた２逓倍回路構成の従来例としては、例えば特許文献１に記載される図１１が挙げられる。

また、第２の従来例として、特許文献２には、出力信号のデューティ比を自動的に調整できると共に、ディジタル回路で構成することができる２逓倍回路が開示されている。この２逓倍回路は図１７に示すように、可変遅延回路７２、排他的論理和ゲート７３、低域通過フィルタ（ＬＰＦ）７４、積分回路７５から構成される。排他的論理和ゲート７３は、入力信号Ｖｉｎと可変遅延回路７２で遅延した信号との排他的論理和をとり、２逓倍信号を出力する。低域通過フィルタ７４は、２逓倍信号を低域濾波してその平均電圧を出力する。積分回路７５は、低域通過フィルタ７４の出力の出力電圧と端子７６に入力される基準電圧との間の電圧差を積分する。この積分回路７５の出力を可変遅延回路７２にフィードバックすることにより、可変遅延回路７２の遅延量を制御して所望のデューティの２逓倍信号を得ることができる。

特開平２０００−６８７４４号公報（図１１）

特開平４−３２９７１０号公報（図１）

しかしながら図４に示した第１の従来例によれば、２逓倍回路５０を構成する遅延回路４Ａ，４Ｂ間の遅延時間差が、入力信号の周期Ｔに対してＴ／４周期でなくなる場合があり、回路動作上問題が生じる。その一例としては、回路を構成する部品のばらつきが原因となるものである。個別部品によって回路を構成した場合には、ハンダ、ボンディングなどの接続技術のばらつきによって、集積回路で構成する場合には、遅延回路に用いるトランジスタや抵抗、容量などオンチップ素子の製造ばらつきによって、遅延時間差が所望の値と異なってしまう。

また、周波数発生回路が使用される環境、すなわち温度や電源電圧の変動によっても、遅延時間差は所望の値から変動する。発振回路に、その発振周波数が温度や電源電圧の変化の影響を受けないＬＣ共振型発振回路を用いた場合には、２逓倍回路の入力周波数を一定に維持できるけれども、遅延回路間の遅延時間は変動してしまう場合がある。

さらに、発振回路は、電圧もしくは電流などの制御パラメータを備え、これらパラメータによって出力する信号の発振周波数を変化させる必要性がある。そのため、遅延時間差を一つの固定値に設定した場合には、その遅延時間差をＴ／４周期とする単一周波数が存在するものの、それ以外の発振周波数に対しては、所望の値ではなくなる。

２逓倍回路の遅延回路間の遅延時間差が、入力信号の周期Ｔに対してＴ／４周期でなくなる場合には、２逓倍回路５０の差動の出力１０５，１０６において、信号のデューティ比を例えば５０％に調整するのが困難となる。

また、発振周波数が数ＧＨｚ以上の高周波領域では、個別部品または集積回路を用いて周波数発生回路を構成したいずれの場合においても、寄生素子や回路に用いるトランジスタの速度性能限界のために、出力振幅が常に一定ではないアナログ動作となる。このため、２逓倍回路５０の遅延回路４Ａ，４Ｂ間の遅延時間差がＴ／４周期でない場合には、差動出力間の振幅に差が生じる。

したがって、この２逓倍回路５０の遅延回路間の遅延時間差が所望の値でない周波数発生回路を実際に使用する場合には、出力振幅を等しくするために多段の差動回路を縦続接続して、その信号経路において振幅を飽和（リミット）させることが必要である。図４では、出力信号１０５，１０６の端子に設けられた振幅飽和用差動増幅回路（ＳＡＴ）３０がその役目をする。高周波において、飽和動作させるためには、負荷の時定数を減少させ、出力インピーダンスを低減する必要がある。このために消費電流を増加させることになり、大きな電力消費が発生するという問題がある。

また、この第１の従来例の２逓倍回路を用いた周波数発生回路では、信号のデューティに依存する回路動作が行われ、その値が５０％である場合には、遅延時間差を再設定する必要がある。その場合、回路の試作の繰り返しをせざるを得なくなる。

なお、すでに述べたように、発振回路の出力周波数が変化する場合には、適宜遅延時間差を調整する工夫が必要となる。ここでは、図４の回路構成を基準に遅延回路４Ａおよび４Ｂの二つが同時に配置された場合について述べてきたが、例えば遅延回路４Ａのみ配置した場合でも、また遅延回路４Ｂのみ配置した場合でも、上記の問題が発生する。

また、図１７に示した第２の従来例は、デジタル回路での構成を目的にしており、排他的論理和という２逓倍波生成回路のアナログ動作、すなわち高周波の入力信号を扱った場合に、可変遅延回路７２の遅延量に依存した出力信号の振幅や平均値の変動があった際の動作をも補償するものではない。

本発明の主たる目的は、上記の問題点を解決するためになされたものであり、第１の従来例のように差動回路の多段接続からなる振幅飽和用差動増幅回路３０による差動出力の振幅の調整を不要とし、発振回路の発振周波数が数ＧＨｚ以上と高周波であっても、低電力で動作する周波数発生回路を提供することである。

また、この周波数発生回路に好適な２逓倍回路を提供することも本発明の目的の一つである。

さらに、上記周波数発生回路を用いた通信システムを提供することもまた本発明の目的の一つである。

上記目的を解決するために、本発明に係る周波数発生回路は、
（１）．発振周波数の制御が可能な差動信号を出力する発振回路と、前記発振回路の出力の差動信号を入力として入力信号の周波数を２倍に逓倍して差動信号を出力する２逓倍回路とを具備する周波数発生回路であって、前記２逓倍回路は、可変遅延回路と、前記発振回路の差動出力信号が前記可変遅延回路を介して入力される第１差動入力端子及び前記発振回路の差動出力信号が入力される第２差動入力端子を有する差動型乗算回路と、前記差動型乗算回路の差動出力の正相と逆相の振幅の大きさをそれぞれ検知する振幅検知回路と、前記振幅検知回路により検知された振幅差に基づいて前記可変遅延回路の遅延量を制御する制御回路とを具備し、前記差動型乗算回路の差動出力を周波数発生回路の出力とすることを特徴とするものである。ここで前記発振回路は、周波数制御端子に印加される電圧または電流によって発振周波数の制御が可能な差動信号を出力する発振回路であればよい。

（２）．上記（１）に記載の周波数発生回路おいて、差動型乗算回路の差動出力を入力とし、入力信号の周波数を１／２分周して角周波数０、π／２、π、３／２π［ラジアン／秒］に分離して４つの差動出力信号を出力する１／２分周回路を更に設けてもよい。

（３）．上記（１）または（２）に記載の周波数発生回路おいて、前記制御回路は、前記正相と前記逆相の振幅の大きさを等しくするように前記可変遅延回路の遅延量を制御しても良いし、あるいは前記正相と前記逆相の振幅の大きさに一定の差を有するように前記可変遅延回路の遅延量を制御して、前記差動型乗算回路の差動出力のデューティを所定の値にするようにしてもよい。

（４）．上記（１）〜（３）に記載のいずれかの周波数発生回路おいて、差動型乗算回路をギルバート型掛け算回路を含めば好適である。

（５）．上記（１）に記載の周波数発生回路おいて、前記可変遅延回路は制御端子に印加される電圧に応じた遅延時間を前記差動入力信号に付加した差動信号を出力する回路であり、前記差動型乗算回路はギルバート型掛け算回路であり、該ギルバート型掛け算回路の差動電流出力は、電圧に変換して出力する負荷回路により差動の電圧出力信号として取り出され、前記振幅検知回路は前記負荷回路の前記差動の電圧出力信号の正相と逆相のそれぞれの下限値を検知して出力する回路であり、前記制御回路は、前記振幅検知回路の正相と逆相のそれぞれの下限値の差動電圧出力を入力とし、前記負荷回路の差動出力の正相と逆相の電圧振幅が所定の大きさとなるように変換して前記可変遅延回路の制御端子に出力する誤差増幅回路で構成すれば好適である。

（６）．上記（５）に記載の周波数発生回路おいて、前記負荷回路の差動の電圧出力信号を入力とする第１および第２の差動増幅回路を更に設け、前記第１の差動増幅回路の差動出力を前記振幅検知回路の差動入力とし、前記第２の差動増幅回路の差動出力を周波数発生回路の出力としてもよい。

（７）．また上記（６）に記載の周波数発生回路おいて、前記負荷回路の出力と前記第１および第２の差動増幅回路の差動入力との間に、前記発振回路の出力の周波数の２倍の周波数に対して最も高い周波数帯域通過特性を有する帯域通過型フィルタを設けることも可能である。

（８）．また本発明に係る周波数発生回路は、発振周波数の制御が可能な差動信号を出力する発振回路と、前記発振回路の出力の差動信号を入力として入力信号の周波数を２倍に逓倍して差動信号を出力する２逓倍回路とを具備する周波数発生回路であって、
前記２逓倍回路は、可変遅延回路と、前記発振回路の差動出力信号が前記可変遅延回路を介して入力される第１差動入力端子及び前記発振回路の差動出力信号が入力される第２差動入力端子を有し入力信号を乗算した電流を出力するギルバート型掛け算回路と、前記発振回路の周波数の２倍の周波数に対して最も高い周波数帯域通過特性を有し、前記ギルバート型掛け算回路の電流出力を差動電圧出力信号に変換して出力する負荷回路と、前記負荷回路の差動出力を入力としてそれぞれの直流成分を除去する直流成分除去回路と、前記直流成分除去回路の差動出力を入力とし、正相と逆相の振幅の大きさをそれぞれ検知する振幅検知回路と、前記振幅検知回路により検知された前記正相と逆相の振幅の差に基づいて前記可変遅延回路の遅延量を制御する制御回路とを具備し、前記ギルバート型掛け算回路の差動出力を周波数発生回路の差動出力とすることを特徴とする。ここで、前記帯域通過特性を負荷回路に持たせるには、負荷回路をＬＣ共振回路構成とすればよい。

（９）．上記（８）に記載の周波数発生回路において、前記負荷回路に前記発振回路の周波数の２倍の周波数に対して最も高い周波数帯域通過特性をもたせる代わりに、前記直流成分除去回路と前記振幅検知回路の間に、前記発振回路の周波数の２倍の周波数に対して最も高い周波数帯域通過性を有する帯域通過型フィルタを更に設け、前記振幅検知回路が、前記帯域型通過フィルタの差動出力のそれぞれの振幅の大きさを検知する構成としてもよい。この場合、負荷回路はＬＣ共振回路構成とせずに、抵抗負荷で構成すればよい。

（１０）．上記（４）〜（９）の周波数発生回路のいずれかに記載のギルバート型掛け算回路は、エミッタを共通接続した第１及び第２トランジスタと、エミッタを共通接続した第３及び第４トランジスタと、エミッタを共通接続した第５及び第６トランジスタと、第１電流源とを具備し、第１トランジスタのコレクタは前記第３及び第４トランジスタの共通エミッタに接続され、第２トランジスタのコレクタは前記第５及び第６トランジスタの共通エミッタに接続され、第１及び第２トランジスタの共通エミッタは前記第１電流源を介して第１定電圧端子に接続され、第３トランジスタのコレクタは第５トランジスタのコレクタに接続されて第１出力端子とし、第４トランジスタのコレクタは第６トランジスタのコレクタに接続されて第２出力端子とし、第１トランジスタのベースを正相、第２トランジスタのベースを逆相とする第１差動入力端子とし、第３及び第６トランジスタのベースを共に正相、第４及び第５トランジスタのベースを共に逆相とする第２差動入力端子とするように構成すれば好適である。

（１１）．上記（１０）に記載のギルバート型掛け算回路に、ベースが共通接続されて第３定電圧端子に接続された第７及び第８トランジスタを更に設け、第７トランジスタのエミッタを第３及び第５トランジスタのコレクタに接続し、第８トランジスタのエミッタを第４及び第６トランジスタのコレクタに接続し、第３及び第５トランジスタのコレクタに代えて第７トランジスタのコレクタを前記第１出力端子とし、第４及び第６トランジスタのコレクタに代えて第８トランジスタのコレクタを前記第２出力端子とする構成にしてもよい。

（１２）．また、上記１０に記載のギルバート型掛け算回路において、前記第１〜第６のトランジスタを、それぞれ第１〜第６のＮ型ＭＯＳトランジスタに置き換え、エミッタの代わりにソース、コレクタの代わりにドレイン、ベースの代わりにゲートと置き換えて構成してもよい。

（１３）．また、上記１１に記載のギルバート型掛け算回路において、前記第１〜第８のトランジスタを、それぞれ第１〜第８のＮ型ＭＯＳトランジスタに置き換え、エミッタの代わりにソース、コレクタの代わりにドレイン、ベースの代わりにゲートと置き換えて構成してもよい。

（１４）．上記（１）〜（１３）に記載の周波数発生回路のいずれかの可変遅延回路は図１０に示されるように、第９〜第１９トランジスタと、第１〜第７抵抗とを具備し、
前記第９及び第１０トランジスタはエミッタが共通接続され、
第９トランジスタはコレクタが第１抵抗を介して第１定電圧端子に接続され、
第１０トランジスタはコレクタが第２抵抗を介して第１定電圧端子に接続され、
第１１トランジスタはコレクタが前記第９及び第１０トランジスタの共通エミッタに接続され、エミッタが第３抵抗を介して第２定電圧端子に接続され、ベースが第３定電圧端子に接続され、
第１２トランジスタはベースが前記第１抵抗と第９トランジスタのコレクタとの接続点に、エミッタが第１３トランジスタのコレクタと第１４トランジスタのベースに接続され、コレクタが前記第１定電圧端子に接続され、
第１３トランジスタはエミッタが第４抵抗を介して前記第２定電圧端子に接続され、
第１４トランジスタはコレクタが第１定電圧端子に接続され、エミッタは第１５トランジスタのコレクタに接続され、
第１５トランジスタはエミッタが第５抵抗を介して前記第２定電圧端子に接続され、
第１６トランジスタはベースが前記第２抵抗と第１０トランジスタのコレクタとの接続点に接続され、エミッタが第１７トランジスタのコレクタと第１８トランジスタのベースに接続され、コレクタが前記第１定電圧端子に接続され、
第１７トランジスタはエミッタが第６抵抗を介して前記第２定電圧端子に接続され、
第１８トランジスタはコレクタが前記第１定電圧端子に接続され、エミッタが第１９トランジスタのコレクタに接続され、
第1９トランジスタはエミッタが第７抵抗を介して前記第２定電圧端子に接続されてなり、
前記第９トランジスタのベースを入力信号の正相の入力端子とし、
前記第１０トランジスタのベースを入力信号の逆相の入力端子とし、
前記第１８トランジスタのエミッタを出力信号の正相の入力端子とし、
前記第１４トランジスタのエミッタを出力信号の逆相の入力端子とし、
前記１３、第１５、第１７、及び第１９トランジスタのベースを遅延量制御端子として構成すれば好適である。

（１５）．上記（１４）において、前記可変遅延回路を、図１１に示すように、前記第１３、第１５、第１７、及び第１９トランジスタのベースを前記遅延量制御端子に代えて第３定電圧端子に接続し、前記第１１トランジスタのベースを第３定電圧端子に代えて遅延量制御端子とし、更に差動入出力端子を備える振幅リミット回路を設け、前記可変遅延回路の第１８トランジスタと第１４トランジスタのエミッタが前記振幅リミット回路の差動入力端子に接続され、前記振幅リミット回路の差動出力端子を、正相出力端子及び逆相出力端子とする構成にしてもよい。

（１６）．上記（８）または（９）において、前記振幅検知回路は、最大電圧を検知する２つの第１振幅検知基本回路を具備し、前記第１振幅検知基本回路が図１３に示すように、コレクタが第１定電圧端子に接続され、エミッタが第１容量を介して第２定電圧端子に接続されるトランジスタであってベースを入力端子としエミッタを出力端子とするトランジスタと、リセット端子に入力される信号に応じて第１容量に蓄積された電荷を前記第２定電圧端子に放電する機能を有する第１スイッチを第１容量の両端子間に設けた構成とすれば好適である。

（１７）．上記（５）〜（９）において、前記振幅検知回路は、最小電圧を検知する２つの第２振幅検知基本回路を具備し、前記第２振幅検知基本回路が図１２に示すように、コレクタが第２容量の一端に接続されると共に第１電圧端子に接続され、エミッタが第１ダイオードのカソードに接続されると共に電流源を介して第２定電圧端子に接続されたトランジスタであってベースを入力端子とするトランジスタと、前記第２容量の他端は前記第１ダイオードのアノードに接続されてなり、更にリセット端子に入力される信号に応じて第２容量に蓄積された電荷を前記第２定電圧端子に放電する機能を有する第２スイッチを前記第２容量の両端子間に設けた構成とすれば好適である。

（１８）．本発明に係る光通信システムは、複数の並列データ信号とクロックが入力され、並列データ信号を直列データ信号へと多重化するマルチプレクサと、前記直列データ信号を増幅するドライバと、光信号を発生させるレーザ発振器と、前記光信号を前記ドライバ出力の変調信号に従って変調した光変調信号を出力する変調器と、前記光変調信号を伝達する光ファイバと、前記光ファイバを介して受信した前記光変調信号を電流信号に変換するフォトディテクタと、前記電流信号を電圧信号に変換する増幅器と、直列データ信号を並列データ信号へと分離化するデマルチプレクサとを具備してなる光伝送システムであって、前記マルチプレクサは、入力データ信号の多重化を行うマルチプレクサコアと、クロック制御回路と、マルチプレクサコアの基準クロックを提供する周波数発生回路とを含んで構成され、前記デマルチプレクサは、入力データ信号の分離化を行うデマルチプレクサコアと、クロック抽出回路と、デマルチプレクサコアの基準クロックを提供する周波数発生回路とを含んで構成され、前記マルチプレクサ内部の周波数発生回路、前記デマルチプレクサ内部の周波数発生回路の少なくとも一つが、上記（１）〜（１７）のいずれかに記載の周波数発生回路を含んでなることを特徴とするものである。

（１９）．また、本発明に係る無線通信システムは、無線信号を受信するアンテナと、前記アンテナの出力を増幅する初段低雑音増幅回路と、ベースバンド回路によって制御される周波数発生回路と、前記初段低雑音増幅回路と前記周波数発生回路の出力とを周波数混合するミキサと、前記ミキサの出力を周波数帯域を限定して選択するバンドパスフィルタと、前記バンドパスフィルタの出力を増幅するＩＦ増幅回路と、前記ＩＦ増幅回路の出力を復調し変調信号を取り出してベースバンド回路に与える復調回路とを具備してなる無線受信システムであって、前記周波数発生回路が、上記（１）〜（１７）のいずれかに記載の周波数発生回路を含んでなることを特徴とするものである。

（２０）．また、本発明に係る無線通信システムは、無線信号を受信するアンテナと、前記アンテナの出力を増幅する初段低雑音増幅回路と、ベースバンド回路によって制御され、π／２［ラジアン／秒］位相が異なる二つの信号を発生させる周波数発生回路と、前記初段低雑音増幅回路と前記周波数発生回路の第１の位相の出力とを周波数混合する第１のミキサと、前記第１のミキサの出力を周波数帯域を限定して選択する第１のバンドパスフィルタと、前記第１のバンドパスフィルタの出力を増幅する第１のＩＦ増幅回路と、前記初段低雑音増幅回路と前記周波数発生回路の第２の位相の出力とを周波数混合する第２のミキサと、前記第２のミキサの出力を周波数帯域を限定して選択する第２のバンドパスフィルタと、前記第２のバンドパスフィルタの出力を増幅する第２のＩＦ増幅回路と、前記第１および前記第２のＩＦ増幅回路の出力を入力信号として復調し、変調信号を取り出してベースバンド回路に与える復調回路とを具備してなる無線受信システムであって、前記周波数発生回路が、上記（１）〜（１７）のいずれかに記載の周波数発生回路を含んでなることを特徴とするものである。

本発明によれば、従来のように差動回路の多段接続を用いた振幅飽和用差動増幅回路により、差動出力の振幅の調整を行う必要がなく、発振回路の発振周波数が数ＧＨｚ以上であっても、低電力の周波数発生回路を実現できる。

本発明に係る周波数発生回路は、発振回路と２逓倍回路によって構成された周波数発生回路において、可変遅延回路と、振幅検知回路、および誤差増幅回路を設け、前記２逓倍回路の差動出力の振幅を参照して可変遅延回路の遅延量を制御する帰還ループを有する構成とする。このように構成することにより、差動出力の振幅を等しくすることができる。このため、従来の差動回路の多段接続による差動出力の振幅の調整を行う必要がなく、発振回路の発振周波数が数ＧＨｚ以上であっても、低電力の周波数発生回路を提供することができる。

以下、具体的な本発明の実施例により、添付図面を参照しながら詳細に説明する。

図１は、本発明の周波数発生回路の第１の実施例を示す回路図である。本実施例における２逓倍回路５１は、可変遅延回路（ＶＤＬＹ）３、差動増幅回路（ＤＩＦ）５，２１、第１の構成例であるギルバート型乗算回路６、負荷１０，１１、振幅検知回路（ＤＴ）２２、誤差増幅器（ＥＡＭＰ）２３とから構成される。

第１の従来例と同様に、電圧制御発振回路（ＶＣＯ）２は、周波数制御端子１に印加される電圧によってその差動出力信号１０１と１０２の発振周波数が制御される。また、ギルバート型乗算回路６もバイポーラトランジスタの差動対Ｑ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６から構成される。２つの差動入力電圧の乗算の結果に比例した出力電流ｉＱ３＋ｉＱ５と、ｉＱ４＋ｉＱ６が、それぞれトランジスタＱ３とＱ５の共通コレクタと、トランジスタＱ４とＱ６の共通コレクタからシンクされる。

本実施例では、電圧制御発振回路２の出力は２つに分岐されて、一方の差動出力信号１０１と１０２は直接ギルバート型乗算回路６のトランジスタＱ３〜Ｑ６のベースへ入力される。また、可変遅延回路３を経由して遅延Ｔｄを付加した他方の差動信号１１３，１１４は、ギルバート型乗算回路６のトランジスタＱ１，Ｑ２のベースへと入力される。ギルバート型乗算回路６の２つ出力電流（ｉＱ３＋ｉＱ５、ｉＱ４＋ｉＱ６）は、それぞれ周波数通過特性を持つ共通負荷１０と１１によって電圧に変換されるが、所望の２倍高調波だけが共通負荷を通過してノード１０３，１０４に現れる。ここで、共通負荷１０，１１は、ギルバート型乗算回路の２つの出力電流を周波数選択性を持って電圧へと変換することが可能である。これによって出力電圧は１０３，１０４における所望逓倍波の振幅を大きくすることができる。その具体的方法は、周知のインダクタと容量の並列回路や、選択範囲を調整するために前記インダクタや容量に直列に抵抗を入れた回路構成によるものである。なお、以降の実施例２〜６においても同様の共通負荷を用いるものとする。

そこで本発明では、ノード１０３と１０４に現れた過渡波形から差動両相間の振幅の差を検知してその情報を可変遅延回路３へ与え、ノード１０３と１０４の振幅が等しくなるように負帰還制御する。ここで帰還路は、差動増幅回路２１と、振幅の最小値を検知する振幅検知回路２２と、その差分電圧を変換して可変遅延回路３の制御端子ＣＴＬに電圧の形で与える誤差増幅回路２３とから形成される経路である。

まず、図２Ａと図２Ｂを用いてギルバート型乗算回路６の動作と遅延時間との関係を示す。図２Ａは、可変遅延回路３の遅延時間Ｔｄが理想的な遅延時間量Ｔ／４である場合を示すタイミングチャートであり、Ｔは入力信号周期である。このタイミングチャートは便宜上、電流と電圧の振幅が一定として描かれている。

図２Ａのタイミングチャートを上から下へと見ていくと、例えば、トランジスタＱ２のベース電位Ｖｂ（Ｑ２）がハイ（Ｈｉｇｈ）で、かつトランジスタＱ４もしくはＱ５のベース電位Ｖｂ（Ｑ４，Ｑ５）がハイの時、トランジスタＱ４のコレクタ電流ｉＱ４が流れる。流れる期間は、Ｔ／４である。同様に入力周波数の半周期後にトランジスタＱ６のコレクタ電流ｉＱ６が流れる。トランジスタＱ４とＱ６のコレクタはワイヤド（ｗｉｒｅｄ）ＯＲ接続されているため、入力周波数の半周期ごとに出力電流ｉＱ４＋ｉＱ６が流れることになる。すなわち、２逓倍動作が行われている。

しかしながら、可変遅延回路３で発生する遅延量Ｔｄが不適切であると、図２Ｂに示すように、ｉＱ３＋ｉＱ５およびｉＱ４＋ｉＱ６で表される差動出力電流のデューティが５０％からずれるなど問題が生ずる。その結果、差動出力電圧が飽和している場合は図２Ｂのようにデューティが５０％から変動するという問題が発生する。

図３Ａ及び図３Ｂは、図１において発振回路２の出力周波数を２０ＧＨｚ程度にした場合のギルバート型乗算回路６の動作をシミュレータによって計算したものであり、図３Ａはギルバート型乗算回路の遅延がない理想的な場合、図３Ｂはギルバート型乗算回路の遅延を考慮した場合である。図３Ａ及び図３Ｂにおいて、横軸は可変遅延回路３の遅延時間Ｔｄである。縦軸の評価量は、ノード１０３と１０４の出力を差動回路２１に入力し、その出力電圧（ノード１２０、１２１）の振幅の最小値を正相Ｖｍｉｎと逆相Ｖｍｉｎ￣で調べ（なお、“ ￣ ”は、逆相を示すバー記号として用いる）、その差分、すなわち振幅差ΔＶｍｉｎ（＝Ｖｍｉｎ−Ｖｍｉｎ￣ ）を示している。

図３Ａにて明らかなように、振幅最小値（Ｖｍｉｎ、Ｖｍｉｎ￣ ）の差分は、Ｔｄ＝Ｔ／４の時にゼロに収束している。また、遅延時間がＴｄ＝Ｔ／４の条件からずれるほど、振幅最小値の差分の大きさは大きくなっている。したがって、可変遅延回路の遅延時間の制御を、ノード１２０と１２１に現れる信号ＶとＶ￣の振幅最小値の差分、Ｖｍｉｎ−Ｖｍｉｎ￣を参照して行うことが可能となる。可変遅延回路３の遅延時間Ｔｄを図３Ａに示した（ａ）から（ｅ）に変化させた場合のノード１２０、１２１におけるＶｍｉｎの波形（実線：正相）とＶｍｉｎ￣の波形（点線：逆相）を、図３Ｃの（ａ）から（ｅ）に示す。なお、図３Ａはギルバート型乗算回路６に遅延時間を考慮しない場合である。図３Ｃの（ｃ）に示すように、Ｔｄ＝Ｔ／４において、正相と逆相の振幅が等しくなることがわかる。

しかし、図１に示すように、遅延した信号を、ギルバート型乗算回路６の下段差動対（Ｑ１、Ｑ２）に入力する場合は、トランジスタＱ１とＱ２のベース電圧からコレクタ電流へと信号が経由する遅延時間Ｔｍも考慮に加える必要がある。つまり、可変遅延回路３で与える遅延時間Ｔｄは、理想的な遅延時間のＴ／４からＴｍを引いた値となる。この差動型乗算器であるギルバート型乗算回路６の遅延Ｔｍを考慮した場合の振幅最小値の差分Ｖｍｉｎ−Ｖｍｉｎ￣と、可変遅延回路３の遅延時間Ｔｄとの関係を図３Ｂに示す。

以上の検討から、可変遅延回路３の遅延時間を、ノード１２０、１２１に現れる信号の振幅最小値同士の差分Ｖｍｉｎ−Ｖｍｉｎ￣がゼロとなるようにすることで、ギルバート型乗算回路６の差動の出力振幅を等しくすることができる。

従来は、差動増幅回路を２段縦続接続で構成した図４に示した振幅飽和用差動増幅回路３０を用いて約１０ｍＡの消費電流であったのに対して、本実施例によれば、ギルバート型乗算回路６の差動の出力振幅を等しくするために、差動回路２１によって約３ｍＡ、低速動作が許容される振幅検知回路２２で約０．５ｍＡ、誤差増幅回路で約０．５ｍＡと合計４ｍＡほどの消費電流で同等の効果を挙げることができる。

なお、上述の負帰還制御によるギルバート型乗算回路６の差動の出力振幅を等しくする効果は、図１の可変遅延回路３の出力電位を上げてＶＣＯ出力電位１０１，１０２より１Ｖ程高くなるようにして、ギルバート型乗算回路６の上段差動対に接続し、下段を発振回路の出力１０１および１０２に直接接続しても得られる。この場合には、誤差増幅器２３の出力位相を逆転させて負帰還制御となるように、すなわち遅延時間を変更する方向が反対の方向となるように制御する必要がある。

また、図１に示したギルバート型乗算回路６の回路構成は、本発明の周波数発生回路におけるギルバート型乗算回路の第１の構成例である。なお、同図においてＶ１は高電位側電源、Ｖ２は低電位側電源、Ｉ１は電流源を示す。

なお、図１に示した振幅検知回路２２では振幅最小値を検出するためにノード１２０とノード１２１の信号振幅の最小値同士を正相と逆相で調べて検出したが、その代わりに、ノード１２０とノード１２１の信号振幅の最大値同士を検出、すなわち、振幅の最大値を正相と逆相で調べて、その最大値同士の差分（振幅差）を検出して帰還制御してもよいことは言うまでもない。その場合には、振幅検知回路として、後述する実施例１３の振幅最大値検出回路を用いればよい。

また、発振回路は電圧制御発振回路１として説明したが、電流信号によって発振周波数の制御が可能な差動信号を出力する形式の発振回路であっても良い。

また、本実施例では、ギルバート型乗算回路６の出力を差動増幅回路５を介して周波数発生回路としての差動出力信号１０５，１０６を取り出している。しかし、この差動増幅回路５は、周波数発生回路の出力端に接続される回路の負荷インピーダンスと、２逓倍回路を構成するギルバート型乗算回路６の負荷１０，１１のインピーダンスとの間で影響を与えないようにするためのバッファアンプの役目をもち、周波数発生回路の出力端に接続される回路の負荷が予め分かっていてその変動が問題とならない場合には、必ずしも必要では無い。周波数発生回路の出力の安定性の面からは、設けておくのが好ましい。以下の実施例でも同様であるが、図面上には差動増幅回路５を設けた構成を示してある。

図５は、本発明の周波数発生回路の第２の実施例を示す回路図である。なお、説明の重複を避けるため、実施例１と同じ構成部分には同じ参照符号を付してその詳細な説明は省略する。本実施例では、周波数発生回路における逓倍回路５２を構成するギルバート型乗算回路６の出力ノード１０３，１０４から可変遅延回路３の制御端子ＣＴＬへの経路を構成する帰還路が実施例１と相違する。

すなわち、帰還路は、直流成分除去回路（ＤＣＣ）２４と、差動両相の振幅の最大値と最小値から振幅値を検出する振幅値検出回路（ＤＴＡ）２５と、差動の振幅の差分電圧を変換して可変遅延回路３の制御端子に電圧の形で与える誤差増幅回路２３によって構成される。

このような構成とすることによって得られる効果は、実施例１に記載の周波数発生回路と同様に、ギルバート型乗算回路の差動出力信号の振幅を等しくすることができる。

なお本実施例は、実施例１で用いた差動増幅回路２１を帰還路に用いていない構成であるため、帰還路での消費電流を削減でき、約１ｍＡの消費電流で同等の効果を得ることができるという利点がある。なお、直流成分除去回路２４としては、例えばカップリングコンデンサ、もしくはハイパスフィルタなどで構成すればよい。

図６は、本発明の周波数発生回路の第３の実施例を示す要部ブロック回路図である。なお、本実施例で図１の構成と同じ部分には同じ参照符号を付してある。本実施例では、発振回路２で発振した差動出力信号１０１，１０２から９０°位相差の信号を発生する周波数発生回路を構成する。

このため、周波数発生回路は発振回路２と、実施例１で示した本発明の第１の２逓倍回路５１の出力信号１０５，１０６を、Ｄフリップフロップ型１／２分周回路（ＤＩＶ）６０の入力に接続する構成としている。ここで、Ｄフリプフロップ型１／２分周回路６０は、入力周波数の１／２分周信号から、９０度ずれた０°、９０°、１８０°、２７０°の４つの信号を発生し、それぞれの出力端子１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ）に出力することができる。

このように、発振回路２の発振周波数を２倍化する本発明の２逓倍回路５１を、Ｄフリップフロップ型１／２分周回路の前段に配置したことにより、Ｄフリップフロップ型１／２分周回路の入力振幅が差動の正相と逆相で等しくできる。この結果、Ｄフリップフロップ型１／２分周回路の動作周波数の上限値を増加させることができるので、本実施例の周波数発生回路の動作上限速度の向上を図ることができる。

図７は、本発明の周波数発生回路で用いるギルバート型乗算回路の第２の構成例を示す回路図である。なお、本実施例で図１の構成と同じ部分には同じ参照符号を付してある。

本実施例のギルバート型乗算回路６ａでは、カスコードトランジスタＱ７とＱ８を備えている点が、図１に示したギルバート型乗算回路６と相違する。すなわち、図１および図５に示した実施例では、トランジスタＱ３とＱ５がノード１０３へ、トランジスタＱ４とＱ６がノード１０４へ接続されていたのに対して、本実施例では、出力ノード１０３および１０４にはそれぞれトランジスタＱ７とＱ８のみが接続される。

このため、出力ノードにおけるトランジスタのベース・コレクタ間寄生容量とコレクタ・基板間寄生容量を低減することができる。したがって、本実施例のギルバート型乗算回路６ａを、図１の周波数発生回路内のギルバート型乗算回路６の代わりに用いることにより、周波数発生回路の動作上限を向上させることができる。また、トランジスタＱ７とＱ８のトランジスタのサイズによって出力ノードの寄生容量総量を調整することができる。

図８は、本発明の周波数発生回路で用いるギルバート型乗算回路の第３の構成例を示す回路図である。本実施例のギルバート型乗算回路６ｂは、図１のギルバート型乗算回路６のバイポーラトランジスタＱ１〜Ｑ６の代わりにＭＯＳトランジスタＭ１〜Ｍ６で構成している点が相違する。

ＭＯＳトランジスタを用いたことにより、例えば図１のギルバート型乗算回路６の動作に必要な電源電圧の絶対値が３Ｖであったのに対して、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが０．４Ｖの場合には、本実施例のギルバート乗算回路６ｂの動作に必要な電源電圧の絶対値を約２Ｖまで低減することができる。

図９は、本発明の周波数発生回路で用いるギルバート型乗算回路の第４の構成例を示す回路図である。なお、本実施例で図８の構成と同じ部分には同じ参照符号を付してある。

本実施例のギルバート型乗算回路６ｃは、図８に示したギルバート型乗算回路６ｂに対して、カスコードトランジスタＭ７とＭ８を備えている点が相違する。すなわち、図８に示した実施例では、トランジスタＭ３とＭ５がノード１０３へ、トランジスタＭ４とＭ６がノード１０４へ接続されていのに対し、本実施例では出力ノード１０３および１０４にはそれぞれＭＯＳトランジスタＭ７とＭ８のみが接続されている。

このため、出力ノードにおけるトランジスタのゲート・ドレイン間寄生容量とドレイン・基板間寄生容量を低減することができる。したがって、本実施例のギルバート型乗算回路６ｃを図１の周波数発生回路内のギルバート型乗算回路６の代わりに用いることにより、周波数発生回路の動作上限を向上させることができる。また、ＭＯＳトランジスタＭ７とＭ８のサイズによって出力ノードの寄生容量総量を調整することができる。さらに、ＭＯＳトランジスタのしき値電圧Ｖｔｈが０．４Ｖの場合には、動作に必要な電源電圧の絶対値を、約２．４Ｖまで低減することができる。

図１０は、本発明の周波数発生回路で用いる可変遅延回路の第１の構成例を示す回路図である。本実施例の可変遅延回路３ａは、トランジスタＱ９〜Ｑ１１および抵抗Ｒ１〜Ｒ３からなる差動増幅回路と、トランジスタＱ１２〜Ｑ１９および抵抗Ｒ４〜Ｒ７からなるエミッタフォロワ回路で構成され、トランジスタＱ９とＱ１０のベース端子を差動入力端子ＩＮ、ＩＮ￣とし、トランジスタＱ１４とＱ１８のエミッタ端子を差動出力端子ＯＵＴ、ＯＵＴ￣とする。

トランジスタＱ１１のベース端子には定電圧Ｖ３を与え、トランジスタＱ１１を定電流源として動作させる。トランジスタＱ１３、Ｑ１５、Ｑ１７、Ｑ１９のベース端子は、エミッタフォロワ回路のバイアス電流を変化させることができる。したがって、トランジスタＱ１３、Ｑ１５、Ｑ１７、Ｑ１９の共通のベース端子を遅延量制御端子ＣＴＬとして用いれば、バイアス電流によって変化する遅延時間を制御することができるので、この可変遅延回路３ａの入力端子ＩＮ，ＩＮ￣に図１の差動入力信号１０１，１０２を入力し、上記出力端子ＯＵＴ，ＯＵＴ￣からの出力信号を可変遅延回路の出力信号１１３，１１４とすることにより、図４の可変遅延回路３，４や、図５の可変遅延回路３の代わりに、本実施例の可変遅延回路３ａを用いることができる。

図１１は、本発明の周波数発生回路における可変遅延回路の第２の構成例を示す回路図である。なお、本実施例で図１０の構成と同じ部分には同じ参照符号を付してある。本実施例の可変遅延回路３ｂは、トランジスタＱ９〜Ｑ１１および抵抗Ｒ１〜Ｒ３からなる差動増幅回路と、トランジスタＱ１２〜Ｑ１９および抵抗Ｒ４〜Ｒ７からなるエミッタフォロワ回路で構成され、トランジスタＱ９とＱ１０のベース端子を差動入力端子ＩＮ、ＩＮ￣とし、トランジスタＱ１４とＱ１８のエミッタを差動出力とし、この差動出力を振幅リミット回路（ＡＭＬＴ）８０、を介して出力端子ＯＵＴ、ＯＵＴ￣から取り出す。振幅リミット回路８０としては、例えば周知のエミッタ結合型差動増幅回路を用いればよい。

図１０の実施例の場合と異なり、トランジスタＱ１３、Ｑ１５、Ｑ１７、Ｑ１９のベース端子には定電圧Ｖ３を与えて定電流源として動作させ、トランジスタＱ１１のベース端子を遅延時間制御端子ＣＴＬとしている。この遅延時間制御端子ＣＴＬに印加する電圧によって差動増幅回路のバイアス電流を変化させて、差動増幅回路での遅延時間を変更することができる。

本実施例の可変遅延回路３ｂでは、差動増幅回路のバイアス電流を増減させてトランジスタＱ９とＱ１０のコレクタでの電圧振幅を変化させるため、トランジスタＱ１４とＱ１８のエミッタでの電圧振幅は、遅延時間制御端子ＣＴＬに与える電圧によって変化してしまう。そこで、振幅一定化のために振幅リミット回路８０を後段に配置している。

このように構成される本実施例の可変遅延回路３ｂを、図４の可変遅延回路３，４や、図５の可変遅延回路３の代わりに、本実施例の可変遅延回路３ａを用いることができる。

図１２は、本発明の周波数発生回路における図１に示した振幅検知回路２２や図５に示した振幅値検出回路２５に用いられる振幅最小値検出回路の構成例を示す回路図である。
振幅最小値検出回路は、トランジスタＱ２０、ダイオードＤ１、電流源Ｉ２、ダイオードＤ１のアノードと定電圧の端子Ｖ１との間に配置された容量Ｃ１、そしてリセット信号ＲＳＴ１により容量Ｃ１の２端子間の開放と短絡を行うリセットスイッチＳＷ１で構成される。

なお、リセット信号ＲＳＴ１は、不図示の本発明の周波数発生回路の出力周波数を変化させたタイミング、もしくは電源電圧、周囲温度を変化させたタイミング、さらには何らかの原因で負帰還が機能しなくなったタイミングで供給される。

トランジスタＱ２０のベース端子ＩＮ１の電圧が、容量Ｃ１にすでに蓄積された電荷によって決まるダイオードＤ１のアノードの電位より低い場合、ダイオードＤ１がオンしてアノードの電位もベース端子の入力電位と同じ電位となり、その最小の電圧が容量Ｃ１の蓄積電荷によって保持され、容量Ｃ１に接続された出力端子ＯＵＴ１に現れる。このようにして、振幅最小値検出機能を実現する。出力電圧のリセットのために、リセットスイッチによる容量Ｃ１の短絡を行い、再度振幅最小値の検出を行う。

このように動作する図１２の振幅最小値検出回路を、例えば図１の振幅検知回路２２に用いる場合は、トランジスタＱ２０のベース端子ＩＮ１を入力ノード１２０に、容量Ｃ１の出力端子ＯＵＴ１をノード１２２に接続して正相の振幅最小値Ｖｍｉｎを検出し、同様に、もう一つの振幅最小値検出回路をノード１２１と１２３の間に設けて逆相の振幅最小値Ｖｍｉｎ￣を検出すればよい。

図１３は、本発明の周波数発生回路における図１に示した振幅検知回路２２や図５に示した振幅値検出回路２５に用いられる振幅最大値検出回路の構成例を示す回路図である。
振幅最大値検出回路は、トランジスタＱ３０、そのエミッタ端子と定電圧の低電圧側電源端子Ｖ２との間に配置された容量Ｃ２、リセット信号ＲＳＴ２により容量Ｃ２の端子間の開放と短絡を行うリセットスイッチＳＷ２で構成される。なお、リセット信号ＲＳＴ２は、不図示の本発明の周波数発生回路の出力周波数を変化させたタイミング、もしくは電源電圧、周囲温度を変化させたタイミング、さらには何らかの原因で負帰還が機能しなくなったタイミングで供給される。

トランジスタＱ３０のベース端子ＩＮ２の電圧が増加する場合、容量Ｃ２に蓄積される電荷のために出力端子ＯＵＴ２の電圧が増加し、その結果、入力端子ＩＮ２の電圧の最大値が容量Ｃ２の端子間電圧として保持され、出力端子ＯＵＴ２に現れる。このようにして、振幅最大値検出機能を実現する。出力電圧のリセットのために、リセット信号ＲＳＴ２により、リセットスイッチＳＷ２の短絡を行い、容量Ｃ２の蓄積電荷を放電して再度振幅最大値の検出を行う。

このように動作する図１３の振幅最大値検出回路を、実施例１の後半で述べた図１の振幅検知回路２２を最大値同士の差分を検出する場合に用いるには、トランジスタＱ３０のベース端子ＩＮ２を入力ノード１２０に、容量Ｃ２の出力端子ＯＵＴ２をノード１２２に接続して正相の振幅最大値Ｖｍａｘを検出し、同様に、もう一つの振幅最大値検出回路をノード１２１と１２３の間に設けて逆相の振幅最大値Ｖｍａｘ￣を検出すればよい。

また、図５の最大値と最小値を検出する振幅値検出回路２５を構成する場合、本実施例の最大値検出回路と前述した図１２の振幅最小値検出回路とを用いればよい。すなわち、振幅値検出回路２５の入力ノードＡ１に本実施例の振幅最大値検出回路の入力端子ＩＮ２と、図１２の振幅最小値検出回路のＩＮ１とを接続し、各出力端子ＯＵＴ１とＯＵＴ２から最大値と最小値から振幅値を検出してノードＢ１に出力し，同様にもう一組の振幅最大値検出回路と振幅最小値検出回路を同様にノードＡ２に設けて大値と最小値から振幅値を検出してノードＢ２に出力すればよい。

図１４は本発明の周波数発生回路を具備した光通信システムの一例を示すブロック図である。光通信システムの送信機側は、マルチプレクサ（ＭＵＸ）２０２、ドライバ２０７（ＤＲＶ）、レーザ発振器（ＬＡＯＳＣ）２０８、光変調器（ＬＭＯＤ）２０９等から構成され、受信機側はフォトディテクタ（ＰＤ）２１１、増幅器（ＡＭＰ）２１２、デマルチプレクサ（ＤＥＭＵＸ）２１５等から構成され、送信機側と受信機側とは光ファイバ（ＬＦＢ）２１０を介して接続される。

送信機側のマルチプレクサ２０２は、複数の入力端子２０１からの複数の低速入力データ信号を高速信号へ多重するＭＵＸコア回路２０３とクロック制御回路（ＣＬＣＯＮＴ）２０６と、ＭＵＸコア回路の基準信号を生成する周波数発生回路２０５とから構成され、マルチプレクサ２０２の出力信号に応じてドライバ２０７が光変調器２０９を駆動する。レーザ発振器２０８からの連続波を光変調器２０９が変調して光信号とし、光ファイバ２１０を経て受信機側へと送信する。

受信機側では、フォトディテクタ２１１で光電変換により電気信号に変えて、増幅器２１２の出力をデマルチプレクサ２１５へ入力する。デマルチプレクサ２１５は、高速信号を複数の低速信号へ分離するＤＥＭＵＸコア２１６、クロック制御回路２１４、そしてＤＥＭＵＸコアの基準信号を生成する周波数発生器２１３で構成され、高速信号を複数の低速信号へ分離して複数の出力端子２１７から出力データ信号を出力する。

このように構成される光通信システムの送信機側の周波数発生回路２０５と、受信機側の周波数発生回路２１３として、実施例１〜１１で説明したいずれかの構成の２逓倍器を用いた本発明の周波数発生器を適用することで、周波数発生器内部の発振回路の発振周波数を低く設定することができるため、必要なトランジスタの高速性能をさげることが可能となり、光通信システムの製作コストを低くすることができる。

図１５は、本発明の周波数発生回路を用いた無線通信システムの一例を示すブロック図である。本実施例は、ヘテロダイン形式の無線受信機に本発明を適用した場合を示している。

このヘテロダイン形式の無線受信機では、アンテナ（ＡＮＴ）３０１で受信した高周波信号ｆＲＦは低雑音増幅回路（ＡＭＰ）３０２で増幅されてミキサ（ＭＩＸ）３０３の一方の入力端子に入力される。局部発振器（ＬＯ）３０５の出力信号ｆＬＯは、ベースバンド回路部（ＢＢＬＫ）からの信号を受けて動作する周波数発生回路制御回路（Ｓｙｎｃ＿ｃｏｎｔ）３０４によって制御され、ミキサ３０３の他方の端子に入力される。ミキサ３０３の出力では、受信信号ｆＲＦの搬送波周波数が下げられ、帯域通過フィルタ（ＢＰＦ）３０６により不要周波数成分が減衰された後、中間周波増幅回路（ＩＦ−ＡＭＰ）３０７で増幅され、復調回路（ＤＥＭＯＤ）３０８にて信号が取り出され、不図示のベースバンド回路部へ送られる。なお、ベースバンド回路部は、取り出された信号に対して所要の演算処理を行う回路部分である。

このように構成されるヘテロダイン形式の無線受信機の局部発振回路３０５に、２逓倍器を用いた本発明の周波数発生回路を適用することで、周波数発生器内部の発振回路の発振周波数を低く設定することができる。このため、必要なトランジスタの高速性能をさげることが可能となり、ヘテロダイン形式の無線受信機の製作コストを低くすることができる。

図１６は、本発明の周波数発生回路を用いた無線通信システムの他の実施例を示すブロック図である。本実施例は、ダイレクトコンバーション形式の無線受信機に本発明を適用した場合を示している。

このダイレクトコンバーション形式の無線受信機では、アンテナ３０１で受信した高周波信号ｆＲＦを低雑音増幅回路３０２にて増幅し、二つのミキサ３０３，３０３の入力信号とし、周波数発生回路制御回路３０４によって制御される局部発振回路（ＬＯ）３０５の出力信号ｆＬＯ（ここでｆＬＯ＝ｆＲＦ）を二つに分岐し、９０°（すなわち、π／２［ラジアン／秒］）の位相差をつけてそれぞれミキサの入力信号とする。増幅回路３０２で増幅された信号を二つのミキサの出力において信号の搬送波周波数を下げ、帯域通過フィルタ３０６により不要周波数成分を減衰させた後（ここで、ＩＦ周波数ｆＩＦ＝０）、ＩＦ増幅回路３０７で増幅する。復調回路３０８は、二つのＩＦ増幅回路３０７，３０７出力を用いて信号が取り出され、不図示のベースバンド回路部（ＢＢＬＫ）へ送られる。

このように構成されるダイレクトコンバーション形式の無線受信機の局部発振回路３０５に、実施例１〜１１で説明したいずれかの構成の本発明の周波数発生回路を適用することで、周波数発生器内部の発振回路の発振周波数を低く設定することができる。このため、必要なトランジスタの高速性能をさげることが可能となり、ダイレクトコンバーション形式の無線受信機の製作コストを低くすることができる。

本発明の周波数発生回路の第１の実施例を示す回路図。 可変遅延回路の遅延時間ＴｄがＴ／４の理想的な場合を示すタイミングチャート。 可変遅延回路の遅延時間ＴｄがＴ／４でない不適切な場合を示すタイミングチャート。 ギルバート型乗算回路の遅延がない理想的な場合の差動出力の振幅差ΔＶｍｉｎと可変遅延回路の遅延時間Ｔｄの関係を示す図。 ギルバート型乗算回路の遅延を考慮した場合の差動出力の振幅差ΔＶｍｉｎと可変遅延回路の遅延時間Ｔｄの関係を示す図。 図３Ａに示した（ａ）から（ｅ）に対応した差動出力ノード１２０、１２１におけるＶｍｉｎ（実線：正相）とＶｍｉｎ￣（点線：逆相）の振幅波形を示す図。 第１の従来例を示す２逓倍回路を用いた周波数発生回路のブロック図。 本発明の周波数発生回路の第２の実施例を示すブロック図。 本発明の周波数発生回路の第３の実施例を示す要部ブロック回路図。 本発明の周波数発生回路で用いるギルバート型乗算回路の第２の構成例を示す回路図。 本発明の周波数発生回路で用いるギルバート型乗算回路の第３の構成例を示す回路図。 本発明の周波数発生回路で用いるギルバート型乗算回路の第４の構成例を示す回路図。 本発明の周波数発生回路で用いる可変遅延回路の第１の構成例を示す回路図。 本発明の周波数発生回路における可変遅延回路の第２の構成例を示す回路図。 本発明の周波数発生回路で用いる振幅最小値検出回路の構成例を示す回路図。 本発明の周波数発生回路で用いる振幅最大値検出回路の構成例を示す回路図。 本発明の周波数発生回路を具備した光通信システムの一例を示すブロック図。 本発明の周波数発生回路を具備した無線通信システムの一例を示すブロック図。 本発明の周波数発生回路を具備した無線通信システムの他の実施例を示すブロック図。 第２の従来例を示す２逓倍回路のブロック図。

符号の説明

１…周波数制御端子、２…電圧制御発振回路（ＶＣＯ）、３，３ａ，３ｂ，７２…可変遅延回路（ＶＤＬＹ）、４ａ，４ｂ…遅延回路（ＤＬＹ）、５，２１…差動増幅回路（ＤＩＦ）、６，６ａ〜６ｃ…ギルバート型乗算回路、１０，１１…負荷、２２…振幅検知回路（ＤＴ）、２３…誤差増幅器（ＥＡＭＰ）、２４…直流成分除去回路（ＤＣＣ）、２５…振幅値検出回路（ＤＴＡ）、６０…Ｄフリプフロップ型１／２分周回路（ＤＩＶ）、３０…振幅飽和用差動増幅回路（ＳＡＴ）、５０〜５２…２逓倍回路、７５…積分回路、８０…振幅リミット回路（ＡＭＬＴ）、１０１，１０２…差動出力信号（発振回路出力）、２０１…入力端子、２０２…マルチプレクサ（ＭＵＸ）、２０３…ＭＵＸコア回路、２０５…周波数発生回路、２０６…クロック制御回路（ＣＬＣＯＮＴ）、２０７…ドライバ（ＤＲＶ）、２０８…レーザ発振器（ＬＡＯＳＣ）、２０９…光変調器（ＬＭＯＤ）、２１０…光ファイバ（ＬＦＢ）、２１１…フォトディテクタ（ＰＤ）、２１２…増幅器（ＡＭＰ）、２１５…デマルチプレクサ（ＤＥＭＵＸ）、ΔＶｍｉｎ…振幅差、Ｖｍｉｎ…正相の振幅最小値、Ｖｍｉｎ￣…逆相の振幅最小値、ＣＴＬ…遅延時間制御端子、ＲＳＴ１，ＲＳＴ２…リセット信号、Ｔ…入力信号周期、Ｔｄ，Ｔｄ４ａ，Ｔｄ４ｂ，Ｔｍ…遅延時間、Ｖ１…高電位側電源、Ｖ２…低電位側電源、Ｖｍａｘ…正相の振幅最大値、Ｖｍａｘ￣…逆相の振幅最大値、３０１…アンテナ（ＡＮＴ）、３０２…低雑音増幅回路（ＡＭＰ）、３０３…ミキサ（ＭＩＸ）、３０５…局部発振器（ＬＯ）、３０４…周波数発生回路制御回路（Ｓｙｎｃ＿ｃｏｎｔ）３０６…帯域通過フィルタ（ＢＰＦ）、３０７…中間周波増幅回路（ＩＦ−ＡＭＰ）、３０８…復調回路（ＤＥＭＯＤ）、ＢＢＬＫ…ベースバンド回路部、Ｃ１，Ｃ２…容量、Ｄ１…ダイオード、ｆＬＯ…出力信号、ｆＲＦ…高周波信号、Ｑ１〜Ｑ２０，Ｑ３０…バイポーラトランジスタ、Ｍ１〜Ｍ８…ＭＯＳトランジスタ、Ｒ１〜Ｒ７、ＳＷ１，ＳＷ２…リセットスイッチ。

Claims (8)

1. 発振周波数の制御が可能な差動信号を出力する発振回路と、前記発振回路の出力の差動信号を入力として入力信号の周波数を２倍に逓倍して差動信号を出力する２逓倍回路とを具備する周波数発生回路であって、
   前記２逓倍回路は、可変遅延回路と、前記発振回路の差動出力信号が前記可変遅延回路を介して入力される第１差動入力端子及び前記発振回路の差動出力信号が入力される第２差動入力端子を有する差動型乗算回路と、前記差動型乗算回路の差動出力の正相と逆相の振幅の大きさをそれぞれ検知する振幅検知回路と、前記振幅検知回路により検知された振幅差に基づいて前記可変遅延回路の遅延量を制御する制御回路とを具備し、
   前記制御回路は、前記正相と前記逆相の振幅の大きさを等しくするように前記可変遅延回路の遅延量を制御し、
   前記差動型乗算回路の差動出力を周波数発生回路の出力とすることを特徴とする周波数発生回路。
2. 請求項１記載の周波数発生回路において、前記差動型乗算回路の差動出力を入力とし、入力信号の周波数を１／２分周して角周波数０、π／２、π、３／２π［ラジアン／秒］に分離して４つの差動出力信号を出力する１／２分周回路を更に設けたことを特徴とする周波数発生回路。
3. 請求項１または請求項２に記載の周波数発生回路において、
   前記差動型乗算回路は、ギルバート型掛け算回路を含むことを特徴とする周波数発生回路。
4. 請求項１に記載の周波数発生回路において、
   前記可変遅延回路は、制御端子に印加される電圧に応じた遅延時間を前記差動入力信号に付加した差動信号を出力する回路であり、
   前記差動型乗算回路はギルバート型掛け算回路であり、該ギルバート型掛け算回路の差動電流出力は、電圧に変換して出力する負荷回路により差動の電圧出力信号として取り出され、
   前記振幅検知回路は前記負荷回路の前記差動の電圧出力信号の正相と逆相のそれぞれの下限値を検知して出力する回路であり、
   前記制御回路は、前記振幅検知回路の正相と逆相のそれぞれの下限値の差動電圧出力を入力とし、前記負荷回路の差動出力の正相と逆相の電圧振幅が所定の大きさとなるように変換して前記可変遅延回路の制御端子に出力する誤差増幅回路であることを特徴とする周波数発生回路。
5. 請求項４に記載の周波数発生回路において、
   前記負荷回路の差動の電圧出力信号を入力とする第１および第２の差動増幅回路を更に設け、前記第１の差動増幅回路の差動出力を前記振幅検知回路の差動入力とし、前記第２の差動増幅回路の差動出力を周波数発生回路の出力とすることを特徴とする周波数発生回路。
6. 請求項５に記載の周波数発生回路において、
   前記負荷回路の出力と前記第１および第２の差動増幅回路の差動入力との間に、前記発振回路の出力の周波数の２倍の周波数に対して最も高い周波数帯域通過特性を有する帯域通過型フィルタを設けたことを特徴とする周波数発生回路。
7. 発振周波数の制御が可能な差動信号を出力する発振回路と、前記発振回路の出力の差動信号を入力として入力信号の周波数を２倍に逓倍して差動信号を出力する２逓倍回路とを具備する周波数発生回路であって、
   前記２逓倍回路は、可変遅延回路と、前記発振回路の差動出力信号が前記可変遅延回路を介して入力される第１差動入力端子及び前記発振回路の差動出力信号が入力される第２差動入力端子を有し入力信号を乗算した電流を出力するギルバート型掛け算回路と、前記発振回路の周波数の２倍の周波数に対して最も高い周波数帯域通過特性を有し、前記ギルバート型掛け算回路の電流出力を差動電圧出力信号に変換して出力する負荷回路と、前記負荷回路の差動出力を入力としてそれぞれの直流成分を除去する直流成分除去回路と、前記直流成分除去回路の差動出力を入力とし、正相と逆相の振幅の大きさをそれぞれ検知する振幅検知回路と、前記振幅検知回路により検知された前記正相と逆相の振幅の差に基づいて前記可変遅延回路の遅延量を制御する制御回路とを具備し、
   前記制御回路は、前記正相と前記逆相の振幅の大きさを等しくするように前記可変遅延回路の遅延量を制御し、
   前記ギルバート型掛け算回路の差動出力を周波数発生回路の差動出力とすることを特徴とする周波数発生回路。
8. 請求項７に記載の周波数発生回路において、
   前記負荷回路に前記発振回路の周波数の２倍の周波数に対して最も高い周波数帯域通過特性をもたせる代わりに、前記直流成分除去回路と前記振幅検知回路の間に、前記発振回路の周波数の２倍の周波数に対して最も高い周波数帯域通過性を有する帯域通過型フィルタを設け、前記振幅検知回路が、前記帯域型通過フィルタの差動出力のそれぞれの振幅の大きさを検知する構成とすることを特徴とする周波数発生回路。

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