JPH036023Y2 - - Google Patents
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- JPH036023Y2 JPH036023Y2 JP20430783U JP20430783U JPH036023Y2 JP H036023 Y2 JPH036023 Y2 JP H036023Y2 JP 20430783 U JP20430783 U JP 20430783U JP 20430783 U JP20430783 U JP 20430783U JP H036023 Y2 JPH036023 Y2 JP H036023Y2
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- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は低電圧動作時におけるバイアスの安定
化およびゲイン設定の自由化を図つたプツシユプ
ル増幅回路に関する。
化およびゲイン設定の自由化を図つたプツシユプ
ル増幅回路に関する。
一般にプツシユプル増幅回路は、さまざまな電
気・電子機器内の回路に広く用いられているが、
ここではその一例としてテレビジヨンチユーナ回
路のIF出力回路に用いられているものについて
説明する。まず、その背景として周波数シンセサ
イザ方式のテレビジヨンチユーナ回路について説
明する。
気・電子機器内の回路に広く用いられているが、
ここではその一例としてテレビジヨンチユーナ回
路のIF出力回路に用いられているものについて
説明する。まず、その背景として周波数シンセサ
イザ方式のテレビジヨンチユーナ回路について説
明する。
第１図は、周波数シンセサイザ方式のテレビジ
ヨンチユーナ回路の概略的な構成を示すブロツク
回路図である。
ヨンチユーナ回路の概略的な構成を示すブロツク
回路図である。
この第１図において、入力端子１１にはVHF
信号がいわゆるCATV信号等の数十ＭHz〜数百
ＭHzのRF信号が供給されており、この入力RF信
号は、チユーナ用IC（集積回路）１０内のバツフ
アアンプ１２を介して混合器（いわゆるミキサ）
１３に送られ、局部発振回路１４からの発振出力
と混合されて中間周波数信号（いわゆるIF信号）
に変換される。この混合器１３からのIF信号は、
IFアンプ１５及びIF出力回路１６を介して、出
力端子１７より取り出される。ここで、UHF受
信時には、UHFチユーナ部等からのUHF信号を
中間周波数信号に変換したいわゆるUIF信号が入
力端子１８に供給され、このUIF信号がUIFアン
プ１９を介し混合器１３内の例えば負荷抵抗に送
られることにより、混合器１３からUIF信号が出
力され、これがIFアンプ１５及びIF出力回路１
６を介して出力端子１７より取り出される。
信号がいわゆるCATV信号等の数十ＭHz〜数百
ＭHzのRF信号が供給されており、この入力RF信
号は、チユーナ用IC（集積回路）１０内のバツフ
アアンプ１２を介して混合器（いわゆるミキサ）
１３に送られ、局部発振回路１４からの発振出力
と混合されて中間周波数信号（いわゆるIF信号）
に変換される。この混合器１３からのIF信号は、
IFアンプ１５及びIF出力回路１６を介して、出
力端子１７より取り出される。ここで、UHF受
信時には、UHFチユーナ部等からのUHF信号を
中間周波数信号に変換したいわゆるUIF信号が入
力端子１８に供給され、このUIF信号がUIFアン
プ１９を介し混合器１３内の例えば負荷抵抗に送
られることにより、混合器１３からUIF信号が出
力され、これがIFアンプ１５及びIF出力回路１
６を介して出力端子１７より取り出される。
次に、チユーナ用IC１０内の局部発振回路４
４には、IC外部接続端子２１，２２，２３を介
して、コイルやコンデンサ等を有する前記共振回
路（いわゆるタンク回路）２４が接続されてい
る。局部発振回路１４の発振出力の一部は、いわ
ゆるPLL回路を構成するためのピツクアツプ出
力として、バツフアアンプ３１を介して端子３２
より取り出される。このピツクアツプ出力は、プ
リスケーラ３３を介し、プログラマブルデバイダ
３４に送られる。プリスケーラ３３は、上記ピツ
クアツプ出力をプログラマブルデバイダ３４が分
周可能な周波数にまで前もつて分周するものであ
り、分周比は固定されているのに対し、プログラ
マブルデバイダ３４は選局信号に応じて分周比が
変化する。このプログラマブルデバイダ３４から
の出力は、位相比較器３５に送られて一定周波数
の基準信号と位相比較される。位相比較された出
力は、LPF（ローパスフイルタ）３６を介して選
局制御用電圧発生回路３７に送られ、その出力電
圧が共振回路２４の可変容量素子，例えばバリキ
ヤツプに送られることにより、局部発振周波数の
制御が行われる。
４には、IC外部接続端子２１，２２，２３を介
して、コイルやコンデンサ等を有する前記共振回
路（いわゆるタンク回路）２４が接続されてい
る。局部発振回路１４の発振出力の一部は、いわ
ゆるPLL回路を構成するためのピツクアツプ出
力として、バツフアアンプ３１を介して端子３２
より取り出される。このピツクアツプ出力は、プ
リスケーラ３３を介し、プログラマブルデバイダ
３４に送られる。プリスケーラ３３は、上記ピツ
クアツプ出力をプログラマブルデバイダ３４が分
周可能な周波数にまで前もつて分周するものであ
り、分周比は固定されているのに対し、プログラ
マブルデバイダ３４は選局信号に応じて分周比が
変化する。このプログラマブルデバイダ３４から
の出力は、位相比較器３５に送られて一定周波数
の基準信号と位相比較される。位相比較された出
力は、LPF（ローパスフイルタ）３６を介して選
局制御用電圧発生回路３７に送られ、その出力電
圧が共振回路２４の可変容量素子，例えばバリキ
ヤツプに送られることにより、局部発振周波数の
制御が行われる。
なお、混合器１３よりIC外部に導出される端
子４１，４２には、必要に応じてLC共振回路４
３を接続し、混合器１３より上記IF信号周波数
成分のみを出力させるようなバンドパス型の選択
特性を持たせてもよい。
子４１，４２には、必要に応じてLC共振回路４
３を接続し、混合器１３より上記IF信号周波数
成分のみを出力させるようなバンドパス型の選択
特性を持たせてもよい。
このような構成の周波数シンセサイザ方式のテ
レビジヨンチユーナ回路において、上記チユーナ
用IC１０内のIF出力回路１６には、たとえば第
２図に示すようなプツシユプル増幅回路が用いら
れている。すなわち、電源入力端子６２は抵抗５
５を介して増幅部を構成するエミツタ接地の
NPNトランジスタ５６のコレクタおよび第１の
NPNトランジスタ５９のベースにそれぞれ接続
されているとともに、該第１のNPNトランジス
タ５９のコレクタに接続されている。上記NPN
トランジスタ５６のベースは結合用のコンデンサ
５２を介して信号入力端子５１に接続されている
とともに抵抗５３を介して接地されている。更
に、このNPNトランジスタ５６のベースは抵抗
５４を介して第２のNPNトランジスタ６０のベ
ースに接続されており、エミツタは抵抗５７を介
して接地されている。また、上記第２のNPNト
ランジスタ６０のベースは抵抗５８を介して上記
第１のNPNトランジスタ５９のベースに、コレ
クタは上記第１のNPNトランジスタ５９のエミ
ツタにそれぞれ接続されており、エミツタは抵抗
６１を介して接地されている。そして、上記第１
のNPNトランジスタ５９のエミツタと上記第２
のNPNトランジスタ６０のコレクタとの接続点
は出力抵抗６３と結合用のコンデンサ６４の直列
回路を介して信号出力端子６５に接続されてい
る。なお、上記信号出力端子６５には負荷抵抗６
６が接続される。
レビジヨンチユーナ回路において、上記チユーナ
用IC１０内のIF出力回路１６には、たとえば第
２図に示すようなプツシユプル増幅回路が用いら
れている。すなわち、電源入力端子６２は抵抗５
５を介して増幅部を構成するエミツタ接地の
NPNトランジスタ５６のコレクタおよび第１の
NPNトランジスタ５９のベースにそれぞれ接続
されているとともに、該第１のNPNトランジス
タ５９のコレクタに接続されている。上記NPN
トランジスタ５６のベースは結合用のコンデンサ
５２を介して信号入力端子５１に接続されている
とともに抵抗５３を介して接地されている。更
に、このNPNトランジスタ５６のベースは抵抗
５４を介して第２のNPNトランジスタ６０のベ
ースに接続されており、エミツタは抵抗５７を介
して接地されている。また、上記第２のNPNト
ランジスタ６０のベースは抵抗５８を介して上記
第１のNPNトランジスタ５９のベースに、コレ
クタは上記第１のNPNトランジスタ５９のエミ
ツタにそれぞれ接続されており、エミツタは抵抗
６１を介して接地されている。そして、上記第１
のNPNトランジスタ５９のエミツタと上記第２
のNPNトランジスタ６０のコレクタとの接続点
は出力抵抗６３と結合用のコンデンサ６４の直列
回路を介して信号出力端子６５に接続されてい
る。なお、上記信号出力端子６５には負荷抵抗６
６が接続される。
このようなプツシユプル増幅回路は次のような
動作を行う。まず、入力信号S1を信号入力端子５
１に供給すると、エミツタ接地のNPNトランジ
スタ５６によりこの信号が増幅されその出力が該
NPNトランジスタ５６のコレクタに得られる。
そして、上記入力信号S1の負の期間には、この増
幅された信号が第１のNPNトランジスタ５９を
介して負荷抵抗６６の一端すなわち信号出力端子
６５より出力信号S2として出力される。また、上
記入力信号S1の正の期間には、負荷抵抗６６の一
端より結合用のコンデンサ６４，出力抵抗６３，
第２のNPNトランジスタ６０および抵抗６１の
直列回路に出力信号電流が流れ、信号出力端子６
５に出力信号S2が得られる。このように入力信号
S1の極性に応じて第１のNPNトランジスタ５９
および第２のNPNトランジスタ６０がプツシユ
プル的な動作を行うことにより、上記入力信号S1
に応じた出力信号S2が信号出力端子６５に得られ
るようになつている。また、上記出力信号S2の振
幅は、エミツタ接地のNPNトランジスタ５６を
中心に構成される増幅部のゲインによつてほぼ決
定される。
動作を行う。まず、入力信号S1を信号入力端子５
１に供給すると、エミツタ接地のNPNトランジ
スタ５６によりこの信号が増幅されその出力が該
NPNトランジスタ５６のコレクタに得られる。
そして、上記入力信号S1の負の期間には、この増
幅された信号が第１のNPNトランジスタ５９を
介して負荷抵抗６６の一端すなわち信号出力端子
６５より出力信号S2として出力される。また、上
記入力信号S1の正の期間には、負荷抵抗６６の一
端より結合用のコンデンサ６４，出力抵抗６３，
第２のNPNトランジスタ６０および抵抗６１の
直列回路に出力信号電流が流れ、信号出力端子６
５に出力信号S2が得られる。このように入力信号
S1の極性に応じて第１のNPNトランジスタ５９
および第２のNPNトランジスタ６０がプツシユ
プル的な動作を行うことにより、上記入力信号S1
に応じた出力信号S2が信号出力端子６５に得られ
るようになつている。また、上記出力信号S2の振
幅は、エミツタ接地のNPNトランジスタ５６を
中心に構成される増幅部のゲインによつてほぼ決
定される。
ところで、上述したプツシユプル増幅回路を、
たとえば5V程度の低電圧で動作させた場合、素
子のバラツキ（NPNトランジスタ５６のhFEや各
抵抗の抵抗値等）により上記NPNトランジスタ
５６のバイアスが不安定になつてしまう。また、
上記NPNトランジスタ５６を中心に構成される
増幅部のゲインは帰還系の各抵抗５３，５４，５
５，５８で決定される。従つて大振幅の出力信号
S2を得るためには上記各抵抗５３，５４，５５，
５８の抵抗値を適当に設定すれば良いが、これら
の抵抗は上記NPNトランジスタ５６のバイアス
を決定する抵抗でもあり、ゲインを自由に設定す
ることができない。更に、抵抗５４は50Ω前後に
設定されるが、この場合直流帰還と交流帰還の両
方がかかつてしまい効率があまり良くない。この
ため、上記抵抗５４を大きくすれば交流帰還量は
抑えられるが、第２のNPNトランジスタ６０を
ドライブしにくくなつてしまうという問題点があ
る。
たとえば5V程度の低電圧で動作させた場合、素
子のバラツキ（NPNトランジスタ５６のhFEや各
抵抗の抵抗値等）により上記NPNトランジスタ
５６のバイアスが不安定になつてしまう。また、
上記NPNトランジスタ５６を中心に構成される
増幅部のゲインは帰還系の各抵抗５３，５４，５
５，５８で決定される。従つて大振幅の出力信号
S2を得るためには上記各抵抗５３，５４，５５，
５８の抵抗値を適当に設定すれば良いが、これら
の抵抗は上記NPNトランジスタ５６のバイアス
を決定する抵抗でもあり、ゲインを自由に設定す
ることができない。更に、抵抗５４は50Ω前後に
設定されるが、この場合直流帰還と交流帰還の両
方がかかつてしまい効率があまり良くない。この
ため、上記抵抗５４を大きくすれば交流帰還量は
抑えられるが、第２のNPNトランジスタ６０を
ドライブしにくくなつてしまうという問題点があ
る。
そこで、本考案は上述した従来の問題点に鑑み
なされたものであり、低電圧動作時に素子のバラ
ツキにより増幅部のトランジスタのバイアスが不
安定になるのを改善すると同時に、ゲインを自由
に設定できるようにし、更に効率を良くすること
を目的とする。
なされたものであり、低電圧動作時に素子のバラ
ツキにより増幅部のトランジスタのバイアスが不
安定になるのを改善すると同時に、ゲインを自由
に設定できるようにし、更に効率を良くすること
を目的とする。
本考案に係るプツシユプル増幅回路は、上述し
た目的を達成するために、入力信号が供給される
エミツタ接地トランジスタと、このエミツタ接地
トランジスタのコレクタがベースに接続される第
１のNPNトランジスタと、該第１のNPNトラン
ジスタとともにプツシユプル的な動作を行う第２
のNPNトランジスタと、上記エミツタ接地トラ
ンジスタのコレクタに接続される分圧回路とを備
え、この分圧回路の出力を大抵抗を介して上記エ
ミツタ接地トランジスタのベースに直流帰還をか
け、上記入力信号を上記エミツタ接地トランジス
タのベースおよび上記第２のNPNトランジスタ
のベースにそれぞれ直接供給するように成したこ
とを特徴とするものである。
た目的を達成するために、入力信号が供給される
エミツタ接地トランジスタと、このエミツタ接地
トランジスタのコレクタがベースに接続される第
１のNPNトランジスタと、該第１のNPNトラン
ジスタとともにプツシユプル的な動作を行う第２
のNPNトランジスタと、上記エミツタ接地トラ
ンジスタのコレクタに接続される分圧回路とを備
え、この分圧回路の出力を大抵抗を介して上記エ
ミツタ接地トランジスタのベースに直流帰還をか
け、上記入力信号を上記エミツタ接地トランジス
タのベースおよび上記第２のNPNトランジスタ
のベースにそれぞれ直接供給するように成したこ
とを特徴とするものである。
以下、本考案に係るプツシユプル増幅回路の一
実施例について図面に従い詳細に説明する。
実施例について図面に従い詳細に説明する。
本実施例のプツシユプル増幅回路は次のような
構成になつている。すなわち、第３図に示すよう
に、電源入力端子９０は抵抗８６を介してエミツ
タ接地のNPNトランジスタ７３のコレクタおよ
び第１のNPNトランジスタ７１のベースにそれ
ぞれ接続されているとともに、該第１のNPNト
ランジスタ７１のコレクタに接続されている。上
記NPNトランジスタ７３のベースは結合用のコ
ンデンサ８２を介して信号入力端子８１に接続さ
れているとともに、第２のNPNトランジスタ７
２のベースに接続されている。更に、NPNトラ
ンジスタ７３のエミツタは抵抗８７を介して接地
されており、コレクタは抵抗８４の一端に接続さ
れており、この抵抗８４の他端は大抵抗８５を介
してNPNトランジスタ７３のベースに接続され
ているとともに抵抗８３を介して接地されてい
る。ここで、抵抗８３および抵抗８４は分圧回路
を構成するものである。上記第２のNPNトラン
ジスタ７２のエミツタは抵抗８９を介して接地さ
れており、コレクタは出力抵抗８８を介して第１
のNPNトランジスタ７１のエミツタに接続され
ているとともに、結合用のコンデンサ９１を介し
て信号出力端子９２に接続されている。なお、上
記信号出力端子９２には負荷抵抗９３が接続され
る。
構成になつている。すなわち、第３図に示すよう
に、電源入力端子９０は抵抗８６を介してエミツ
タ接地のNPNトランジスタ７３のコレクタおよ
び第１のNPNトランジスタ７１のベースにそれ
ぞれ接続されているとともに、該第１のNPNト
ランジスタ７１のコレクタに接続されている。上
記NPNトランジスタ７３のベースは結合用のコ
ンデンサ８２を介して信号入力端子８１に接続さ
れているとともに、第２のNPNトランジスタ７
２のベースに接続されている。更に、NPNトラ
ンジスタ７３のエミツタは抵抗８７を介して接地
されており、コレクタは抵抗８４の一端に接続さ
れており、この抵抗８４の他端は大抵抗８５を介
してNPNトランジスタ７３のベースに接続され
ているとともに抵抗８３を介して接地されてい
る。ここで、抵抗８３および抵抗８４は分圧回路
を構成するものである。上記第２のNPNトラン
ジスタ７２のエミツタは抵抗８９を介して接地さ
れており、コレクタは出力抵抗８８を介して第１
のNPNトランジスタ７１のエミツタに接続され
ているとともに、結合用のコンデンサ９１を介し
て信号出力端子９２に接続されている。なお、上
記信号出力端子９２には負荷抵抗９３が接続され
る。
次に、動作を説明する。まず、入力信号SINを
信号入力端子８１に供給すると、エミツタ接地の
NPNトランジスタ７３によりこの信号が増幅さ
れその出力が該NPNトランジスタ７３のコレク
タ（Ａ点）に得られる。そして、上記入力信号
SINの負の期間には、この増幅された信号が第１
のNPNトランジスタ７１を介して負荷抵抗９３
の一端すなわち信号出力端子９２より出力信号
SOUTとして出力される。また、上記入力信号SIN
の正の期間には、第２のNPNトランジスタ７２
が定電流源的に働き、負荷抵抗９３の一端より結
合用のコンデンサ９１，第２のNPNトランジス
タ７２および抵抗８９の直列回路に入力信号SIN
に応じた出力信号電流が流れ込み信号出力端子９
２に出力信号SOUTが得られる。
信号入力端子８１に供給すると、エミツタ接地の
NPNトランジスタ７３によりこの信号が増幅さ
れその出力が該NPNトランジスタ７３のコレク
タ（Ａ点）に得られる。そして、上記入力信号
SINの負の期間には、この増幅された信号が第１
のNPNトランジスタ７１を介して負荷抵抗９３
の一端すなわち信号出力端子９２より出力信号
SOUTとして出力される。また、上記入力信号SIN
の正の期間には、第２のNPNトランジスタ７２
が定電流源的に働き、負荷抵抗９３の一端より結
合用のコンデンサ９１，第２のNPNトランジス
タ７２および抵抗８９の直列回路に入力信号SIN
に応じた出力信号電流が流れ込み信号出力端子９
２に出力信号SOUTが得られる。
このように、このプツシユプル増幅回路では、
入力信号SINの負の期間においては、NPNトラン
ジスタ７３より増幅された比較的大振幅の信号に
より第１のNPNトランジスタ７１が駆動され出
力信号SOUTが得られる。また、正の期間において
は、第２のNPNトランジスタ７２が定電流源的
な働きをし、出力信号電流が負荷抵抗９３の一端
から上記第２のNPNトランジスタ７２を介して
アースラインに流れ込めるようになつており、こ
れにより、出力信号SOUTが得られる。すなわち、
入力信号SINの極性に応じて第１および第２の
NPNトランジスタ７１，７２がプツシユプル的
な動作を行うことにより出力信号SOUTが得られる
ようになつている。
入力信号SINの負の期間においては、NPNトラン
ジスタ７３より増幅された比較的大振幅の信号に
より第１のNPNトランジスタ７１が駆動され出
力信号SOUTが得られる。また、正の期間において
は、第２のNPNトランジスタ７２が定電流源的
な働きをし、出力信号電流が負荷抵抗９３の一端
から上記第２のNPNトランジスタ７２を介して
アースラインに流れ込めるようになつており、こ
れにより、出力信号SOUTが得られる。すなわち、
入力信号SINの極性に応じて第１および第２の
NPNトランジスタ７１，７２がプツシユプル的
な動作を行うことにより出力信号SOUTが得られる
ようになつている。
なお、このプツシユプル増幅回路では、出力信
号SOUTの振幅は、エミツタ接地のNPNトランジ
スタ７３を中心に構成される増幅部のゲインによ
つてほぼ決定される。
号SOUTの振幅は、エミツタ接地のNPNトランジ
スタ７３を中心に構成される増幅部のゲインによ
つてほぼ決定される。
このようなプツシユプル増幅回路であれば、て
とえば、これをテレビジヨンチユーナ回路におけ
るIF出力回路に適用し、5V程度の低電圧で動作
させた場合でも、素子のバラツキ（NPNトラン
ジスタ７３のhFEや各抵抗の抵抗値等）により上
記NPNトランジスタ７３のバイアスが不安定に
なるようなことはない。また入力信号SINをエミ
ツタ接地のNPNトランジスタ７３および第２の
NPNトランジスタ７２の各ベースにそれぞれ直
接供給するようにし、大抵抗８５を、抵抗８３と
抵抗８４の接続点（Ｃ点）とNPNトランジスタ
７３のベース（Ｂ点）との間に設けている。すな
わち、エミツタ接地トランジスタ７３と第２の
NPNトランジスタ７２の各ベースには、直列接
続された抵抗８６，８４，８３により構成される
分圧回路の抵抗８４と８３との接続点であるＣ点
から、大抵抗８５を介して直流帰還をかけると共
に、直流バイアスを供給している。ここで、エミ
ツタフオロワトランジスタ７３と第２のNPNト
ランジスタ７２の各ベース電流は、各エミツタ電
流の１／HFEであるため、μAのオーダの値でよ
く、従つて、抵抗８５の値は、上記分圧回路を構
成する抵抗８６，８４，８３の各抵抗値よりも大
きく設定できる。
とえば、これをテレビジヨンチユーナ回路におけ
るIF出力回路に適用し、5V程度の低電圧で動作
させた場合でも、素子のバラツキ（NPNトラン
ジスタ７３のhFEや各抵抗の抵抗値等）により上
記NPNトランジスタ７３のバイアスが不安定に
なるようなことはない。また入力信号SINをエミ
ツタ接地のNPNトランジスタ７３および第２の
NPNトランジスタ７２の各ベースにそれぞれ直
接供給するようにし、大抵抗８５を、抵抗８３と
抵抗８４の接続点（Ｃ点）とNPNトランジスタ
７３のベース（Ｂ点）との間に設けている。すな
わち、エミツタ接地トランジスタ７３と第２の
NPNトランジスタ７２の各ベースには、直列接
続された抵抗８６，８４，８３により構成される
分圧回路の抵抗８４と８３との接続点であるＣ点
から、大抵抗８５を介して直流帰還をかけると共
に、直流バイアスを供給している。ここで、エミ
ツタフオロワトランジスタ７３と第２のNPNト
ランジスタ７２の各ベース電流は、各エミツタ電
流の１／HFEであるため、μAのオーダの値でよ
く、従つて、抵抗８５の値は、上記分圧回路を構
成する抵抗８６，８４，８３の各抵抗値よりも大
きく設定できる。
これは、トランジスタ７３と第２のNPNトラ
ンジスタ７２のベース電流に流れるトータル直流
電流は小さく、抵抗８５で発生する直流電圧降下
は少ないため、トランジスタ７３，７２のベース
とアース間をベース−エミツタ間順方向バイアス
VBE（0.7V）以上に設定できるためである。また、
それぞれのトランジスタのエミツタ電流は、Ｂ点
の電位からVBEを引いた差電圧（各エミツタの電
位）をそれぞれのエミツタ抵抗８７，８９で割つ
た値である。
ンジスタ７２のベース電流に流れるトータル直流
電流は小さく、抵抗８５で発生する直流電圧降下
は少ないため、トランジスタ７３，７２のベース
とアース間をベース−エミツタ間順方向バイアス
VBE（0.7V）以上に設定できるためである。また、
それぞれのトランジスタのエミツタ電流は、Ｂ点
の電位からVBEを引いた差電圧（各エミツタの電
位）をそれぞれのエミツタ抵抗８７，８９で割つ
た値である。
次に、エミツタ接地トランジスタ７３の動作に
ついて説明する。このトランジスタ７３のゲイン
は、基本的に抵抗８７と８６の比で決まる。すな
わち、分圧回路の一部を構成する抵抗８４，８３
と大抵抗８５で交流帰還率が決まるが、大抵抗８
５が充分大きいため、コレクタ出力点（Ａ点）か
らの帰還率は、β＝R83＋R84）より、更に、β′＝
β×Zio／（R85＋Zio）と小さくなる。ここで、
R83、R84、R85は各抵抗８３，８４，８５のそれ
ぞれの抵抗値であり、Zioはトランジスタ７３の
入力インピーダンスである。
ついて説明する。このトランジスタ７３のゲイン
は、基本的に抵抗８７と８６の比で決まる。すな
わち、分圧回路の一部を構成する抵抗８４，８３
と大抵抗８５で交流帰還率が決まるが、大抵抗８
５が充分大きいため、コレクタ出力点（Ａ点）か
らの帰還率は、β＝R83＋R84）より、更に、β′＝
β×Zio／（R85＋Zio）と小さくなる。ここで、
R83、R84、R85は各抵抗８３，８４，８５のそれ
ぞれの抵抗値であり、Zioはトランジスタ７３の
入力インピーダンスである。
このように、交流帰還率が小さくなると、この
エミツタ接地トランジスタ７３の利得は、上述し
たように、明らかに負荷抵抗８６とエミツタ抵抗
８７との比のみで決まる。
エミツタ接地トランジスタ７３の利得は、上述し
たように、明らかに負荷抵抗８６とエミツタ抵抗
８７との比のみで決まる。
エミツタ接地トランジスタ７３の出力は、エミ
ツタフオロワの第１のNPNトランジスタ７１と
抵抗８８、結合容量９１を介して出力される。
ツタフオロワの第１のNPNトランジスタ７１と
抵抗８８、結合容量９１を介して出力される。
一方、第２のNPNトランジスタ７２のベース
には、上記分圧回路のＣ点から大抵抗８５を介し
て直流バイアスが供給されているが、大抵抗８５
が充分大きいため、エミツタ接地トランジスタ７
３の交流帰還は無く、入力信号SINが結合容量８
２から直接供給されている。
には、上記分圧回路のＣ点から大抵抗８５を介し
て直流バイアスが供給されているが、大抵抗８５
が充分大きいため、エミツタ接地トランジスタ７
３の交流帰還は無く、入力信号SINが結合容量８
２から直接供給されている。
従つて、この第２のNPNトランジスタ７２の
ドライブには交流帰還（主にエミツタ接地トラン
ジスタ７３の交流信号増幅について）は影響を与
れず、エミツタ接地トランジスタ７３の直流帰還
による直流バイアスが供給され、このトランジス
タ７２の動作点を任意に設定でき、動作効率を改
善することができる。更に、NPNトランジスタ
７３を中心に構成される増幅部のゲインは、この
NPNトランジスタ７３のコレクタに接続された
抵抗８６とエミツタに接続された抵抗８７との比
でほぼ決定されるため、バイアスに影響を与えず
ゲインを自由に設定することができる。
ドライブには交流帰還（主にエミツタ接地トラン
ジスタ７３の交流信号増幅について）は影響を与
れず、エミツタ接地トランジスタ７３の直流帰還
による直流バイアスが供給され、このトランジス
タ７２の動作点を任意に設定でき、動作効率を改
善することができる。更に、NPNトランジスタ
７３を中心に構成される増幅部のゲインは、この
NPNトランジスタ７３のコレクタに接続された
抵抗８６とエミツタに接続された抵抗８７との比
でほぼ決定されるため、バイアスに影響を与えず
ゲインを自由に設定することができる。
なお、本考案に係るプツシユプル増幅回路は
IF出力回路に限られるものではなく、低定圧で
も安定に動作し、ゲインの自由な設定が必要な回
路に広く適用することができる。
IF出力回路に限られるものではなく、低定圧で
も安定に動作し、ゲインの自由な設定が必要な回
路に広く適用することができる。
上述した実施例の説明から明らかなように、本
考案によれば、低電圧動作時にも素子のバラツキ
により増幅部のトランジスタのバイアスが不安定
になるようなことがなくなると同時に、ゲインを
自由に設定することができるばかりでなく、効率
を改善することができ、所期の目的を十分に達成
することができる。
考案によれば、低電圧動作時にも素子のバラツキ
により増幅部のトランジスタのバイアスが不安定
になるようなことがなくなると同時に、ゲインを
自由に設定することができるばかりでなく、効率
を改善することができ、所期の目的を十分に達成
することができる。
第１図は周波数シンセサイザ方式のテレビジヨ
ンチユーナ回路の概略的な構成の一例を示すブロ
ツク回路図、第２図は従来よりIF出力回路に用
いられているプツシユプル増幅回路の一例を示す
回路図である。第３図は本考案に係るプツシユプ
ル増幅回路の一実施例を示す回路図である。 ７１，７２，７３……NPNトランジスタ、８
１……信号入力端子、８３，８４……抵抗、８５
……大抵抗、９２……信号出力端子。
ンチユーナ回路の概略的な構成の一例を示すブロ
ツク回路図、第２図は従来よりIF出力回路に用
いられているプツシユプル増幅回路の一例を示す
回路図である。第３図は本考案に係るプツシユプ
ル増幅回路の一実施例を示す回路図である。 ７１，７２，７３……NPNトランジスタ、８
１……信号入力端子、８３，８４……抵抗、８５
……大抵抗、９２……信号出力端子。
Claims (1)
- 【実用新案登録請求の範囲】 入力信号が供給されるエミツタ接地トランジス
タと、 このエミツタ接地トランジスタのコレクタがベ
ースに接続される第１のNPNトランジスタと、 該第１のNPNトランジスタとともにプツシユ
プル的な動作を行う第２のNPNトランジスタと、 上記エミツタ接地トランジスタのコレクタに接
続される分圧回路とを備え、 この分圧回路の出力を大抵抗を介して上記エミ
ツタ接地トランジスタのベースに直流帰還をか
け、上記入力信号を上記エミツタ接地トランジス
タのベースおよび上記第２のNPNトランジスタ
のベースにそれぞれ直接供給するように成したこ
とを特徴とするプツシユプル増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20430783U JPS60112117U (ja) | 1983-12-29 | 1983-12-29 | プツシユプル増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20430783U JPS60112117U (ja) | 1983-12-29 | 1983-12-29 | プツシユプル増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60112117U JPS60112117U (ja) | 1985-07-30 |
| JPH036023Y2 true JPH036023Y2 (ja) | 1991-02-15 |
Family
ID=30766710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20430783U Granted JPS60112117U (ja) | 1983-12-29 | 1983-12-29 | プツシユプル増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112117U (ja) |
-
1983
- 1983-12-29 JP JP20430783U patent/JPS60112117U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60112117U (ja) | 1985-07-30 |
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