JPH07115325A

JPH07115325A - 二逓倍回路

Info

Publication number: JPH07115325A
Application number: JP5260635A
Authority: JP
Inventors: Masaru Kokubo; 優小久保
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-10-19
Filing date: 1993-10-19
Publication date: 1995-05-02

Abstract

(57)【要約】【構成】二逓倍回路は、入力信号を適切な遅延量を与え
る可変遅延回路１，入力信号と可変遅延回路出力との排
他的論理和をとり二逓倍信号を発生するEXOR2，２逓倍
信号のデューティ成分を検出するチャージポンプ回路
３，チャージポンプ回路３出力から可変遅延回路１の遅
延量を制御する制御バイアスを発生する誤差増幅回路
４，および、入力信号と可変遅延回路１出力との位相関
係を検出し、チャージポンプ回路３に対し一方方向に制
御を指示する収束位相検出器５から構成される。【効果】収束時間の高速化が図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路及びそ
れを用いた回路に適し、特に、低い周波数の基準クロッ
クから高い周波数のクロックを発生させる二逓倍回路に
関する。

【０００２】

【従来の技術】従来の可変遅延回路を用いた二逓倍回路
の一例が、特開平4−329710 号公報に示されている。図
７は上記従来例で説明されている二逓倍回路の一部を示
す。

【０００３】図７に示される従来の二逓倍回路は、可変
遅延回路１，排他的論理和素子（ＥＸＯＲ）２，ＬＰＦ
６，積分器７から構成される。Ｖｉｎから入力された入
力信号は、可変遅延回路１により遅延される。次に、Ｅ
ＸＯＲ２により可変遅延回路１にて遅延された信号と入
力信号との排他的論理和を取り、二逓倍回路出力として
Ｖｏｕｔから出力される。さらに、ＶｏｕｔはＬＰＦ６
に入力され、Voutのデューティ成分が抽出される。そし
て、積分器７で、予め与えられた基準値との差分を積分
し、可変遅延回路１のバイアス制御信号を生成する。こ
の一連の帰還制御ループにより、所望のデューティの二
逓倍信号が得られる。

【０００４】

【発明が解決しようとする課題】従来の二逓倍回路につ
いて、その動作タイムチャートを図２に示す。また、可
変遅延回路１の遅延量を横軸に、二逓倍信号のデューテ
ィを縦軸にプロットした、遅延量−デューティの関係を
図３の（ａ）に示す。

【０００５】図２は、入力信号Ｖｉｎ，可変遅延回路１
の遅延量Δｔ１＝Ｔ／４のとき（図３のＡ点）の可変遅
延回路１出力Ｖｉｎｄ（Ａ）とＥＸＯＲ２出力Ｅｘｏｒ
(Ａ)と、可変遅延回路の遅延量Δｔ２＝３×Ｔ／４のと
き（図３のＢ点）の可変遅延回路１出力Ｖｉｎｄ（Ｂ）
とＥＸＯＲ２出力Ｅｘｏｒ（Ｂ）の波形を示す。Ａ点と
Ｂ点との違いはＥＸＯＲ２出力の位相が反転している点
である。しかし、図３に示すようにＢ点はＡ点と異な
り、二逓倍信号のデューティが減少すると可変遅延回路
１の遅延量が減少し、二逓倍信号のデューティをさらに
減少させる正帰還の範囲であるため、不安定な収束点で
ある。

【０００６】したがって、図３のＢ点に対し安定に収束
することはない。しかし、このＢ点が収束開始の初期値
となった場合、二逓倍信号のデューティがＡ点と同じた
め、収束時間が増大するという問題があった。

【０００７】

【課題を解決するための手段】従来の二逓倍回路の収束
時間が図３のＢ点近傍を初期値とする場合に増大する点
に対し、入力信号と可変遅延回路１出力Ｖｉｎｄとの位
相関係を検出する回路を設け、Ｂ点近傍の場合、可変遅
延回路１の遅延量を増加または減少のどちらか一方を選
択するように帰還制御部（ＬＰＦ６と積分器７に相当す
るブロック）を構成することにより、解決することがで
きる。

【０００８】

【作用】図３の（ｂ）に、入力信号と可変遅延回路１の
出力との位相関係を検出する回路を設け、Ｂ点近傍の場
合、可変遅延回路１の遅延量を強制的に減少させる制御
を行ったときの遅延量−デューティの関係を表す。図３
の（ｂ）に示すように、正規の収束点（Ａ点）以外の収
束点を除去できる。したがって、例え、可変遅延回路１
の初期値が従来のＢ点であっても、収束時間が増大する
ことはない。

【０００９】まとめると、入力信号と可変遅延回路１の
出力Ｖｉｎｄとの位相関係を検出する回路により帰還制
御部に対して一方的な制御をかけることにより、擬似的
な収束点を排除できる。そのため、従来存在していた収
束性を劣化させる初期値が存在しなくなるので、高速な
収束特性が得られる。

【００１０】

【実施例】以下、本発明の実施例を図１を用いて説明す
る。二逓倍回路は、可変遅延回路１，排他的論理和（Ｅ
ＸＯＲ）２，デューティ成分の抽出を行うチャージポン
プ回路３，誤差増幅回路４、および、入力信号と遅延回
路の出力との位相関係を検出する収束位相検出器５から
構成される。

【００１１】入力端子１２から二逓倍される入力信号が
入力されると、まず、可変遅延回路１により入力信号を
遅延した信号（Ｖｉｎｄ）が生成される。

【００１２】可変遅延回路１の構成を図４に示す。ここ
では第一および第二の制御バイアス端子１４，１５を持
つ場合の実施例を示す。なお、可変遅延回路１の構成は
本実施例にとらわれることなく、一つの制御バイアス端
子を持つ方式でも問題ない。本実施例にて説明する可変
遅延回路１は、第一，第二のインバータ回路８，９と二
つの可変抵抗素子Ｍ０１，Ｍ０２から構成される。ここ
では代表的な可変抵抗素子であるＭＯＳトランジスタを
用いた例を説明する。

【００１３】可変遅延回路１の入力端子１２から入力さ
れた信号は、第一のインバータ８により波形整形され
る。次に、可変抵抗素子であるＭＯＳトランジスタ（Ｍ
０１，Ｍ０２）と次段の第二のインバータ９の入力容量
との時定数により所望の遅延量が得られ、最後に第二の
インバータ９で波形成形が行われ、可変遅延回路出力端
子１６から出力される。

【００１４】ＭＯＳトランジスタＭ０１，Ｍ０２は、可
変遅延回路１の第一および第二の制御バイアス端子１４
および１５により制御され、可変抵抗素子として動作す
る。ここでＭＯＳトランジスタＭ０１はＮＭＯＳトラン
ジスタ，ＭＯＳトランジスタＭ０２はＰＭＯＳトランジ
スタである。

【００１５】ここでは、可変遅延回路１が二つのインバ
ータと可変抵抗素子にて構成した場合を説明したが、こ
の構成に限らず、例えば、構成を複数段縦続接続した構
成であっても、制御バイアス端子により遅延量が可変と
なる回路ならば適用可能である。

【００１６】次に、ＥＸＯＲ２でＶｉｎｄとＶｉｎの排
他的論理和の演算を行う。これにより、可変遅延回路１
の遅延量に相当するパルス幅を持つ二逓倍信号が得られ
る。

【００１７】二逓倍回路は、ＥＸＯＲ２出力を出力端子
（Ｖｏｕｔ）１３に二逓倍信号として出力するととも
に、チャージポンプ回路３に入力し、二逓倍信号のデュ
ーティ成分を抽出する。

【００１８】図５にチャージポンプ回路３の構成を示
す。チャージポンプ回路３は、禁止位相制御端子１７を
有し、この信号によりチャージポンプ回路３の出力１８
がVCC方向に強制的に制御される。

【００１９】チャージポンプ回路３は、基準電流値を与
える電流源ＩＲＥＦ，基準電流源ＩＲＥＦに直列に接続
され、基準電流値を一対一の比率で写像するカレントミ
ラー回路Ｍ０３，Ｍ０４，カレントミラー回路Ｍ０３，
Ｍ０４の他方に接続され、ゲート端子とドレイン端子が
接続されたＭＯＳトランジスタＭ０５，ゲート端子がＭ
ＯＳトランジスタＭ０５のゲート端子に接続されたＭＯ
ＳトランジスタＭ０６，ゲート端子がカレントミラー
回路Ｍ０３，Ｍ０４のゲート端子と接続したＭＯＳトラ
ンジスタＭ０９，二逓倍回路出力Ｖｏｕｔと禁止位相制
御端子１７の信号を入力し、論理和をとるＮＯＲ１０，
ＮＯＲ１０出力がゲート端子に接続され、ＭＯＳトラン
ジスタＭ０６に接続されるＭＯＳトランジスタＭ０７，
ＮＯＲ１０出力がゲート端子に接続され、ＭＯＳトラン
ジスタＭ０９に接続されるＭＯＳトランジスタＭ０８，
ＭＯＳトランジスタＭ０７のドレイン端子とMOSトラン
ジスタＭ０８のドレイン端子が接続され、接続点が次段
の誤差増幅回路４への入力となり、この接続点とＧＮＤ
間に接続されるキャパシタＣＬ、および、動作停止時に
チャージポンプ回路出力１８をＶＣＣに固定するＭＯＳ
トランジスタＭ１５から構成される。ここで、ＭＯＳト
ランジスタＭ０３，Ｍ０４，Ｍ０８，Ｍ０９はＮＭＯＳ
トランジスタ，ＭＯＳトランジスタＭ０５，Ｍ０６，Ｍ
０７，Ｍ１５はＰＭＯＳトランジスタである。

【００２０】以下に、チャージポンプ回路３の動作を説
明する。まず、二逓倍回路出力Voutと収束位相検出器５
出力は、ＮＯＲ１０に入力される。

【００２１】収束位相検出器５出力が“０”のとき、Ｎ
ＯＲ１０出力は、二逓倍回路出力Ｖｏｕｔにかかわらず
“１”となる。ＮＯＲ１０出力が“１”であるので、MO
SトランジスタＭ０７がオン、ＭＯＳトランジスタＭ０
８がオフとなる。したがって、チャージポンプ回路３の
出力端子１８はＶＣＣの方向へ変化する。

【００２２】次に、収束位相検出器５出力が“１”のと
き、ＮＯＲ１０出力は二逓倍回路出力Ｖｏｕｔの反転信
号となる。したがって、ＭＯＳトランジスタＭ０７は二
逓倍回路出力Ｖｏｕｔが“１”のときオンし、ＭＯＳト
ランジスタＭ０８は二逓倍回路出力Ｖｏｕｔが“０”の
ときオンする。トランジスタＭ０７がオンした場合、キ
ャパシタＣＬに対し、ＶＣＣからＩＲＥＦに比例した電
流が与えられる。一方、トランジスタＭ０８がオンした
場合、キャパシタＣＬからＧＮＤに対し、IREFに比例し
た電流が引き抜かれる。これにより、二逓倍回路出力Ｖ
ｏｕｔのデューディに対応した直流レベルが抽出でき
る。

【００２３】ＭＯＳトランジスタＭ０６，Ｍ０９は、キ
ャパシタＣＬに入出する電流量を制御する目的で挿入さ
れている。それぞれのゲート電極は基準電流源ＩＲＥＦ
と等しい電流値となるように、カレントミラーＭ０３，
Ｍ０４およびＭＯＳトランジスタＭ０５によって与えら
れる。

【００２４】また、動作停止時は動作停止制御端子１９
から与えられ、基準電流値ＩＲＥＦを０にするととも
に、ＭＯＳトランジスタＭ１５をオンし、チャージポン
プ回路３の出力１８がＶＣＣとなるように制御する。

【００２５】本実施例では、電流制御のためのＭＯＳト
ランジスタがある場合について説明したが、チャージポ
ンプ回路の精度や時定数が許容されるならば、削除した
回路方式を用いても問題はない。

【００２６】また、二逓倍回路全体の閉ループ利得を制
御するため、電流制御のためのMOSトランジスタにより
制御される電流値をタイマなどにより可変に制御する構
成も実施可能である。

【００２７】次に、収束位相検出器５の説明を行う。収
束位相検出器５はＤ信号入力をＣＫ入力端子の立上りに
て取り込み、Ｑ出力端子に出力するマスタースレーブ形
フリップフロップを用いた。

【００２８】図２に示すように、正しい収束点（Ａ点）
の場合、入力信号Ｖｉｎが立ち上がるタイミングにおい
て、可変遅延回路１出力Ｖｉｎｄは“０”である。一
方、適正でない収束点（Ｂ点）の場合、入力信号Ｖｉｎ
が立ち上がるタイミングにおいて、可変遅延回路１出力
Ｖｉｎｄは“１”となる。したがって、収束位相検出器
５の出力は適正な位相関係のとき“０”，不適正な位相
関係のとき“１”となる。

【００２９】収束位相検出器５の出力はチャージポンプ
回路３の禁止位相制御端子１７に入力され、不適切な位
相関係のときチャージポンプ回路３の出力をＶＣＣの方
向に制御するように動作する。

【００３０】次に、チャージポンプ回路３の出力は誤差
増幅回路４に入力され、可変遅延回路１の第一，第二の
バイアス電圧を生成する。

【００３１】誤差増幅回路４の構成を図６に示す。誤差
増幅回路４は差動増幅器１１，差動増幅器１１出力によ
り電流値が制御されるＭＯＳトランジスタＭ１１，ＭＯ
ＳトランジスタＭ１１のドレイン端子と共通に接続され
るＭＯＳトランジスタＭ１２，ＭＯＳトランジスタＭ１
１およびＭＯＳトランジスタＭ１２のドレイン端子に接
続され、カレントミラーを構成するＭＯＳトランジスタ
Ｍ１０とＭＯＳトラジスタＭ１３，ＭＯＳトランジスタ
Ｍ１３のドレイン端子に接続され、ゲート端子とドレイ
ン端子が接続されているＭＯＳトランジスタＭ１４から
構成され、第一，第二の制御バイアス電圧を出力する。
ここで、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１４は
ＮＭＯＳトランジスタ，ＭＯＳトランジスタＭ１０，Ｍ
１３はＰＭＯＳトランジスタである。

【００３２】以下に、誤差増幅回路４の動作説明を行
う。チャージポンプ回路３から入力された信号はチャー
ジポンプ回路出力端子１８を介して、差動増幅器１１の
正入力端子に接続される。差動増幅器１１の負入力端子
は内部回路中心電圧に接続される。内部回路中心電圧
は、二逓倍回路出力信号Ｖｏｕｔのデューティを５０％
に収束させるため、ＶＣＣとＧＮＤ電圧の中点であるＶ
ＣＣ／２近傍の電圧とした。差動増幅器１１の利得は特
に定めることはないが、５倍から１０倍程度を選択し
た。ここで、差動増幅器１１の利得は二逓倍回路全体の
閉ループ利得から制限される。

【００３３】次に、差動増幅器１１の出力はＭＯＳトラ
ンジスタＭ１１に入力される。MOSトランジスタＭ１１
の電流値は、ＭＯＳトランジスタＭ１１の形状に依存す
る係数をβＭ１１，しきい値電圧をＶｔｈＭ１１，差動
増幅器１１出力をＶｄｆとおいた場合、数１として表さ
れる。

【００３４】

【数１】

【００３５】ＭＯＳトランジスタＭ１１とドレイン端子
が共通に接続されたＭＯＳトランジスタＭ１２は、その
ゲート端子に適切なバイアス電位ＶＢが与えられ、所望
の電流が流れるように設定される。ＭＯＳトランジスタ
Ｍ１２は、差動増幅回路１１により制御されるＭＯＳト
ランジスタＭ１１のゲート／ドレイン電圧ＶｄｆがＶｔ
ｈＭ１１以下の場合にオフするため、ＭＯＳトランジス
タＭ１０に対し最低限の回路保持電流を流し、可変遅延
回路１への二つの制御バイアス電圧が不定とならず、可
変遅延回路１の遅延量の最大値を設定する目的である。

【００３６】ＭＯＳトランジスタＭ１２の電流値は、Ｍ
ＯＳトランジスタＭ１２の形状に依存する係数をβＭ１
２，しきい値電圧をＶｔｈＭ１２とおいた場合、式２と
して表される。

【００３７】

【数２】

【００３８】カレントミラーを構成するＭＯＳトランジ
スタＭ１０のドレイン端子は、共通に接続されたＭＯＳ
トランジスタＭ１１とＭＯＳトランジスタＭ１２のドレ
イン端子に接続される。したがって、ＭＯＳトランジス
タＭ１０の電流は、数３となる。

【００３９】

【数３】

【００４０】数３より、ＭＯＳトランジスタＭ１０のゲ
ート電極とソース電極との電位差を求めると、数４とな
る。

【００４１】

【数４】

【００４２】ＭＯＳトランジスタＭ１０とＭＯＳトラン
ジスタＭ１３はカレントミラー構成となっているため、
ＭＯＳトランジスタＭ１３には数３に示す等しい電流が
流れる。したがって、ＭＯＳトランジスタＭ１４の電流
も同一となり、バイアス電圧１４の電圧は、数５とな
る。

【００４３】

【数５】

【００４４】以上の点から、チャージポンプ回路出力端
子１８から入力されたチャージポンプ回路３の出力に対
して、ＮＭＯＳトランジスタに接続される第一のバイア
ス電圧は正の方向に、ＰＭＯＳトランジスタに接続され
る第二のバイアス電圧は負の方向に制御されることが分
かる。

【００４５】したがって、可変遅延回路１の遅延量が増
加したことにより、二逓倍回路出力Ｖｏｕｔのデューテ
ィが増加すれば、チャージポンプ回路３の出力が上昇す
るので、誤差増幅器４の出力である二つの制御バイアス
電圧は共に可変遅延回路１内の可変抵抗素子Ｍ０１，Ｍ
０２の抵抗値を低下させるように働き、可変遅延回路１
の遅延量を低下させるように帰還制御が働く。これによ
り、二逓倍回路出力Ｖｏｕｔのデューティを一定に制御
することができる。

【００４６】図８に本発明の二逓倍回路を周波数シンセ
サイザに適用した実施例を示す。周波数シンセサイザは
自動車電話やトランシーバーなど携帯機器の発振源とし
て広く利用されている。ここでは、デジタル微分位相比
較方式（特願平4−225618 号明細書）を用いた周波数シ
ンセサイザに適用した場合について説明する。

【００４７】デジタル微分位相比較方式周波数シンセサ
イザは、起動信号ＰＤ，基準信号ｆｒ，分周数Ｎが、そ
れぞれ入力端子１９，２０，２１から入力され、所定の
周波数Ｎ×ｆｒがＶＣＯ出力端子２２から出力される。

【００４８】デジタル微分位相比較方式周波数シンセサ
イザは、基準信号ｆｒ毎に分周数Ｎを出力する微分位相
発生回路２４と、基準信号ｆｒと基準信号ｆｒを二逓倍
した信号ｆｒ２とプリスケーラ出力ＰＳＣＯとプリスケ
ーラの分周数を制御する信号ＭＯＤＥを基準信号ｆｒに
同期化した信号ＰＯＵＴからプリスケーラ出力PSCOの変
化分に相当する数値Ｐｉとパルス・スワロカウンタ２６
をカウントアップする信号ＵＰを出力する微分位相発生
回路２５と、微分位相発生回路２５出力に所定の定数を
乗算する乗算器３４と、微分位相発生回路２４出力から
乗算器３４出力を減算する減算器３５と、減算器３５出
力を積分する積分回路３２と、積分回路３２出力に含ま
れる帯域外雑音を抑圧するループフィルタ３３と、ルー
プフィルタ３３出力に対して閉ループ利得を制御する利
得制御回路３１と、利得制御された信号をアナログ信号
に変換するＤＡ変換器３０と、ＤＡ変換器３０出力に含
まれる雑音成分を抑圧するＬＰＦ２９と、ＬＰＦ２９出
力によって発振周波数が制御される電圧制御発振回路Ｖ
ＣＯ２８と、ＶＣＯ２８出力をパルス・スワロカウンタ
からの制御信号ＭＯＤＥによって分周数が可変となるプ
リスケーラ２７と、分周数Ｎと微分位相発生回路２５の
ＵＰ信号から所定の分周数のカウントを行いプリスケー
ラへＭＯＤＥ信号を出力するとともに、微分位相発生回
路２５へPOUT信号を出力するパルス・スワロカウンタ２
６から構成される。

【００４９】また、図９に微分位相比較回路２５の構成
を示す。微分位相比較回路２５は、プリスケーラ２７の
出力ＰＳＣＯと二逓倍回路２３の出力ｆｒ２と基準信号
ｆｒとパルス・スワロカウンタ２６のＰＯＵＴ出力が入
力端子３６，３７，２０，３８から入力され、プリスケ
ーラ出力ＰＳＣＯの変化分に相当する数値Ｐｉとパルス
・スワロカウンタ２６をカウントアップする信号ＵＰを
出力する。

【００５０】微分位相比較回路２５は、二逓倍回路２３
の出力ｆｒ２の立上りにてＤ入力をＱ出力に出力する第
一と第二のフリップフロップ４１，４２とフリップフロ
ップ４１，４２の出力からプリスケーラ２７の出力ＰＳ
ＣＯの立上りを検出する立上り検出回路４３と立上り検
出回路４３出力を数値に変換するコード変換器４４から
構成される。

【００５１】以下に、二逓倍回路を用いた周波数シンセ
サイザの動作について説明する。

【００５２】微分位相発生回路１は、基準となる位相を
数値として発生するものであり、基準信号ｆｒ毎にその
時に指定された分周数Ｎを出力する構成である。これ
は、分周数Ｎを表現できるビット数を持つフリップフロ
ップにて容易に構成可能である。

【００５３】次に、微分位相発生回路２は、プリスケー
ラ２７出力の位相を数値に変換する。しかし、プリスケ
ーラ２７出力と基準信号ｆｒは非同期であるため、数値
に変換する前に非同期／同期変換が必要となる。その方
法として、二つのフリップフロップ４１と４２によりプ
リスケーラ２７出力の二倍以上のクロックにより、サン
プルする方法を用いた。これにより、プリスケーラ２７
出力と基準信号ｆｒとの同期が得られ、以後の信号処理
が可能となる。

【００５４】ここで、プリスケーラ２７の分周数が１２
８，ＶＣＯ２８の発振周波数を1GHzとした場合、ＰＳＣ
Ｏの周波数は約７ＭＨｚ程度となるため、基準信号ｆｒ
＝１２.６ＭＨｚでは二倍以上のクロックとならないた
め、適用不可となる。そこで、基準信号ｆｒを二逓倍回
路２３により同期関係を損なわずに二倍の周波数に変換
し、二つのフリップフロップ４１，４２のクロックとし
て適用した。

【００５５】二逓倍回路２３の出力ｆｒ２でサンプルし
た二つのフリップフロップ４１，４２出力は立上り検出
回路４３に入力される。立上がり検出回路４３はフリッ
プフロップ４１出力が“１”とフリップフロップ４２出
力が“０”のとき、ＵＰ信号を出力する。ＵＰ信号はパ
ルス・スワロカウンタに入力され、パルス・スワロカウ
ンタの値を一つ増加させるとともに、コード変換器４４
に入力し、ＰＯＵＴに応じた数値に変換される。

【００５６】図１０に変換規則を示す。コード変換器４
４出力はプリスケーラ２７出力PSCOの立上り時にＰＯＵ
Ｔが“１”の場合、Ｐ＋１（十進数に換算すると１２
９）を出力し、ＰＯＵＴが“０”の場合、Ｐ（十進数に
換算すると１２８）を出力する。

【００５７】微分位相発生回路２５出力Ｐｉは乗算器３
４により係数Ｒ１との乗算が行われる。ここでＲ１を乗
じるのは、二つの微分位相発生回路２４および２５の変
化率を一致させるためである。微分位相発生回路２４は
基準信号ｆｒ毎に分周数Ｎを出力するので、パルス・ス
ワロカウンタ２６の一周期ではＲ１×Ｎ（Ｒ１＝ｆｒ÷
ｆｃｆｃ：パルス・スワロカウンタ２６の一周期）と
なる。また、微分位相発生回路２５は，プリスケーラ２
７の出力ＰＳＣＯの立上りを検出し、対応する数値をＰ
ｉと出力するので、パルス・スワロカウンタ２６の一周
期ではＮとなる。そこで、二つの位相信号の変化率が一
致するように微分位相発生回路２５出力Ｐｉに対しＲ１
を乗算する。ｆｒ＝１２.６ＭＨｚ，ｆｃ＝２５ｋＨｚ
の場合、Ｒ１＝５０４である。

【００５８】次に、微分位相発生回路２４出力から乗算
器３４出力の減算を減算器３５において行う。減算器３
５出力は基準信号とプリスケーラ２７の出力ＰＳＣＯ間
の周波数偏差成分が出力される。これを位相偏差成分に
変換するため、積分回路３２により積分する。

【００５９】さらに、積分回路３２出力はループフィル
タ３３および利得制御回路３１により、帯域外雑音の抑
圧と閉ループ利得の制御が行われる。

【００６０】次に、ＤＡ変換器３０により利得制御回路
３１の出力をアナログ信号に変換し、ＬＰＦ２９によ
り，ＤＡ変換器に含まれる雑音成分を除去する。ＬＰＦ
２９においてＤＡ変換器の雑音成分を除去された信号は
ＶＣＯ２８の発振周波数制御端子に供給され、所望の発
振周波数を得る。また、ＶＣＯ２８出力はプリスケーラ
２７に入力された後、微分位相比較回路２５で位相比較
される。以上の一連の帰還動作により安定なＶＣＯ２８
の発振周波数が確保される。

【００６１】以上、二逓倍回路を周波数シンセサイザに
適用した実施例を説明したが、本発明の二逓倍回路はこ
の実施例だけではなく、基準信号より高い周波数のクロ
ック信号が必要なＬＳＩ等の発振源として適用可能であ
る。

【００６２】

【発明の効果】本発明により、擬似安定点付近のデュー
ティ制御感度を最大値にすることができるので、擬似安
定点近傍が初期位相の場合であっても収束時間が低下す
る問題が解決できる。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図。

【図２】本発明の実施例のタイミングチャート。

【図３】可変遅延回路の遅延量と二逓倍信号のデューテ
ィの関係を示す特性図。

【図４】可変遅延回路図。

【図５】チャージポンプ回路図。

【図６】誤差増幅回路図。

【図７】従来の発明を説明するためのブロック図。

【図８】二逓倍回路をデジタル微分位相比較方式周波数
シンセサイザに適用した実施例のブロック図。

【図９】微分位相比較回路の一実施例のブロック図。

【図１０】微分位相比較回路の動作の説明図。

【符号の説明】

１…可変遅延回路、２…ＥＸＯＲ、３…チャージポンプ
回路、４…誤差増幅回路、５…収束位相検出器、１３…
出力端子。

Claims

【特許請求の範囲】

【請求項１】入力信号が入力され、遅延量が制御可能な
遅延回路と上記遅延回路と上記入力信号との間の排他的
論理和演算を行う論理素子と排他的論理和素子出力のデ
ューティを検出する回路と上記デューティを検出する回
路出力から上記遅延回路の遅延量を制御するためのバイ
アス電圧を生成する変換回路からなる二逓倍回路におい
て、入力信号と上記遅延回路の出力との位相関係を検出
する回路を設け、上記位相関係を検出する回路の出力に
より、上記デューティを検出する回路の出力を強制的に
上記遅延回路の遅延量減少方向または遅延量増加方向に
制御することを特徴とする二逓倍回路。
【請求項２】請求項１において、上記デューティを検出
する回路が電荷を流入または流出するための複数の電流
源素子と、それらの電流源素子をオン／オフする複数の
スイッチ素子と、上記電荷を蓄えるキャパシタ素子から
構成される二逓倍回路。
【請求項３】請求項１または２において、動作停止を制
御する端子を有し、動作停止時は上記遅延回路の遅延量
が最小に設定される二逓倍回路。
【請求項４】請求項１，２または３において、構成する
回路のすべて、または一部を半導体基板上に生成し、同
一基板上の論理素子のクロック信号として供給する、ま
たは、他の半導体基板上に生成した論理素子のクロック
信号として供給する二逓倍回路。
【請求項５】請求項２において、上記電流源素子の電流
値を制御可能な構成とした二逓倍回路。