JPH09238072A

JPH09238072A - ディジタルｐｌｌ回路

Info

Publication number: JPH09238072A
Application number: JP8351062A
Authority: JP
Inventors: Masayoshi Ono; 野雅良小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-12-28
Filing date: 1996-12-27
Publication date: 1997-09-09
Anticipated expiration: 2016-12-27
Also published as: JP3607026B2; KR100245579B1; KR970055560A

Abstract

(57)【要約】【課題】複雑なアルゴリズムが不要で設計及び制御が
容易な、ジッタの小さい高精度のディジタルＰＬＬを提
供する。【解決手段】ディレイ可変回路１６のディレイ段数制
御を、位相比較回路１４からの位相比較出力情報ではな
く、周波数比較回路１１からの周波数比較出力情報に基
づいて行い、また、ディレイ可変回路１６の負荷容量可
変回路の制御も、周波数比較出力情報を主とし、位相比
較出力情報を補助として用いることにより行う。これに
より複雑な制御用アルゴリズムが不要で設計及び制御が
容易な、ジッタの小さい高精度のディジタルＰＬＬを構
成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタルＰＬＬ回
路に関し、特に複雑な制御アルゴリズムを必要とせずに
低ジッタと高精度を提供できるように周波数比較回路を
有するディジタルＰＬＬ回路に関する。

【０００２】

【従来の技術】フェーズ・ロックド・ループ（ＰＬＬ）
回路は、広い分野で用いられており、集積化に適したい
かなる分野にも用いることができる。特に、ＰＬＬ回路
は、ＡＭ・ＦＭラジオ、テレビ、無線通信等、周波数シ
ンセサイザ、マルチプレクス・ステレオ復調回路等の各
種信号回路に用いられている。

【０００３】一般に、ＰＬＬ回路は可変発振器により発
生された周波数と位相が基準信号のそれらにロックされ
るようなフィードバックループである。ＰＬＬ回路は周
波数変調された搬送波の中からベースバンド信号を復調
するために用いられる。基本的なＰＬＬ回路は位相比較
回路と電圧制御発振器とを備えている。動作において
は、変調された入力信号と電圧制御発振器の出力とが位
相比較回路によって比較され、この位相比較回路の出力
によって電圧制御発振器の周波数が制御される。図１４
は、従来のディジタルＰＬＬ回路のブロック構成図であ
る。同図に示されるように、基準クロック信号が位相比
較器７４に入力され、位相比較器７４の出力はディレイ
制御回路７３に与えられる。ディレイ可変回路７６はデ
ィレイ制御回路７３の出力を受け取り、ディレイ可変回
路７６の出力はインバータ７７に与えられる。インバー
タ７７の出力はディレイ可変回路７６にフィードバック
され、ディレイ可変回路７６及びインバータ７７によっ
てリング・オシレータが構成されている。

【０００４】リング・オシレータの出力信号（すなわ
ち、インバータの出力信号）は出力クロック信号として
用いられる一方、位相比較器７４へ入力され、基準クロ
ック信号と位相を比較される。ディレイ制御回路７３
は、位相比較器７４からの位相比較出力を基にして基準
クロック信号の位相と、出力クロック信号の位相とが一
致するようにディレイ可変回路７６を制御する。

【０００５】典型的には、ディレイ可変回路７６は、通
常、インバータ列で構成されており、その接続段数を変
更することによりディレイ値を変更する。しかし、イン
バータの接続段数の変更のみでディレイ値を制御する
と、制御可能なディレイ値の刻みが粗い。もし、可変負
荷容量回路（キャパシタを含む）がインバータの出力側
に接続されるならば、インバータに接続されるキャパシ
タの個数を変更することにより、インバータの出力負荷
容量を変更することができる。このことは、ディレイ値
のより高精度の制御と、より精度の高いディジタルＰＬ
Ｌ回路を得ることができる。このような回路では、ディ
レイ制御回路７３は、位相比較器７４からの位相比較出
力を基にディレイ可変回路７６のインバータの接続段数
及び出力負荷容量を制御している。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来のディジタルＰＬＬ回路においては、ディレイ可
変回路７６の出力負荷容量によるより高精度な制御を行
った場合であっても、ディレイ制御回路７３の制御を位
相比較出力によって行っているため、ＰＬＬとしてロッ
クするようにディレイ制御回路７３を設計することが非
常に困難であるという問題点がある。

【０００７】例えば、出力クロック信号の周波数が基準
クロック信号の周波数と一致していた場合でも、出力ク
ロック信号の位相が基準クロック信号の位相より遅れて
いたときは、位相比較器７４の出力に基づきディレイ制
御回路７３はディレイ可変回路７６のディレイ値を減少
させるように動作する。多くの場合、位相を一致させる
べく、この動作を幾度か繰り返した後には多くの場合、
逆に周波数が不一致となる。したがって、ディレイ制御
回路７３は今度は周波数を一致させるべく動作する。こ
の結果、競合する動作の繰り返しとなって、周波数と位
相とがともに一致するまでには多くの無駄な動作が含ま
れて所要時間も長くなる。

【０００８】以上のように、従来のディジタルＰＬＬ回
路、特に出力クロック信号と基準クロック信号の位相及
び周波数を一致させられるようなディレイ制御回路の設
計は困難である。この結果、従来の設計は複雑な構成と
ディレイ制御回路を制御するための非常に複雑な制御用
アルゴリズムを含むこととなる。また、従来のディジタ
ルＰＬＬ回路はＰＬＬ回路が一度ロックした後でもわず
かに位相がずれただけで、ディレイ制御回路はディレイ
可変回路のディレイ値を変更するように動作し、その結
果、出力クロック信号の周波数も変更され信号のジッタ
が大きくなるという問題もある。

【０００９】本発明は上記問題点に鑑みてなされたもの
で、その目的は、複雑な制御用アルゴリズムが不要で設
計及び制御が容易な、ジッタの小さい高精度のディジタ
ルＰＬＬ回路を提供することである。

【００１０】

【課題を解決するための手段】本発明に係るディジタル
ＰＬＬ回路の第１の態様によれば、出力クロック信号の
周波数と基準クロック信号の周波数とを比較し、周波数
比較出力情報を発生する周波数比較回路と、前記周波数
比較回路からの前記周波数比較出力情報に基づき、所定
ディジタル信号を発生するディレイ制御回路と、前記出
力クロック信号を発生し、前記ディレイ制御回路により
発生した前記所定ディジタル信号に応じて前記出力クロ
ック信号の発信周波数を変更するクロック信号発生回路
とを備えたことを特徴とする。

【００１１】また、本発明に係るディジタルＰＬＬ回路
の第２の態様によれば、出力クロック信号を分周し、分
周出力クロック信号を発生する分周回路と、前記分周出
力クロック信号の周波数と基準クロック信号の周波数と
を比較し、周波数比較出力情報を発生する周波数比較回
路と、前記周波数比較回路からの前記周波数比較出力情
報に基づき、所定ディジタル情報信号を発生するディレ
イ制御回路と、前記出力クロック信号を発生し、前記所
定ディジタル情報信号に応じて前記比較対称クロック信
号の発振周波数を変更可能なクロック信号発生回路とを
備えたことを特徴とする。

【００１２】本発明に係るディジタルＰＬＬ回路の第３
の態様によれば出力クロック信号の周波数と基準クロッ
ク信号の周波数とを比較し、周波数比較出力情報を発生
する周波数比較回路と、前記出力クロック信号の位相と
前記基準クロック信号の位相とを比較し、位相比較出力
情報を発生する位相比較回路と、前記出力クロック信号
の周波数と位相が前記周波数比較情報と前記位相比較情
報に基づいて発生する出力クロック信号の周波数と位相
を基準クロック信号のそれらにロックさせるような出力
クロック信号を発生する可変周波数発振器とを備えたこ
とを特徴とする。

【００１３】本発明に係るディジタルＰＬＬ回路の第４
の態様によれば出力クロック信号を分周し、分周出力ク
ロック信号を発生する第１の分周回路と、基準クロック
信号を分周し、分周基準クロック信号を発生する第２の
分周回路と、前記分周出力クロック信号の周波数と前記
分周基準クロック信号の周波数とを比較し、周波数比較
出力情報を発生する周波数比較回路と、前記分周出力ク
ロック信号の位相と前記分周基準クロック信号の位相と
を比較し、位相比較出力情報を発生する位相比較回路
と、前記出力クロック信号を発生する可変周波数発振器
を備え、前記出力クロック信号の周波数および位相は前
記周波数比較情報と前記位相比較情報に基づいて行わ
れ、前記可変周波数発振器は出力クロック信号を基準ク
ロック信号の周波数のＮ／Ｍ倍の周波数に位相ロックし
て出力することを特徴とする。

【００１４】

【発明の実施の形態】以下、本発明に係るＰＬＬの実施
の形態のいくつかにつき、図面を参照しながら説明す
る。図１は、本発明に係るディジタルＰＬＬ回路の第１
の実施の形態のブロック構成図である。周波数比較回路
１１は出力クロック信号の周波数を基準クロック信号の
周波数と比較し、周波数比較情報を含む出力信号を発生
する。負荷容量制御回路１２は周波数比較回路１１の出
力を受け取り、ディレイ可変回路１６の負荷容量を制御
する負荷容量制御出力情報を含む出力信号を発生する。
周波数比較回路１１の出力はディレイ段数（ディレイ値
を発生するインバータの接続段数）を制御するディレイ
段数制御出力情報を発生するディレイ段数制御回路１３
に与えられる。

【００１５】さらに、位相比較回路１４は出力クロック
信号の位相と基準クロック信号の位相とを比較し位相比
較出力情報を含む出力信号を発生する。

【００１６】加算／減算回路１５は位相比較回路１４の
出力および負荷容量制御回路１２の出力を受け取り、位
相比較回路１４からの位相比較出力情報に基づき、負荷
容量制御回路１２からの負荷容量制御出力情報に対しイ
ンクリメントまたはデクリメントを与え、負荷容量加算
／減算制御出力情報を含む出力信号を発生する。ディレ
イ可変回路１６はディレイ段数制御回路１３の出力及び
加算／減算回路１５の出力を受け取り、ディレイ段数制
御回路１３からのディレイ段数制御出力情報に基づきデ
ィレイ段数を制御し、加算／減算回路１５からの負荷容
量加算／減算制御出力情報に基づき、負荷容量の加算／
減算制御を行う。インバータ１７はディレイ可変回路１
６の出力と入力との間に接続され、ディレイ可変回路１
６とともにリング・オシレータを構成する。

【００１７】このように、本発明では、ディレイ可変回
路１６のディレイ段数制御を、位相比較出力情報ではな
く、周波数比較出力情報に基づいて行っている。また、
ディレイ可変回路１６の負荷容量可変回路の制御を行う
加算／減算回路１５は周波数比較出力情報を主として、
位相比較出力情報を補助として制御を行う。このような
特徴は、本発明の第１の実施の形態にかかるディジタル
ＰＬＬ回路を複雑な制御用アルゴリズムが不要で、ジッ
タの小さい高精度のものとしている。さらに、ディレイ
可変回路１６は、ディレイ値をより高精度に制御可能と
するため、接続段数変更可能な複数のインバータと、接
続段数変更に関わらない所定インバータの出力側に配設
され、キャパシタを含む複数の負荷容量可変回路とを備
え、インバータの接続段数及びインバータの出力負荷容
量を制御することにより、ディレイ値をより高精度に制
御することができる。

【００１８】図２は、図１に示したディレイ可変回路の
好ましい実施例を示すブロック構成図である。このディ
レイ可変回路１６は、第１の段だけ縦列接続され、接続
段数変更に関わらないインバータ２１及び２２を含んで
いる。さらに、それぞれ２つのインバータを含む２^s-1
段のインバータ対２３，２４が選択された接続段数に基
づいて選択的に用いられるように設けられている。各２
^s段のインバータの出力はマルチプレクサ２０に、その
接続段数変更を制御すべく与えられる。さらに、負荷容
量可変回路Ｃn1〜Ｃnmと負荷容量可変回路Ｃnm+1〜Ｃnn
（キャパシタを含む）は第１段のインバータ２１および
２２の出力負荷容量を定めるのに用いられる。上述した
ように、インバータの接続段数とインバータの出力負荷
容量とを共に変更することにより、ディレイ値をより高
精度に制御することができる。

【００１９】図２に示されたディレイ可変回路の動作を
説明する。マルチプレクサ２０には、ディレイ段数制御
回路１３からのディレイ段数制御出力情報であるディレ
イ段数制御信号Ｅl1〜Ｅllが入力され、これらのディレ
イ段数制御信号Ｅl1〜Ｅllのディジタル値を制御するこ
とによりマルチプレクサの入力端子０〜２^s-1のうちの
いずれかが選択される。マルチプレクサの入力には、上
述のように、縦列接続された２s 段のインバータの出力
が接続されているので、選択された段数のインバータが
ディレイ可変回路の出力に接続され、所定のディレイ値
を発生する。したがって、ディレイ段数制御信号Ｅl1〜
Ｅllに基づくインバータの接続段数変更により、インバ
ータ２段（すなわち１接続段）が発生するディレイ値を
一単位として、ディレイ可変回路のディレイ値を制御す
ることができる。

【００２０】そして、さらにディレイ値を高精度に制御
するために、上述のように、接続段数変更に関わらない
インバータ２１及び２２の出力側には、各インバータの
出力負荷容量となるキャパシタを含む負荷容量可変回路
Ｃn1〜Ｃnmと負荷容量可変回路Ｃnm+1〜Ｃnnとが選択的
に接続されている。すなわち、各負荷容量可変回路Ｃ
は、その構成の一例が負荷容量可変回路Ｃn1として示さ
れるように、キャパシタ２５とアナログスイッチ２６と
から構成されている。各負荷容量可変回路Ｃはそのアナ
ログスイッチを負荷容量加算／減算制御信号Ｅnの一つ
に基づいて開閉する。このように、負荷容量加算／減算
制御信号は負荷容量制御回路１２からの負荷容量制御情
報および位相比較回路の出力に基づいて加算器／減算器
回路１５から出力される。

【００２１】すなわち、負荷容量加減制御信号Ｅn1〜Ｅ
nm、Ｅnm+1〜Ｅnnの値が「１」のときは、当該信号が入
力される負荷容量可変回路の対応するアナログスイッチ
が接続され、インバータ２１、２２の出力に当該負荷容
量可変回路のキャパシタが接続される。逆に、負荷容量
加減制御信号Ｅn1〜Ｅnm、Ｅnm+1〜Ｅnnの値が「０」の
ときは、当該信号が入力される負荷容量可変回路の対応
するアナログスイッチが開放され、インバータの出力か
ら当該負荷容量可変回路のキャパシタが切り離される。
したがって、負荷容量加減制御信号Ｅn1〜Ｅnm、Ｅnm+1
〜Ｅnnに基づいてインバータの出力負荷容量が加減され
る。これによりディレイ可変回路のディレイ値はより高
精度に制御可能となる。

【００２２】図３は、ディレイ可変回路のインバータの
接続段数とインバータに接続される出力負荷容量とを変
更したときのディレイ値の変化を示すグラフである。そ
のグラフにおいて線ＯＰ２、ＯＰ４、ＯＰ６はそれぞれ
インバータの段数が２段、４段、６段のときのディレイ
可変回路の出力信号のディレイ値である。それぞれ単調
増加（厳密には、小さい階段状）のグラフとなっている
のは、接続段数変更に関わらない２個のインバータの出
力側に配設された複数の負荷容量可変回路によるディレ
イ値の高精度の制御によるものである。さらに、インバ
ータの接続段数変更によるディレイ値の制御は、インバ
ータ２段ごとの制御であり、かつ、複数の負荷容量可変
回路によるディレイ値の調整量は、典型的にはインバー
タ２段分のディレイ値の量以上である。例えば、グラフ
ＯＰ２の右端とグラフＯＰ４の左端、グラフＯＰ４の右
端とグラフＯＰ６の左端とはそれぞれディレイ値が連
続、または一部重複するようになっている。このよう
に、本発明の第１の実施の形態にかかるディレイ可変回
路は連続した高精度のディレイ値の制御を可能とする。
以下、図１および図２のディジタルＰＬＬ回路全体の動
作について説明する。最初に、出力クロック信号と基準
クロック信号の周波数を一致させるディジタルＰＬＬの
動作につき説明する。図４は、図１における周波数比較
回路１１の一例のブロック構成図である。図４に示すよ
うに、２つのクロック信号Ｆ１およびＦ２がそれぞれ２
個の１０ビットカウンタ４１及び４２に与えられる。１
０ビットコンパレータ４３はこれらのカウンタの出力を
受ける。２個の１０ビットカウンタ４１及び４２は、基
準クロック信号Ｆ１のクロック数とディジタルＰＬＬ回
路出力クロック信号Ｆ２のクロック数とをそれぞれカウ
ントし、いずれかのカウンタがが１０ビットをフルカウ
ント（すなわち２¹⁰）した時に両方の１０ビットカウン
タは停止される。２個のカウンタのカウント出力はレジ
スタ回路に記憶され、コンパレータ４３によって比較さ
れる。好ましい実施例ではレジスタ回路は各カウンタに
含まれる。比較結果は周波数比較出力情報として周波数
比較回路１１から出力される。この実施の形態において
は、周波数比較回路１１はいずれのカウント値が大きい
か、一致するかを示す３ビット信号（例えば常に１つの
「１」と２つの「０」を持つ信号）を出力する。

【００２３】周波数比較情報に応答して、負荷容量制御
回路１２およびディレイ段制御回路１３は負荷容量制御
信号Ｅ’nおよびディレイ段制御信号Ｅsをそれぞれ出力
する。図６は図１における負荷容量制御回路１２および
ディレイ制御回路１３の好ましい実施例のブロック図を
示す。図示されたように、第１のアップダウンカウンタ
８１は周波数比較回路１１から周波数比較情報を受け取
る。第１のアップダウンカウンタ８１の出力Ｅ’nはイ
ネーブル論理回路８２および加算／減算回路１５に与え
られる。イネーブル論理回路８２は第１のアップダウン
カウンタ８１の出力がすべて「１」であり出力クロック
信号Ｆ２の周波数が基準クロック信号Ｆ１の周波数より
も高いときか、第１のアップダウンカウンタ８１の出力
がすべて「０」であり出力クロック信号Ｆ２の周波数が
基準クロック信号Ｆ１の周波数よりも低いときのいずれ
かの場合にイネーブル信号ＥＣを発生する。図６の例で
は、加算／減算回路１５は負荷容量加算／減算制御信号
Ｅｎを発生するデコーダを含んでいる。他の例では、デ
コーダは負荷容量制御回路１２に含まれる。さらに、デ
ィレイ段制御回路１３はイネーブル信号を負荷容量制御
回路１２から、周波数比較情報を周波数比較回路１１か
らそれぞれ受け取る第２のアップダウンカウンタ８８を
含む。この第２のアップダウンカウンタ８８の出力Ｅｓ
はディレイ可変回路１６に与えられる。

【００２４】より詳しく述べると、周波数比較回路が出
力クロック信号の周波数が基準クロック信号の周波数よ
り高いことを示したときは、負荷容量制御回路１２は、
負荷容量制御出力信号Ｅ’n1〜Ｅ’nmの数を１つ増加さ
せる。すなわち、負荷容量制御出力信号Ｅ’n1〜Ｅ’nm
のうち「１」の状態にある信号の個数を１個増加させ
る。これにより、インバータに接続されるキャパシタが
一個増加してインバータの出力負荷容量がわずかに増加
し、ディジタルＰＬＬ回路出力クロック信号の周波数が
わずかに低下する方向に作用する。次の周波数比較時
に、キャパシタを１個接続してもなおディジタルＰＬＬ
回路出力クロック信号の周波数が基準クロック信号の周
波数より高いときは、爾後の周波数比較時に上述したと
同様に負荷容量制御出力信号Ｅ’n1〜Ｅ’nnのうち
「１」の状態にある信号の個数をさらに１個増加させ
る。この動作は、ディジタルＰＬＬ回路出力クロック信
号と基準クロック信号の周波数が等しくなるまで繰り返
される。

【００２５】負荷容量制御出力信号Ｅ’n1〜Ｅ’nnのす
べてが「１」となった後もディジタルＰＬＬ回路出力ク
ロック信号の周波数が基準クロック信号の周波数より高
いときは、爾後の周波数比較時に負荷容量制御出力信号
Ｅ’n1〜Ｅ’nnをすべてリセットして「０」とし、同時
にこのリセット情報をディレイ段数制御回路１３に対し
て出力する。

【００２６】ディレイ段数制御回路１３においては、負
荷容量制御回路１２からのリセット情報に基づき、ディ
レイ段数制御出力情報であるディレイ段数制御信号Ｅｓ
をインクリメントする。これにより、ディレイ可変回路
１６のインバータの接続段数は２段増加する（すなわ
ち、さらに１段の接続が用いられる）。上述のように、
負荷容量制御回路１２およびディレイ段数制御回路１３
は出力クロック信号と基準クロック信号とが一致するま
で動作を続ける。負荷容量可変回路によるディレイ値の
制御の幅は、通常、インバータ２段分のディレイ値の幅
以上とされているため、連続したディレイ値の高精度の
制御が可能となる。

【００２７】以上のように、本発明の第１の実施の形態
によれば、インバータの接続段数とインバータの出力負
荷容量を順次増加させることにより、ディジタルＰＬＬ
回路出力クロック信号の周波数は基準クロック信号の周
波数となるまで徐々に低下する。このようにして安定し
た周波数の一致が確立される。

【００２８】ディジタルＰＬＬ回路出力クロック信号の
周波数が基準クロック信号の周波数より高い場合は、以
上のような動作が行われるが、ディジタルＰＬＬ回路出
力クロック信号の周波数が基準クロック信号の周波数よ
り低い場合は、以上とは逆の動作を行う。すなわち、周
波数比較出力情報に基づき、ディジタルＰＬＬ回路出力
クロック信号の周波数が基準クロック信号の周波数より
低いときは、負荷容量制御回路１２はアクティブ負荷容
量制御出力信号Ｅ’n1〜Ｅ’nnの数を１つ減少させるよ
うにカウントダウンする。すなわち、負荷容量制御出力
信号Ｅ’n1〜Ｅ’nnのうち「１」の状態にある信号の個
数を１個減少させる。その結果、第１段インバータに接
続されるキャパシタが一個減少してインバータの出力負
荷容量がわずかに減少し、逆に出力クロック信号の周波
数がわずかに上昇する。接続されるキャパシタを１個減
少させてもなお、次の比較時にディジタルＰＬＬ回路出
力クロック信号の周波数が基準クロック信号の周波数よ
り低いときは、爾後の周波数比較時に上述したと同様に
負荷容量制御出力信号Ｅ’n1〜Ｅ’nnのうち「１」の状
態にある信号の個数をさらに１個減少させる。この動作
は、ディジタルＰＬＬ回路出力クロック信号と基準クロ
ック信号の周波数が等しくなるまで繰り返される。

【００２９】負荷容量制御出力信号Ｅ’n1〜Ｅ’nnのす
べてが「０」となった後もディジタルＰＬＬ回路出力ク
ロック信号の周波数が基準クロック信号の周波数より低
いときは、負荷容量制御出力信号Ｅ’n1〜Ｅnnをすべて
リセットして「１」とし、同時にこのリセット情報をデ
ィレイ段数制御回路１３に対して出力する。

【００３０】ディレイ段数制御回路１３は、リセット情
報に基づき、ディレイ段数制御出力情報であるディレイ
段数制御信号Ｅsをデクリメントする。これにより、デ
ィレイ可変回路１６のインバータの接続段数は２段減少
する（すなわち、さらに１段少ない接続が用いられ
る）。上述のように、負荷容量制御回路１２およびディ
レイ段数制御回路１３は出力クロック信号と基準クロッ
ク信号とが一致するまで動作を続ける。

【００３１】以上のように、インバータの接続段数とイ
ンバータの出力負荷容量を順次減少させることにより、
ディジタルＰＬＬ回路出力クロック信号の周波数は基準
クロック信号の周波数と同じ周波数になるまで徐々に上
昇する。このようにして周波数の安定な一致が確立され
る。

【００３２】さらに、ディレイ可変回路１６とインバー
タ１７とから構成されるリング・オシレータの発振周波
数、すなわち出力クロック信号の周波数は、インバータ
の段数とインバータに接続される出力負荷容量とによっ
て決定されるので、一度、ディジタルＰＬＬ回路がロッ
クしたときは、非常に高精度の発振周波数を得ることが
できる。

【００３３】次に、図１および２のディジタルＰＬＬ回
路の出力クロック信号と基準クロック信号の位相を一致
させる動作（位相合わせ）について説明する。位相合わ
せは図１における位相比較回路１４と加算／減算回路１
５により行われる。図５は図１の位相比較回路１４の好
ましい実施例を示すブロック図である。

【００３４】位相差検出部１１０の出力は第１および第
２のＳＲフリップフロップ１２０および１３０に与えら
れる。位相差検出部は２つのクロック信号（Ｆ１および
Ｆ２）がそれぞれフリップフロップ１０１、１０２に与
えられ、これらフリップフロップの入力端子は電源ＶDD
に接続されている。ＮＡＮＤゲート１０４は両フリップ
フロップ１０１、１０２の出力を受ける。各フリップフ
ロップ（１０１または１０２）の出力はインバータ対
（１０３または１０５）を介してＡＮＤゲート１０７ま
たは１０８にも与えられる。ＮＡＮＤゲート１０４はＡ
ＮＤゲート１０７および１０８、およびインバータ対１
０６を介してフリップフロップ１０１および１０２のク
リア端子に与えられている。

【００３５】位相差検出部１１０のＵＰ出力信号は、基
準クロック信号Ｆ１が与えられるフリップフロップ１０
１の出力を受けるＡＮＤゲート１０７から第１のＳＲフ
リップフロップ１２０のセット端子に与えられる。同様
に、ＤＯＷＮ出力信号は、出力クロック信号Ｆ２が与え
られるフリップフロップ１０２の出力を受けるＡＮＤゲ
ート１０８から第２のＳＲフリップフロップ１３０のセ
ット端子に与えられる。基準クロック信号Ｆ１は第１の
ＳＲフリップフロップ１２０のリセット端子にインバー
タ１１１を介して与えられ、出力クロック信号Ｆ２は第
２のＳＲフリップフロップ１３０のリセット端子にイン
バータ１１２を介して与えられる。位相比較器１４から
位相比較情報として出力されるＵＰ’およびＤＯＷＮ’
出力信号は、第１および第２のＳＲフリップフロップ１
２０および１３０からそれぞれ供給される。各ＳＲフリ
ップフロップのリセット端子には反転したクロック信号
の一つが与えられるので、出力信号ＵＰ’およびＤＯＷ
Ｎ’は図１３（ｂ）に示されるように、２つのクロック
信号間の位相差にかかわらず、それぞれのクロック信号
とパルス幅が一致する。

【００３６】上述したように、位相比較回路１４は出力
クロック信号の位相を基準クロック信号の位相と比較
し、位相比較情報を出力する。さらに詳細には、もし出
力クロック信号が基準クロック信号よりも遅れていると
きは、位相比較回路はＵＰ’出力信号を出力し、加算／
減算回路１５に、負荷容量制御回路１２からの負荷容量
制御出力情報Ｅ’ｎに対して「１」を減算させる（図１
３（ａ）（ｂ）参照）。その結果は、ディレイ可変回路
１６に対して負荷容量加算／減算制御出力情報として出
力されて、ディレイ可変回路１６のインバータに接続さ
れているキャパシタが１個減少し、ディジタルＰＬＬ回
路出力クロック信号の位相が基準クロック信号の位相に
対してわずかに進む方向に変位する。

【００３７】逆に、ディジタルＰＬＬ回路出力クロック
信号の位相と基準クロック信号の位相とを比較した結
果、ディジタルＰＬＬ回路出力クロック信号の位相が基
準クロック信号の位相に対して進んでいたときは、位相
比較回路１４はＤＯＷＮ’出力信号を出力し、加算／減
算回路１５に、負荷容量制御回路１２からの負荷容量制
御出力情報Ｅ’ｎに対して「１」を加算させる（図１３
（ｂ）参照）。その結果は、ディレイ可変回路１６に対
して負荷容量加算／減算制御出力情報として出力され
て、ディレイ可変回路１６のインバータに接続されてい
るキャパシタが１個増加し、ディジタルＰＬＬ回路出力
クロック信号の位相が基準クロック信号の位相に対して
わずかに遅れる方向に変位する。

【００３８】加算／減算回路１５は、位相比較回路１４
での位相比較の結果に基づき、単に、負荷容量制御回路
１２からの負荷容量制御出力情報に対して「１」の加算
動作または減算動作を繰り返すのみである。したがっ
て、加算動作または減算動作を行った結果に基づいて爾
後の位相比較を行い、負荷容量制御出力情報に対して
「１」の加算または減算をした結果の情報に対してさら
に加算動作または減算動作を行うことはない。言い換え
れば、加算／減算回路１５は、負荷容量制御情報に対す
る最初の「１」の加算あるいは減算による制御情報に別
の加算や減算を行うことはなく、位相比較回路は負荷容
量制御回路の出力を「１」だけ変更できる（すなわち、
一つのキャパシタを接続あるいは切り離しできる）だけ
である。

【００３９】また、ディジタルＰＬＬ回路出力クロック
信号の位相と基準クロック信号の位相とが一致したとき
には、加算／減算回路１５の加算動作または減算動作は
停止される。この時点では、インバータの接続段数、負
荷容量ともにＰＬＬ回路の周波数がロックしたときと同
じなので、リング・オシレータの発振周波数も基準クロ
ック信号の周波数と一致する。

【００４０】本発明におけるディジタルＰＬＬ回路で
は、周波数比較が行われた後、出力クロック信号の周波
数は位相合わせの際に若干変化させられる。詳しく述べ
ると、「１」の加算あるいは減算が負荷容量制御情報に
基づいて行われる時、出力クロック信号の周波数は、周
波数整合動作によって設定される周波数からはわずかに
変化する。そして、次の周波数比較は位相合わせ動作に
よって影響されることになる。しかしながら、周波数比
較が１０２４クロック周期（１０ビットカウンタの場
合）に１回であるのに対し、位相比較は毎クロック周期
に行なわれるので、負荷容量制御情報における位相合わ
せ動作によるいかなる変動も位相比較回路および加算／
減算回路により修正される。さらに、位相比較回路は周
波数比較動作（上述）により定められた負荷容量制御情
報を「１」だけ変化させるものであるので、位相合わせ
動作中に周波数がわずかに変動するのがせいぜいであ
る。

【００４１】このように、本発明の第１の実施の形態で
は、周波数及び位相が基準クロック信号と一致したディ
ジタルＰＬＬ回路出力クロック信号を得ることができ
る。すなわち、本発明に係るディジタルＰＬＬ回路によ
れば、複雑な制御用アルゴリズムが不要で設計及び制御
が容易な、ジッタの小さい高精度のディジタルＰＬＬ回
路を実現することができる。

【００４２】図７は、本発明に係るディジタルＰＬＬ回
路の第２の実施の形態のブロック構成図である。この実
施の形態では、基準クロック信号入力端子と周波数比較
回路５１の入力側との間に１／Ｍデバイダ５８が挿入接
続され、ディジタルＰＬＬ回路出力クロック信号出力端
子と位相比較回路５４ならびに周波数比較回路５１の入
力側との間に１／Ｎデバイダ５９が挿入接続されたもの
である。第２の実施の形態にかかるディジタルＰＬＬ回
路を構成する他の回路要素については上述した第１の実
施の形態のディジタルＰＬＬ回路の構成と全く同じであ
るので、その説明は省略する。

【００４３】第１の実施の形態と同様な動作が行われて
いる間、基準クロック信号の周波数のＮ／Ｍ倍の周波数
のディジタルＰＬＬ回路出力クロック信号を得ることが
できる。例えば、ディバイダ５８が１／４ディバイダで
あり、ディバイダ５９が１／２ディバイダ（すなわち、
Ｍ＝４，Ｎ＝２）であり、基準クロック信号の周波数が
８ｋＨｚであった場合、第２の実施の形態にかかるディ
ジタルＰＬＬ回路は４ｋＨｚの周波数を持つ出力パルス
を発生する。

【００４４】図８は、本発明に係るディジタルＰＬＬ回
路の第３の実施の形態のブロック構成図である。図５の
第２の実施の形態のディジタルＰＬＬ回路の構成から、
位相比較回路及び加算／減算回路を除去した構成となっ
ている。なお、この第３の実施の形態のディジタルＰＬ
Ｌ回路の構成におけるディレイ制御回路６３は、好まし
くは負荷容量制御回路及びディレイ段数制御回路（図１
および図５）を含むものである。この第３の実施の形態
のディジタルＰＬＬ回路の構成においては、ディジタル
ＰＬＬ回路出力クロック信号は基準クロック信号の周波
数のＮ／Ｍ倍の周波数であるが、両クロック信号の位相
は合わされていない。したがって、この実施の形態のＰ
ＬＬ回路は、特に位相を合わせる必要のない回路用途、
例えば、高周波帯域で動作するＬＳＩの内部クロック等
に好適な構成である。

【００４５】図９は本発明の第４の実施の形態のブロッ
ク構成図である。この実施の形態では、加算／減算回路
１５は位相補正回路１１５で置き換えられ、負荷容量制
御回路１２により出力された負荷容量制御情報直接ディ
レイ可変回路１１６に与えられている。より詳しくは、
位相補正回路１１５は位相比較回路１４の出力を受け取
り、補足的負荷容量制御情報を含む出力信号を発生す
る。ディレイ可変回路１１６は負荷容量制御回路１２、
ディレイ段数制御回路１３、および位相補正回路１１５
の各出力を受け取って、ディレイ段数制御回路１３の出
力に基づいてディレイ段数を制御し、負荷容量制御回路
１２および位相補正回路１１５の出力に基づいて負荷容
量を制御する。

【００４６】図１０は図９に示されたディレイ可変回路
の好ましい例を示すブロック構成図である。図１０のデ
ィレイ可変回路１１６は、２つの付加的な可変負荷容量
回路Ｃ01およびＣ02が第１段のインバータ２１および２
２の負荷容量を補足的負荷容量制御信号Ｅ01、Ｅ02（図
９参照）に基づいて設定するために設けられている点を
除き、図２のディレイ可変回路と同じである。上述した
ように、位相補正回路１１５から位相比較器１４の出力
に基づいて補足的負荷容量制御信号が出力される。これ
によりインバータ２１および２２の負荷容量は負荷容量
制御信号Ｅnと補足的負荷容量制御信号Ｅ0に基づいて増
減される。

【００４７】図９および図１０のディジタルＰＬＬ回路
の出力クロック信号を基準クロック信号に一致させよう
とする動作は上述した第１の実施の形態の場合と同じで
ある。しかし、出力クロック信号を基準クロック信号に
位相を合わせようとするディジタルＰＬＬの動作は次の
通りである。位相合わせ動作は位相比較回路１４と位相
補正回路１１５（図９）により行われる。上述したよう
に、位相比較回路１４は出力クロック信号の位相を基準
クロック信号の位相と比較し、位相比較情報を出力す
る。もし、出力クロック信号の位相が基準クロック信号
の位相とが一致したときには、位相補正回路１１５は
「０」および「１」の値を持つ補足的負荷容量制御信号
Ｅ01、Ｅ02をディレイ可変回路１１６に対して出力す
る。その結果、付加的可変負荷容量回路Ｃ01およびＣ02
のうちの一つがディレイ可変回路における第１段のイン
バータに接続される。

【００４８】もし、出力クロック信号の位相が基準クロ
ック信号の位相よりも遅れているときは、位相比較器は
ＵＰ’出力信号を位相補正回路１１５に与え、双方とも
「０」の値を持つ補足的負荷容量制御信号Ｅ01、Ｅ02を
ディレイ可変回路１１６に対して出力させる。この結
果、付加的可変負荷容量回路Ｃ01およびＣ02はディレイ
可変回路における第１段のインバータに全く接続され
ず、出力クロック信号の位相は基準クロック信号の位相
に対してわずかに進む方向に変位される。

【００４９】逆に、出力クロック信号の位相が基準クロ
ック信号の位相よりも進んでいるときは、位相比較器は
ＤＯＷＮ’出力信号を位相補正回路１１５に与え、双方
とも「１」の値を持つ補足的負荷容量制御信号Ｅ01、Ｅ
02をディレイ可変回路１１６に対して出力させる。この
結果、付加的可変負荷容量回路Ｃ01およびＣ02はディレ
イ可変回路における第１段のインバータに双方とも接続
され、出力クロック信号の位相は基準クロック信号の位
相に対してわずかに遅れる方向に変位される。このよう
に、位相比較器はディレイ可変回路中で２つの容量を接
続したり、切り離したりするのみである。

【００５０】以上のように、本発明の第４の実施の形態
は、周波数と位相に関して基準クロック信号と一致した
ディジタルＰＬＬ回路出力信号を提供する。さらに、位
相補正回路は第１の実施の形態における加算／減算回路
よりも簡単な構成であり、第４の実施の形態は小型でよ
り単純である。

【００５１】図１１および図１２は本発明のディレイ可
変回路のさらに別の例を示すブロック図である。これら
の例は可変負荷容量回路の異なる構造を提供する。他の
回路要素に関しては図１０において説明したのと同じで
あるので、その説明は省略する。図１１の例では、各可
変負荷容量回路（例えばＣn1）はソースとドレインがイ
ンバータ２１の出力に共通に接続されたＭＯＳトランジ
スタ１４０により構成される。トランジスタ１４０のゲ
ートは制御信号Ｅn1を受ける。このような構成では、ト
ランジスタ１４０は容量がアナログスイッチと合体され
ものとして機能する。より詳細には、制御信号が「１」
の値を有し、トランジスタのドレインとソースの電位が
ＶDD−Ｖthよりも低い、すなわち対応するインバータの
出力が「０」である場合には、ＭＯＳトランジスタのゲ
ート下にはチャネルが形成される。したがってソース、
ドレイン間の容量は増加し、インバータの出力が「１」
に変化したとき、ディレイを生ずる。他方、制御信号が
「０」を持つとき、トランジスタのゲート下にチャネル
が形成されず、インバータのディレイは増加しない。

【００５２】図１２の例では、各可変負荷容量回路（例
えばＣn1）はゲートがインバータ２１の出力側に接続さ
れたＭＯＳトランジスタ１４２により形成される。トラ
ンジスタ１４２のソースとドレインは反転制御信号／Ｅ
n1を受けるべく共通接続される。

【００５３】このような構成では、トランジスタ１４２
は反転制御信号／Ｅn1が「０」の値を持つとき、容量と
して機能する。特に、反転制御信号／Ｅn1が「０」の値
を持ち、トランジスタのゲート電位がＶthよりも高い、
すなわち、対応するインバータは「１」である場合には
ＭＯＳトランジスタのゲート下にはチャネルが形成され
る。したがって、トランジスタは容量として機能し、イ
ンバータの出力を遅延させる。逆に、反転制御信号／Ｅ
n1が「１」の値を持つとき、トランジスタは容量として
は機能しない。

【００５４】図１１および図１２のディレイ可変回路は
図１０のディレイ可変回路と同様に動作する。しかし、
図１０の例では各可変負荷容量回路は少なくとも３つの
トランジスタを必要とする。これに対し、図１１および
図１２の例では各可変負荷容量回路はトランジスタ１つ
ですむ。したがって、ディレイ可変回路の大きさと複雑
さを減少させることができる。さらに、図１１の例では
インバータの出力はＭＯＳトランジスタのソース、ドレ
インと接続されているため、トランジスタのドレイン領
域とウェル領域、あるいはソース領域とウェル領域の間
で寄生トランジスタが生ずる。例えば、ＮチャネルＭＯ
Ｓトランジスタの場合、寄生容量はＮ＋ドレイン領域と
Ｐウェル領域との間で生ずる。このような寄生容量は、
インバータの出力に影響を与える。これに対し、図１２
の例ではＭＯＳトランジスタのゲートに直接接続されて
いるので、寄生容量はインバータ出力に影響を与えな
い。このように、図１２の例は、インバータの出力速度
が速いので、高速ディレイ可変回路を実現できる。

【００５５】上述した実施の形態では、ディレイ制御回
路は周波数比較回路の出力をもとに制御していたが、本
発明はこのような場合に限られない。記載された実施の
形態は当業者により周波数比較回路と位相比較回路によ
り制御されるものに適用できる。このような形態では、
周波数比較回路および位相比較回路をともに制御させる
ことにより接続段数やディレイ可変回路の出力負荷容量
を変化させることになる。

【００５６】

【発明の効果】以上詳細に説明したように、本発明に係
るディジタルＰＬＬ回路によれば、ディレイ制御回路を
周波数比較出力情報に基づき制御することとしたので、
複雑な制御用アルゴリズムが不要で設計及び制御が容易
な、ジッタの小さい高精度のディジタルＰＬＬ回路を構
成することができる。

【００５７】さらに、本発明では、ディレイ可変回路が
接続段数の変更に無関係な第１および第２のインバータ
を備えており、２つのインバータよりなるインバータ群
が接続段数の変化に影響され、可変負荷容量回路は第１
及び第２のインバータの出力に接続され、独立に接続／
開放されるようにしているので、ディレイ可変回路によ
り発生するディレイ値は正確に調整することができる。
さらに、すべての容量が接続されたときの負荷容量回路
で発生したディレイ値は２つのインバータにより発生し
たディレイ値よりも大きいか等しいので、正確で連続的
なディレイ値をディレイ発生回路から得ることができ
る。

【図面の簡単な説明】

【図１】本発明に係るディジタルＰＬＬ回路の第１の実
施の形態のブロック構成図。

【図２】図１のディレイ可変回路のブロック構成図。

【図３】ディレイ可変回路のインバータの接続段数とイ
ンバータに接続される出力負荷容量とを変更したときの
ディレイ値の変化を示すグラフ。

【図４】周波数比較回路のブロック構成図。

【図５】位相比較回路のブロック構成図。

【図６】負荷容量制御回路およびディレイ段制御回路の
ブロック構成図。

【図７】本発明に係るディジタルＰＬＬ回路の第２の実
施の形態のブロック構成図。

【図８】本発明に係るディジタルＰＬＬ回路の第３の実
施の形態のブロック構成図。

【図９】本発明に係るディジタルＰＬＬ回路の第４の実
施の形態のブロック構成図。

【図１０】図９のディレイ可変回路の例を示すブロック
構成図。

【図１１】ディレイ可変回路の他の例を示すブロック構
成図。

【図１２】ディレイ可変回路の他の例を示すブロック構
成図。

【図１３】図５の位相比較回路の動作を説明するタイミ
ングチャート。

【図１４】従来のディジタルＰＬＬ回路のブロック構成
図。

【符号の説明】

１１、５１、６１周波数比較回路１２、５２負荷容量制御回路１３、５３、６３、７３ディレイ段数制御回路１４、５４、７４位相比較回路１５、５５加算／減算回路１６、５６、６６、７６ディレイ可変回路１７、５７、６７、７７インバータ２０マルチプレクサ２１、２２インバータ２３、２４２段インバータ２５キャパシタ４１、４２１０ビットカウンタ４３１０ビットコンパレータ５８、５９、６８、６９デバイダ８１、８８アップダウンカウンタ１０１，１０２フリップフロップ１１０位相差検出器１１５位相補正回路１２０，１３０ＲＳフリップフロップＣn1〜Ｃnm、Ｃnm+1〜Ｃnn 負荷容量可変回路

Claims

【特許請求の範囲】

【請求項１】出力クロック信号の周波数と基準クロック
信号の周波数とを比較し、周波数比較出力情報を発生す
る周波数比較回路と、前記周波数比較回路からの前記周波数比較出力情報に基
づき、所定ディジタル信号を発生するディレイ制御回路
と、前記出力クロック信号を発生し、前記ディレイ制御回路
により発生した前記所定ディジタル信号に応じて前記出
力クロック信号の発振周波数を変更するクロック信号発
生回路とを備えたことを特徴とするディジタルＰＬＬ回
路。
【請求項２】前記周波数比較回路は第１及び第２のカウ
ンタと、これら第１及び第２のカウンタにより出力され
たカウント値を比較する比較器を含むことを特徴とする
請求項１に記載のディジタルＰＬＬ回路。
【請求項３】前記クロック信号発生回路はリングオシレ
ータを含み、そのリングオシレータはインバータと、前記所定ディジタル信号に応じてそのディレイ値を変更
するディレイ可変回路を有することを特徴とする請求項
１に記載のディジタルＰＬＬ回路。
【請求項４】前記周波数比較回路は第１及び第２のカウ
ンタと、これら第１及び第２のカウンタにより出力され
たカウント値を比較する比較器を含むことを特徴とする
請求項１に記載のディジタルＰＬＬ回路。
【請求項５】前記クロック信号発生回路は、複数のディレイ発生段であって、ディレイ制御回路によ
り発生される所定のディジタル信号に少なくとも部分的
に基づいて直列に接続される段数を選択的に変更できる
ものを有するディレイ発生回路と、複数の可変負荷容量回路であって、前記ディレイ発生段
の負荷容量を変化させるために、直列に接続されるディ
レイ発生段が選択的に接続される可変負荷容量回路と、
を含み、前記可変負荷容量回路は周波数比較情報に少なくとも部
分的に基づいて選択的に接続されることを特徴とする請
求項１に記載のディジタルＰＬＬ回路。
【請求項６】出力クロック信号を分周し、分周出力クロ
ック信号を発生する分周回路と、前記分周出力クロック信号の周波数と基準クロック信号
の周波数とを比較し、周波数比較出力情報を発生する周
波数比較回路と、前記周波数比較回路からの前記周波数比較出力情報に基
づき、所定ディジタル情報信号を発生するディレイ制御
回路と、前記出力クロック信号を発生し、前記所定ディジタル情
報信号に応じて前記出力クロック信号の発振周波数を変
更可能なクロック信号発生回路とを備えたことを特徴と
するディジタルＰＬＬ回路。
【請求項７】前記周波数比較回路は第１及び第２のカウ
ンタと、これら第１及び第２のカウンタにより出力され
たカウント値を比較する比較器を含むことを特徴とする
請求項６に記載のディジタルＰＬＬ回路。
【請求項８】前記クロック信号発生回路はリングオシレ
ータを含み、そのリングオシレータはインバータと、前記所定ディジタル信号に応じてそのディレイ値を変更
するディレイ可変回路を有することを特徴とする請求項
６に記載のディジタルＰＬＬ回路。
【請求項９】前記周波数比較回路は第１及び第２のカウ
ンタを含む第１の周波数比較器と、これら第１及び第２
のカウンタにより出力されたカウント値を比較する比較
器を含むことを特徴とする請求項８に記載のディジタル
ＰＬＬ回路。
【請求項１０】前記クロック信号発生回路は、複数のディレイ発生段であって、ディレイ制御回路によ
り発生される所定のディジタル信号に少なくとも部分的
に基づいて直列に接続される段数を選択的に変更できる
ものを有するディレイ発生回路と、複数の可変負荷容量回路であって、前記ディレイ発生段
の負荷容量を変化させるために、直列に接続されるディ
レイ発生段が選択的に接続される可変負荷容量回路と、
を含み、前記可変負荷容量回路は周波数比較情報に少なくとも部
分的に基づいて選択的に接続されることを特徴とする請
求項１に記載のディジタルＰＬＬ回路。
【請求項１１】出力クロック信号の周波数と基準クロッ
ク信号の周波数とを比較し、周波数比較出力情報を発生
する周波数比較回路と、前記出力クロック信号の位相と前記基準クロック信号の
位相とを比較し、位相比較出力情報を発生する位相比較
回路と、前記出力クロック信号の周波数と位相が前記周波数比較
情報と前記位相比較情報に基づいて発生する出力クロッ
ク信号の周波数と位相を基準クロック信号のそれらにロ
ックさせるような出力クロック信号を発生する可変周波
数発振器とを備えたディジタルＰＬＬ回路。
【請求項１２】前記周波数比較回路からの周波数比較情
報と位相比較回路からの位相比較情報に基づいて、負荷
容量制御情報を発生する負荷容量制御回路をさらに備え
たことを特徴とする請求項１１に記載のディジタルＰＬ
Ｌ回路。
【請求項１３】前記周波数比較回路により発生された周
波数比較情報に基づいてディレイ段制御情報を発生する
ディレイ段数制御回路をさらに備えたことを特徴とする
請求項１１に記載のディジタルＰＬＬ回路。
【請求項１４】前記周波数比較回路からの周波数比較情
報および前記位相比較回路からの位相比較情報に基づい
て負荷容量制御情報を発生する負荷容量制御回路をさら
に備えたことを特徴とする請求項１３に記載のディジタ
ルＰＬＬ回路。
【請求項１５】前記可変周波数発振器は出力クロック信
号を発生するリング発振器を備え、このリング発振器
は、前記ディレイ段数制御情報および前記負荷容量制御情報
に基づいて、可変ディレイ値を発生するディレイ可変回
路と、入力が前記ディレイ可変回路の出力に接続され、出力が
前記ディレイ可変回路の入力に接続されたことをインバ
ータと、を備えたことを特徴とする請求項１４に記載の
ディジタルＰＬＬ回路。
【請求項１６】前記負荷容量制御回路は、前記周波数比較回路からの周波数比較情報に基づいて中
間情報を発生する第１の回路と、前記位相比較回路からの位相比較情報に応答して負荷容
量制御情報を発生させるために前記中間情報を選択的に
変更する第２の回路とを備えたことを特徴とする請求項
１５に記載のディジタルＰＬＬ回路。
【請求項１７】前記第２の回路は前記位相比較回路から
の位相比較情報に応答して、負荷容量制御情報を発生す
るために、前記中間情報に対し「１」の加算あるいは減
算を実行する加算／減算回路を備えたことを特徴とする
請求項１６に記載のディジタルＰＬＬ回路。
【請求項１８】前記ディレイ可変回路は、複数のディレイ発生段を有し、前記ディレイ段数制御情
報に応答して直列に接続される段の数が選択的に変更で
きるようになっており、前記ディレイ発生回路の負荷容量を変更するために、負
荷容量制御情報に応答して直列に接続されるディレイ発
生段に接続される複数の負荷容量回路とを備えたことを
特徴とする請求項１５に記載のディジタルＰＬＬ回路。
【請求項１９】前記複数のディレイ発生段は２つのイン
バータでなり、接続段にかかわらず直列接続される第１
のディレイ発生段と、それぞれ２つのインバータでなり、選択的に相互にかつ
前記第１のディレイ発生段と接続される第２〜第ｎのデ
ィレイ発生段とを含み、前記可変負荷容量回路は容量を含み、各可変負荷容量回
路は前記第１のディレイ発生段に独立して選択的に接続
されることを特徴とする請求項１８に記載のディジタル
ＰＬＬ回路。
【請求項２０】前記可変負荷容量回路が全部接続される
ときに前記可変負荷容量回路により加えられるディレイ
値は追加のディレイ発生段が直列に接続されるときに加
わるディレイ値以上であることを特徴とする請求項１９
に記載のディジタルＰＬＬ回路。
【請求項２１】前記周波数比較回路は第１及び第２のカ
ウンタを含む周波数比較器と、これら第１及び第２のカ
ウンタにより出力されたカウント値を比較する比較器を
含むことを特徴とする請求項２０に記載のディジタルＰ
ＬＬ回路。
【請求項２２】前記周波数比較回路は第１及び第２のカ
ウンタを含む周波数比較器と、これら第１及び第２のカ
ウンタにより出力されたカウント値を比較する比較器を
含むことを特徴とする請求項１１に記載のディジタルＰ
ＬＬ回路。
【請求項２３】出力クロック信号を分周し、分周出力ク
ロック信号を発生する第１の分周回路と、基準クロック信号を分周し、分周基準クロック信号を発
生する第２の分周回路と、前記分周出力クロック信号の周波数と前記分周基準クロ
ック信号の周波数とを比較し、周波数比較出力情報を発
生する周波数比較回路と、前記分周出力クロック信号の位相と前記分周基準クロッ
ク信号の位相とを比較し、位相比較出力情報を発生する
位相比較回路と、前記出力クロック信号を発生する可変周波数発振器を備
え、前記出力クロック信号の周波数および位相は前記周波数
比較情報と前記位相比較情報に基づいて行われ、前記可
変周波数発振器は出力クロック信号を基準クロック信号
の周波数のＮ／Ｍ倍の周波数に位相ロックして出力する
ことを特徴とするディジタルＰＬＬ回路。
【請求項２４】前記周波数比較回路からの周波数比較情
報と位相比較回路からの位相比較情報に基づいて、負荷
容量制御情報を発生する負荷容量制御回路をさらに備え
たことを特徴とする請求項２３に記載のディジタルＰＬ
Ｌ回路。
【請求項２５】前記周波数比較回路により発生された周
波数比較情報に基づいてディレイ段制御情報を発生する
ディレイ段数制御回路をさらに備えたことを特徴とする
請求項２３に記載のディジタルＰＬＬ回路。
【請求項２６】前記周波数比較情報および前記位相比較
情報に基づいて負荷容量制御情報を発生する負荷容量制
御回路をさらに備えたことを特徴とする請求項２５に記
載のディジタルＰＬＬ回路。
【請求項２７】可変ディレイ値を発生するディレイ可変
回路と、入力が前記ディレイ可変回路の出力に接続され、出力が
前記ディレイ可変回路の入力に接続されたインバータと
を含み、出力信号を発生するリング発振器を備えた請求
項２６に記載のディジタルＰＬＬ回路。
【請求項２８】前記負荷容量制御回路は、前記周波数比較回路からの周波数比較情報に基づいて中
間情報を発生する第１の回路と、前記位相比較回路からの位相比較情報に応答して負荷容
量制御情報を発生させるために前記中間情報を選択的に
変更する第２の回路とを備えたことを特徴とする請求項
２７に記載のディジタルＰＬＬ回路。
【請求項２９】前記第２の回路は前記位相比較回路から
の位相比較情報に応答して、負荷容量制御情報を発生す
るために、前記中間情報に対し「１」の加算あるいは減
算を実行する加算／減算回路を備えたことを特徴とする
請求項２８に記載のディジタルＰＬＬ回路。
【請求項３０】前記ディレイ可変回路は、複数のディレイ発生段を有し、前記ディレイ段数制御情
報に応答して直列に接続される段の数が選択的に変更で
きるようになっており、前記ディレイ発生回路の負荷容量を変更するために、負
荷容量制御情報に応答して直列に接続されるディレイ発
生段に接続される複数の負荷容量回路とを備えたことを
特徴とする請求項２７に記載のディジタルＰＬＬ回路。
【請求項３１】前記複数のディレイ発生段は、２つのインバータでなり、接続段にかかわらず直列接続
される第１のディレイ発生段と、それぞれ２つのインバータでなり、選択的に相互にかつ
前記第１のディレイ発生段と接続される第２〜第ｎのデ
ィレイ発生段とを含み、前記可変負荷容量回路は容量を含み、各可変負荷容量回
路は前記第１のディレイ発生段に独立して選択的に接続
されることを特徴とする請求項２７に記載のディジタル
ＰＬＬ回路。
【請求項３２】前記可変負荷容量回路が全部接続される
ときに前記可変負荷容量回路により加えられるディレイ
値は追加のディレイ発生段が直列に接続されるときに加
わるディレイ値以上であることを特徴とする請求項３１
に記載のディジタルＰＬＬ回路。
【請求項３３】前記周波数比較回路は第１及び第２のカ
ウンタを含む周波数比較器と、これら第１及び第２のカ
ウンタにより出力されたカウント値を比較する比較器を
含むことを特徴とする請求項３２に記載のディジタルＰ
ＬＬ回路。
【請求項３４】前記周波数比較回路は第１及び第２のカ
ウンタを含む周波数比較器と、これら第１及び第２のカ
ウンタにより出力されたカウント値を比較する比較器を
含むことを特徴とする請求項２３に記載のディジタルＰ
ＬＬ回路。