JPH0629835A

JPH0629835A - ループ形位相調整回路

Info

Publication number: JPH0629835A
Application number: JP4178253A
Authority: JP
Inventors: Atsuhiko Ishibashi; 敦彦石橋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-06
Filing date: 1992-07-06
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】回路素子の特性変化に関係なく、立上がり、
立下がりが基準クロック信号の立上がり、立下がりと一
致した内部クロック信号を発生させる。【構成】基準クロック信号Ｃ_REFと内部クロック信号
Ｃ_1Nの立上がり、立下がりの位相差を表わす第１制御信
号Ｖ_C1、第２制御信号Ｖ_C2を発生する立上がり位相差検
出手段33および立下がり位相差検出手段34と、第１制御
信号、第２制御信号に応答して基準クロック信号の立上
がり、立下がりに対してそれぞれ所定の位相関係にある
立上がり、立下がりをもった内部クロック信号を発生す
る電圧制御遅延回路36とを具備し、該電圧制御遅延回路
は複数のキャパシタ33₁〜33₃と、該キャパシタに対す
る充放電路を形成する可変インピーダンス手段42₁〜42
₃、44₁〜44₃とを有し、該可変インピーダンス手段の
インピーダンスを上記第１制御信号、第２制御信号によ
り制御して、その遅延量を調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ループ形位相調整回路
に関するものであり、特にＬＳＩの駆動用内部クロック
信号の位相を基準となる外部クロック信号の位相と一致
させるための位相同期ループ回路に関するものである。

【０００２】

【従来の技術】近年、大規模半導体集積回路装置（以
下、ＬＳＩと称す）を複数個使用して構成された論理演
算システム等においては、使用されるクロック信号の周
波数は極めて高くなり、その動作速度は飛躍的に高速化
しているが、複数のＬＳＩ相互間でのクロック信号の位
相のずれが問題になっている。このような問題は、ＬＳ
Ｉの内部で使用されるクロック信号の位相を基準となる
外部クロック信号の位相と一致させるように動作する位
相同期ループ回路を設けることにより解決される。

【０００３】このような目的で使用される従来のループ
形位相調整回路の例を図６に示す。図６は例えばＩＥＥ
ＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ，Ｖｏｌ．２３，ＮＯ．５，ＯＣＴＯ
ＢＥＲ１９８８，第１２１８頁乃至第１２２３頁に掲
載された電圧制御型遅延回路（ｖｏｌｔａｇｅ−ｃｏｎ
ｔｒｏｌｌｅｄｄｅｌａｙｌｉｎｅ）を用いた位相
同期ループ回路の原理を示すブロック図である。

【０００４】図６において、１は第１の入力端子１１に
供給される外部基準クロック信号Ｃ_REFの立上がり位相
と、第２の入力端子１２に供給されるＬＳＩの駆動用内
部クロック信号Ｃ_INの立上がり位相とを比較して、ライ
ン１３にアップ信号またはライン１４にダウン信号を発
生する位相比較器、２は上記アップ信号またはダウン信
号を受けてそれぞれ正または負の電荷をパルスの形で送
り出すチャージポンプ回路、３はチャージポンプ回路２
の出力を平滑して制御信号を出力するループフィルタ、
４はループフィルタ３の出力の電位に応じて遅延時間を
変化させる電圧制御遅延回路（以下、ＶＣＤＬと称す）
である。

【０００５】ＶＣＤＬ４の信号入力端子１５には第１の
入力端子１１に供給された基準クロック信号Ｃ_REFが供
給され、該ＶＣＤＬ４はその制御信号入力端子１６に供
給されるループフィルタ３の出力制御信号Ｖ_Cの電位に
応じて上記基準クロック信号を遅延させて、これを出力
端子１７より駆動段５に供給する。駆動段５はＶＣＤＬ
４から出力されるクロック信号に基づいてＬＳＩの各部
に動作用内部クロック信号Ｃ_INを供給する。駆動段５は
また上記内部クロック信号Ｃ_INを第２の入力端子１２を
経て位相比較器１に供給する。

【０００６】次に図６のループ形位相調整回路の動作を
図８を参照してさらに詳しく説明する。図６のループ形
位相調整回路は、入力端子１１に供給される基準クロッ
ク信号Ｃ_REFを例えば正確に１周期遅延させた信号を内
部クロック信号Ｃ_INとして出力するものである。駆動段
５を含むこのループ形位相調整回路の特性は温度変化に
よって変化したり経年変化し、これによってクロック信
号の遅延時間が変化する傾向がある。図６のループ形位
相調整回路は、ＶＣＤＬ４における遅延時間を調整する
ことにより、駆動段５を含む回路中の素子の特性変化に
拘わらず外部クロック信号に対して正確に１周期遅延さ
れた内部クロック信号Ｃ_INを発生することができる。

【０００７】図８は図６に示す従来のループ形位相調整
回路の動作を説明するタイミング図である。図８（ａ）
は外部の基準クロック信号Ｃ_REFに比べて内部クロック
信号Ｃ_INの立上がりの位相が１周期よりもさらに遅れて
いる場合（以下では単に位相が遅れている場合、と称
す）を示す。位相比較器１は基準クロック信号Ｃ_REFの
各立上がりからそのすぐ後の内部クロック信号Ｃ_INの立
上がりまでの期間ｔ₁₁〜ｔ₁₂、ｔ₂₁〜ｔ₂₂、ｔ₃₁〜
ｔ₃₂、・・・・に相当するパルス幅をもったアップ信号
をライン１３に発生する。この場合、ダウン信号用ライ
ン１４の電位は０レベルである。これにより、チャージ
ポンプ回路２は正の電荷をループフィルタ３に供給す
る。このため、ループフィルタ３の出力制御信号の電位
Ｖ_Cは上昇し、ＶＣＤＬ４の遅延時間を短縮する。内部
クロック信号Ｃ_INの立上がりの位相は点線の位置から矢
印Ａ₁、Ａ₂、Ａ₃で示すように進み、最終的に実線の
位置に達して、内部クロック信号Ｃ_INの立上がりは１周
期遅れで基準クロック信号Ｃ_REFの立上がりと一致す
る。

【０００８】図８（ｂ）は内部クロック信号Ｃ_INの立上
がりの位相遅れが外部基準クロック信号Ｃ_REFに対して
１周期以下の場合（以下では内部クロック信号Ｃ_INの位
相が進んでいる場合、と称す）を示す。位相比較器１は
内部クロック信号Ｃ_INの各立上がり位相からそのすぐ後
の基準クロック信号Ｃ_REFの立上がり位相の期間ｔ₁₁〜
ｔ₁₂、ｔ₂₁〜ｔ₂₂、ｔ₃₁〜ｔ₃₂、・・・・に相当するパ
ルス幅をもったダウン信号をライン１４に発生する。こ
の場合、アップ信号用ライン１３の電位は０レベルであ
る。これにより、チャージポンプ回路２は負の電荷をル
ープフィルタ３に供給する。ループフィルタ３の出力制
御信号の電位Ｖ_Cは低下し、ＶＣＤＬ４の遅延時間を長
くする。内部クロック信号Ｃ_INの立上がりの位相は点線
の位置から矢印Ｂ₁、Ｂ₂、Ｂ₃で示すように遅れ、最
終的に実線の位置に達して、内部クロック信号Ｃ_INの立
上がりは１周期遅れで基準クロック信号Ｃ_REFの立上が
りと一致する。

【０００９】上記の動作によって内部クロック信号Ｃ_IN
の立上がり位相は基準クロック信号Ｃ_REFに近づいて行
き、両者が一致すると位相比較器１の出力信号ライン１
３、１４のレベルはいずれも０になる。これによってル
ープフィルタ３には正負いずれの電荷も供給されなくな
って、その出力電位Ｖ_Cは一定の電位に維持され、ＶＣ
ＤＬ４は一定の遅延時間を保持し、図６の位相同期ルー
プ回路は、立上がりが基準クロック信号Ｃ_REFに対して
正確に１周期遅延された内部クロック信号、つまり見掛
け上立上がりが基準クロック信号の立上がりと一致した
内部クロック信号Ｃ_INを発生することができる。

【００１０】図７は図６に示す従来のループ形位相調整
回路で使用されるＶＣＤＬ４の回路例を示す。同図で、
信号入力端子１５と出力端子１７との間にはインバータ
２１₁、２１₂、・・・・２１_Nが直列に接続されてお
り、各インバータの出力端子と例えば接地点からなる基
準電位点Ｖ_SSとの間にはＮＭＯＳＦＥＴ２２₁、２
２₂、・・・・２２_Nとキャパシタ２３₁、２３₂、・
・・・２３_Nとが直列に接続されている。各ＦＥＴのゲ
ートは制御信号入力端子１６に接続された制御ライン１
９に接続されている。

【００１１】図７のＶＣＤＬでは、制御入力端子１６に
供給される制御信号Ｖ_Cに応じてＦＥＴ２２₁〜２２_N
のインピーダンスが変化し、これによって各インバータ
２１₁〜２１_Nからその出力に接続されたキャパシタ２
３₁〜２３_Nに対する充放電の電荷量が変化する。具体
的には、制御入力端子１６に供給される制御信号Ｖ_Cの
電位が低下すると各ＦＥＴ２２₁〜２２_Nのインピーダ
ンスが大きくなって、キャパシタ２３₁〜２３_Nに対す
る充放電の電荷量が減少して、充放電時間が長くなり、
ＶＣＤＬ４の遅延時間が大きくなる。反対に制御入力端
子１６に供給される制御信号Ｖ_Cの電位が上昇すると、
各ＦＥＴのインピーダンスが小さくなって各キャパシタ
に対する充放電時間が短くなり、ＶＣＤＬ４の遅延時間
は小さくなる。

【００１２】

【発明が解決しようとする課題】従来のループ形位相調
整回路では、内部クロック信号Ｃ_INの立上がりのみを外
部から供給される基準クロック信号Ｃ_REFの立上がりと
一致するように位相調整しているため、内部クロック信
号Ｃ_INの立下がりが基準クロック信号の立下がりと一致
しなくなり、基準クロック信号と異なったデューティサ
イクルをもった内部クロック信号Ｃ_INが生成されるとい
う問題があった。また、外部基準クロック信号の立上が
りを基準としてパルス幅が周期の丁度２分の１（デュー
ティサイクル５０％）の内部クロック信号を発生させた
い場合は、ＶＣＤＬ以外に電圧制御形発振器（ＶＣＯ）
を使用した位相ロックドループ（ＰＬＬ）を設置する必
要があり、集積度が低下する上にコスト高になるという
問題があった。

【００１３】本発明は、上記のような従来のループ形位
相調整回路の欠点を解消して、基準クロック信号の立上
がり、立下がりとタイミング的に一致した立上がり、立
下がりをもった内部クロック信号を発生することがで
き、しかも簡単なスイッチング回路を付加することによ
り、パルス幅が基準クロック信号の周期の丁度２分の１
（デューティサイクル５０％）の内部クロック信号を発
生することができるループ形位相調整回路を得ることを
目的とする。

【００１４】

【課題を解決するための手段】本願の第１の発明に係る
ループ形位相調整回路は、回路外から供給される基準と
なる第１クロック信号と回路内で発生される第２クロッ
ク信号の各立上がりの位相差を検出してその位相差を表
わす第１制御信号を発生する手段と、上記両クロック信
号の立下がりの位相差を検出してその位相差を表わす第
２制御信号を発生する手段と、これら第１制御信号と第
２制御信号とに応答して、上記第１クロック信号の立上
がり、立下がりに対してそれぞれ所定の位相関係にある
立上がり、立下がりをもった上記第２クロック信号を生
成する電圧制御形遅延回路（ＶＣＤＬ）を具備してい
る。ＶＣＤＬは、第１クロック信号を受信する入力と位
相調整された第２クロック信号を発生する出力との間に
縦続して接続された複数の論理反転回路と、各論理反転
回路の出力と基準電位点との間に接続されたキャパシタ
と、各キャパシタに対する第１の充放電路を形成し、上
記第１制御信号によりインピーダンスが調整されて上記
キャパシタに対する充放電時定数を変化させ、それによ
って第２クロック信号の立上がり位相を調整する第１の
可変インピーダンス手段と、上記各キャパシタに対する
第２の充放電路を形成し、上記第２制御信号によりイン
ピーダンスが調整されて上記キャパシタに対する充放電
時定数を変化させ、それによって上記第２クロック信号
の立下がり位相を調整する第２の可変インピーダンス手
段とを具備している。

【００１５】本願の第２の発明に係るループ形位相調整
回路は、前記第１の発明に係るループ形位相調整回路に
動作モード切換え信号入力端子と、該信号入力端子に供
給される動作モード切換え信号に応答して前記第１制御
信号を発生する手段あるいは第２制御信号を発生する手
段のいずれか一方の位相差検出動作を停止させる論理回
路と、上記動作モード切換え信号に応答して、上記いず
れか一方の位相差検出動作の停止時にＶＣＤＬの入力に
第１クロック信号が供給されるのを停止すると共に該入
力に当該ＶＣＤＬの出力に発生する第２クロック信号を
帰還するスイッチング手段とを付加して構成され、ＶＣ
ＤＬを第１クロック信号に同期した発振器として動作さ
せるものである。

【００１６】

【作用】第１の発明に係るループ形位相調整回路は、Ｖ
ＣＤＬに供給される第１クロック信号の立上がり、立下
がりの位相を別々に調整して、立上がり位相、立下がり
位相が基準となる第１クロック信号の立上がり、立下が
りと一致した第２クロック信号を発生することができ
る。また、第２の発明に係るループ形位相調整回路は、
立上がり位相または立下がり位相が第１クロック信号の
立上がりまたは立下がりと一致し、しかも第１クロック
信号のデューティサイクルには関係なくデューティサイ
クルが５０％の第２クロック信号を発生することができ
る。

【００１７】

【実施例】図１は本発明のループ形位相調整回路の第１
の実施例のブロック図で、３１は外部基準クロック信号
Ｃ_REFが供給される第１の入力端子、３２は後程説明す
る駆動段３７から内部クロック信号Ｃ_INが供給される第
２の入力端子、３３は上記第１の入力端子３１に供給さ
れる基準クロック信号Ｃ_REFの立上がりと第２の入力端
子３２に供給される内部クロック信号Ｃ_INの立上がりの
位相差を検出して、その位相差を表わす第１制御信号Ｖ
_C1を発生する立上がり位相差検出手段、３４は上記両ク
ロック信号の立下がりの位相差を検出して、その位相差
を表わす第２制御信号Ｖ_C2を発生する立下がり位相差検
出手段である。

【００１８】立上がり位相差検出手段３３は、その一方
の入力端子１１１に供給される基準クロック信号Ｃ_REF
と他方の入力端子１１２に供給される内部クロック信号
Ｃ_INの立上がりの位相を比較してライン１１３にアップ
信号またはライン１１４にダウン信号を発生する位相比
較器１０１と、アップ信号またはダウン信号を受けて正
または負の電荷をパルスの形で送り出すチャージポンプ
回路１０２と、チャージポンプ回路１０２の出力を平滑
して上記両クロック信号の立上がりの位相差を表わす前
記第１制御信号Ｖ_C1を発生するループフィルタ１０３と
からなる。

【００１９】立下がり位相差検出手段３４は立上がり位
相差検出手段３３と同様に位相比較器２０１、チャージ
ポンプ回路２０２、およびループフィルタ２０３を具備
している。位相比較器２０１の一方の入力端子２１１に
は第１の入力端子３１に供給された基準クロック信号Ｃ
_REFがインバータ回路３８を介して供給され、他方の入
力端子２１２には第２の入力端子３２に供給された内部
クロック信号Ｃ_INがインバータ回路３９を介して供給さ
れる。従って、位相比較器２０１は基準クロック信号Ｃ
_REFと内部クロック信号Ｃ_INの立下がり位相を比較して
ライン２１３、２１４にそれぞれアップ信号、ダウン信
号を発生し、ループフィルタ２０３は上記両クロック信
号の立下がりの位相差を表わす前記第２制御信号Ｖ_C2を
発生する。

【００２０】第１制御信号Ｖ_C1はＶＣＤＬ３６の第１制
御信号入力端子１１６に供給され、第２制御信号Ｖ_C2は
第２制御信号入力端子２１６に供給される。ＶＣＤＬ３
６は信号入力端子１１５に供給された基準クロック信号
Ｃ_REFの立上がり位相、立下がり位相を上記各制御信号
入力端子に供給される制御信号Ｖ_C1、Ｖ_C2に応じて遅延
させて、これを信号出力端子１１７より駆動段３７に供
給する。駆動段３７はＬＳＩの各部に動作用内部クロッ
ク信号Ｃ_INを供給すると共に第２の入力端子３２を経て
各位相比較器１０１、２０１の第２の入力端子に供給す
る。

【００２１】図１で使用されるＶＣＤＬ３６の第１の実
施例を図２に示す。図２で、１１５は基準クロック信号
Ｃ_REFが供給される信号入力端子、１１７は遅延クロッ
ク信号が発生する信号出力端子、１１６は立上がり位相
差を表わす第１制御信号Ｖ_C1が供給される第１制御信号
入力端子、２１６は立下がり位相差を表わす第２制御信
号Ｖ_C2が供給される第２制御信号入力端子である。４０
₁、４０₂、４０₃は、それぞれＰＭＯＳＦＥＴ４
１₁、４１₂、４１₃とＮＭＯＳＦＥＴ４３₁、４
３₂、４３₃とにより構成された所謂ＣＭＯＳからなる
インバータである。各ＣＭＯＳインバータのＰＭＯＳト
ランジスタ４１₁、４１₂、４１₃のソースと第１電位
Ｖ_DDが与えられる第１の電源端子２９との間にはＰＭＯ
Ｓトランジスタ４２₁、４２₂、４２₃が接続されてお
り、各インバータのＮＭＯＳトランジスタ４３₁、４３
₂、４３₃のソースと接地電位のような第２電位Ｖ_SSが
与えられる第２の電源端子３０との間にはＮＭＯＳＦＥ
Ｔ４４₁、４４₂、４４₃が接続されている。

【００２２】信号入力端子１１５は第１のインバータ４
０₁を構成するＦＥＴ４１₁と４３₁の相互に接続され
たゲートに接続され、ＦＥＴ４１₁と４３₁の相互に接
続されたドレンは波形成形用インバータ３４₁を経て第
２のインバータ４０₂のＦＥＴ４１₂、４３₂の相互に
接続されたゲートに接続されている。ＦＥＴ４１₂、４
３₂の相互に接続されたドレンは波形成形用インバータ
３４₂を経て第３のインバータ４０₃のＦＥＴ４１₃、
４３₃の相互に接続されたゲートに接続され、ＦＥＴ４
１₂、４３₃の相互に接続されたドレンは波形成形用イ
ンバータ３４₃を経て信号出力端子１１７に接続されて
いる。

【００２３】各インバータ４０₁、４０₂、４０₃の出
力点７１、７２、７３、すなわち各インバータのＰＭＯ
ＳＦＥＴとＮＭＯＳＦＥＴの相互に接続されたドレンと
Ｖ_SSの第２の電源端子３０との間にはキャパシタ３
３₁、３３₂、３３₃が接続されている。第１制御信号
入力端子１１６に供給された第１制御信号Ｖ_C1はＮＭＯ
ＳＦＥＴ４４₁、４４₂、４４₃の各ゲートに供給され
る。第２制御信号入力端子２１６に供給された第２制御
信号Ｖ_C2は、第１の電源端子２９と第２の電源端子３０
との間に直列に接続されたＰＭＯＳＦＥＴ４５とＮＭＯ
ＳＦＥＴ４６とからなるインバータで反転されてＰＭＯ
ＳＦＥＴ４２₁、４２₂、４２₃の各ゲートに供給され
る。なお、インバータを含む回路の段数は図示の３段に
限定されることはなく、目的に応じて必要な段数が設け
られることは言う迄もない。

【００２４】図６に示す従来の回路と同様に、図１に示
す本発明の回路は、温度変化や経年変化に関係なく基準
クロック信号Ｃ_REFに対して正確に１周期遅れた内部ク
ロック信号Ｃ_INを発生するものであるとする。図３は図
１、図２の回路の動作を説明するタイミング図で、基準
クロック信号Ｃ_REFに比べて内部クロック信号Ｃ_INの立
上がり、立下がりの位相が１周期以上遅れている場合、
つまり内部クロック信号Ｃ_INの立上がり、立下がりが基
準クロック信号の立上がり、立下がりよりも遅れている
場合を示す。図３（ａ）は図１中の立上がり位相差検出
手段３３の動作を示すもので、位相比較器１０１は基準
クロック信号Ｃ_REFの各立上がりからそのすぐ後の内部
クロック信号Ｃ_INの立上がりまでの期間ｔ₁₁〜ｔ₁₂、ｔ
₂₁〜ｔ₂₂、ｔ₃₁〜ｔ₃₂、・・・・に相当するパルス幅を
もったアップ信号をライン１１３に発生する。このと
き、ライン１１４のダウン信号は０である。これにより
チャージポンプ回路１０２は正の電荷をループフィルタ
１０３に供給し、該ループフィルタ１０３の出力の第１
制御信号Ｖ_C1の電位は上昇する。

【００２５】図３（ｂ）は図１中の立下がり位相差検出
手段３４の動作を示すもので、位相比較器２０１にはイ
ンバータ回路３８、３９の作用により基準クロック信号
Ｃ_REF、内部クロック信号Ｃ_INの反転されたものが供給
される。従って、位相比較器２０１、チャージポンプ回
路２０２、ループフィルタ２０３は、Ｃ_REF（バー）の
各立上がりからそのすぐ後のＣ_IN（バー）の立上がりま
での期間ｔ₁₁〜ｔ₁₂、ｔ₂₁〜ｔ₂₂、ｔ₃₁〜ｔ₃₂、・・・
・、従ってＣ_REFの各立下がりからそのすぐ後のＣ_INの
立下がりまでの期間に相当するパルス幅をもったアップ
信号をライン２１３に発生する。このときライン２１４
のダウン信号は０である。これによりチャージポンプ回
路２０２は正の電荷をループフィルタ２０３に供給し、
該ループフィルタ２０３の出力の第２制御信号Ｖ_C2の電
位は上昇する。

【００２６】立上がりの位相差を表わす第１制御信号Ｖ
_C1、立下がりの位相差を表わす第２制御信号Ｖ_C2はＶＣ
ＤＬ３６の第１、第２の各制御信号入力端子１１６、２
１６に供給される。次に、図２によってＶＣＤＬ３６の
動作を説明する。第１制御信号入力端子１１６に供給さ
れた第１制御信号Ｖ_C1はアップ信号で電圧が高いため、
この第１制御信号が供給されるＮＭＯＳＦＥＴ４４₁〜
４４₃のインピーダンスは低くなる。第２制御信号入力
端子２１６に供給される第２制御信号Ｖ_C2もアップ信号
で電圧が高いため、この制御信号Ｖ_C2はＦＥＴ４５、４
６からなるインバータで反転されてＰＭＯＳＦＥＴ４２
₁〜４２₃のゲートに印加される。これによってＰＭＯ
ＳＦＥＴ４２₁〜４２₃のインピーダンスは低くなる。
信号入力端子１１５に供給される基準クロック信号Ｃ
_REFの立上がり時はＮＭＯＳＦＥＴ４３₁が導通し、こ
のときＦＥＴ４４₁のインピーダンスが低いことによっ
てキャパシタ３３₁に対する充放電の電荷量が多くな
り、充放電時間が短縮して立上がりの遅延は小さくな
る。

【００２７】同様に信号入力端子１１５に供給される基
準クロック信号Ｃ_REFの立下がり時はＰＭＯＳＦＥＴ４
１₁が導通し、このときＦＥＴ４２₁のインピーダンス
が低いことによってキャパシタ３３₁に対する充放電の
電荷量が多くなり、充放電時間が短縮して立下がりの遅
延は小さくなる。

【００２８】信号入力端子１１５、すなわちインバータ
４０₁の入力（ＦＥＴ４１₁と４３₁の相互に接続され
たゲート）に供給される信号は図３（ｃ）の波形（イ）
で示すようにパルス状であるが、インバータ４０₁の出
力７１にはキャパシタ３３₁の充放電により波形（ロ）
で示すようになる。波形成形用インバータ３４₁はこの
波形（ロ）を波形（ハ）のように成形して次のインバー
タ４０₂に供給する。波形（ロ）の各レベル変化時の丸
印は制御信号Ｖ_C1 、Ｖ_C2によって位相制御された立上
がり点、立下がり点を示し、成形された波形（ハ）は上
記丸印のタイミングで決定される立上がり位相、立下が
り位相をもった波形（ハ）を発生する。

【００２９】インバータ４０₂、キャパシタ３３₂、Ｆ
ＥＴ４２₂、４４₂からなる２段目の充放電回路、イン
バータ４０₃、キャパシタ３３₃、ＦＥＴ４２₃、４４
₃からなる３段目の充放電回路においても前記と同様に
クロック信号の立上がり、立下がりの位相が進む方向に
位相調整され、駆動段３７の出力に発生する内部クロッ
ク信号Ｃ_INの立上がりの位相は矢印Ａ₁、Ａ₂、Ａ₃、
・・・・で示すように点線の位置から実線の位置に向け
て進相される。同様に内部クロック信号Ｃ_INの立下がり
の位相も矢印Ｂ₁、Ｂ₂、Ｂ₃、・・・・で示すように
点線の位置から実線の位置に向けて進相する。これによ
って、最終的には立上がり、立下がりの位相が基準クロ
ック信号Ｃ_REFの立上がり、立下がりと一致した（実際
には基準クロック信号Ｃ_REFに対して正確に１周期遅れ
た）内部クロック信号Ｃ_INを得ることができる。

【００３０】内部クロック信号Ｃ_INの立上がり、立下が
りの位相が基準クロック信号Ｃ_REFの立上がり、立下が
りの位相より進んでいる場合、正確には内部クロック信
号Ｃ_INの立上がり、立下がりの位相遅れが基準クロック
信号Ｃ_REFの１周期以下の場合は、図１の回路における
位相比較器１０１、２０１はライン１１４、２１４にそ
れぞれダウン信号を発生し、ＶＣＤＬ３６の第１制御信
号入力端子１１６、第２制御信号入力端子２１６には電
圧が低下する制御信号Ｖ_C1、Ｖ_C2が供給される。これに
よってＰＭＯＳＦＥＴ４２₁〜４２₃、ＮＭＯＳＦＥＴ
４４₁〜４４₃のインピーダンスは高くなり、キャパシ
タ３３₁〜３３₃に対する充放電の電荷量が少なくな
り、充放電時間が長くなってなって立上がり、立下がり
の遅延が大きくなり、最終的に内部クロック信号Ｃ_INの
立上がり、立下がりの位相は基準クロック信号Ｃ_REFの
立上がり、立下がりに一致する。

【００３１】図４は本発明のループ形位相調整回路で使
用されるＶＣＤＬ３６の第２の実施例を示す。この実施
例では、偶数段のインバータ４０₁〜４０₄のＰＭＯＳ
ＦＥＴ４１₁〜４１₄のソースは直接Ｖ_DDの第１電源端
子２９に接続されている。また、各インバータ４０₁〜
４０₃の出力７１〜７３は直接次段のインバータの入力
（相互に接続されたゲート）に接続され、インバータ４
０₄の出力７４は信号出力端子１１７に接続されてい
る。また各インバータの出力７１〜７４とＶ_SSの第２電
源端子３０との間には充放電キャパシタ３３₁〜３３₄
が接続されている。第１制御信号入力端子１１６に供給
される立上がりの位相差を表わす第１制御信号Ｖ_C1は奇
数段目のインバータ、すなわち１段目、３段目のインバ
ータ４０₁、４０₃に接続されたＮＭＯＳＦＥＴ４
７₁、４７₃のゲートに供給され、第２制御信号入力端
子２１６に供給される立上がりの位相差を表わす第２制
御信号Ｖ_C2は偶数段目のインバータ、すなわち２段目、
４段目のインバータに接続されたＮＭＯＳＦＥＴ４
７₂、４７₄のゲートに供給される。インバータを含む
段数は図示の４段に限定されるもではなく、任意の偶数
段数を採用することができる。

【００３２】図４に示すＶＣＤＬ３６の第２の実施例に
おいては、基準クロック信号Ｃ_REFの立上がりで１段
目、３段目のインバータのＮＭＯＳＦＥＴ４３₁、４３
₃を導通させるから、１段目、３段目において、第１制
御信号Ｖ_C1で制御されるＮＭＯＳＦＥＴ４７₁、４７₃
の導通インピーダンスに応じてキャパシタ３３₁、３３
₃に対する充放電の電荷量が制御されて、立上がりの位
相が調整される。一方、２段目、４段目の偶数段目のイ
ンバータのＮＭＯＳＦＥＴ４３₂、４３₄は信号入力端
子１１５に供給される基準クロック信号Ｃ_REFの立下が
りで２段目、４段目のインバータのＮＭＯＳＦＥＴ４３
₂、４３₄を導通させるから、２段目、４段目では、第
２制御信号Ｖ_C2で制御されるＮＭＯＳＦＥＴ４７₂、４
７₄の導通インピーダンスに応じてキャパシタ３３₂、
３３₄に対する充放電の電荷量が制御されて、立下がり
の位相が調整される。かくして、信号出力端子１１７に
は制御信号Ｖ_C1、Ｖ_C2に応じて立上がり、立下がりの位
相が調整されたクロック信号が駆動段３７に供給され、
該駆動段３７は基準クロック信号Ｃ_REFに対して１周期
遅れで立上がり、立下がりの位相が上記基準クロック信
号Ｃ_REFの立上がり、立下がりと一致した内部クロック
信号Ｃ_INを発生することができる。

【００３３】図５は本発明のループ形位相調整回路の第
２の実施例のブロック図で、内部クロック信号Ｃ_INの立
上がりの位相が基準クロック信号Ｃ_REFの立上がりの位
相と一致しており、しかも基準クロック信号のデューテ
ィサイクルには関係なくデューティサイクルが５０％の
内部クロック信号Ｃ_INを発生することができるものであ
る。立上がり位相差検出手段３３、立下がり位相差検出
器３４、ＶＣＤＬ３６の基本構成は図１の回路の立上が
り位相差検出手段、立下がり位相差検出手段、ＶＣＤＬ
と同様である。ただし、図５では立下がり位相差検出手
段３４の位相比較器２０１の入力にインバータ回路に代
わりにナンド回路６５、６６が設けられている。

【００３４】一方のナンド回路６５の一方の入力には入
力端子３１より基準クロック信号Ｃ_REFが供給され、他
方のナンド回路６６の一方の入力には入力端子３２より
内部クロック信号Ｃ_INが供給される。また、各ナンド回
路６５、６６の他方の入力にはスイッチング信号源（図
示せず）よりスイッチング信号入力端子６０に供給され
たスイッチング信号Ｓ_Cが供給される。

【００３５】基準クロック信号Ｃ_REFはＮＭＯＳＦＥＴ
５６とＰＭＯＳＦＥＴ５７とを並列接続して構成された
第１のスイッチング回路６１を経てＶＣＤＬ３６の信号
入力端子１１５に供給され、ＶＣＤＬ３６の出力端子１
１７に発生する位相調整されたクロック信号はＮＭＯＳ
ＦＥＴ５８とＰＭＯＳＦＥＴ５９とを並列接続して構成
された第２のスイッチング回路６２を経て信号入力端子
１１５に帰還される。第１のスイッチング回路６１のＮ
ＭＯＳＦＥＴ５６と第２のスイッチング回路６２のＰＭ
ＯＳＦＥＴ５９の各ゲートにはスイッチング信号Ｓ_Cが
そのまま供給される。一方、第１のスイッチング回路６
１のＰＭＯＳＦＥＴ５７と第２のスイッチング回路６２
のＮＭＯＳＦＥＴ５８の各ゲートにはインバータ５１で
反転されたスイッチング信号、すなわちＳ_C（バー）が
供給される。

【００３６】図５の回路で、スイッチング信号Ｓ_CがＨ
（ハイレベル）のときは、スイッチング回路６２のＮＭ
ＯＳＦＥＴ５８、ＰＭＯＳＦＥＴ５９は共にオフである
から該スイッチング回路６２はオフであり、一方、スイ
ッチング回路６１のＮＭＯＳＦＥＴ５６、ＰＭＯＳＦＥ
Ｔ５７は共にオンで、該スイッチング回路６１はオン状
態にある。従って、ＶＣＤＬ３６の信号入力端子１１５
には基準クロック信号Ｃ_REFが供給される。また、この
ときナンド回路６５、６６はインバータとして動作し
て、位相比較器２０１の入力端子２１１、２１２には基
準クロック信号Ｃ_REF、内部クロック信号Ｃ_INの反転さ
れたものが供給される。従って、このときは図５の回路
は図１の回路と全く同様のループ形位相調整回路として
動作し、基準クロック信号Ｃ_REFに対して１周期遅れで
立上がり、立下がりの位相が基準クロック信号の立上が
り、立下がりに一致した内部クロック信号Ｃ_INを発生す
ることができる。

【００３７】スイッチング信号Ｓ_CがＬ（ローレベル）
のときは、スイッチング回路６１はオフ、スイッチング
回路６２はオンになり、ＶＣＤＬ３６の信号入力端子１
１５には該ＶＣＤＬ３６の出力信号である位相調整され
たクロック信号が帰還される。一方、ナンド回路６５、
６６の出力は常にＨで、立下がり位相差検出回路３４は
位相差検出回路として機能しなくなる。よって、ＶＣＤ
Ｌ３６は自走発振器として動作し、デューティサイクル
が５０％の内部クロック信号Ｃ_INを発生する。このと
き、立上がり位相差検出回路３３は正常に機能している
から、上記内部クロック信号Ｃ_INの立上がり位相は基準
クロック信号Ｃ_REFの立上がりと一致している。よっ
て、図５の回路は、基準クロック信号Ｃ_REFのデューテ
ィサイクルには関係なく、立上がりの位相が上記基準ク
ロック信号Ｃ_REFの立上がりに一致し、デューティサイ
クルが５０％の内部クロック信号を発生することができ
る。勿論、図５の回路で立下がりの位相が基準クロック
信号の立下がりの位相と一致し、しかもデューティサイ
クルが５０％の内部クロック信号Ｃ_INを発生するように
変更することもできる。

【００３８】

【発明の効果】以上説明したように、本願の第１の発明
に係るループ形位相調整回路は、外部から供給される基
準クロック信号Ｃ_REFの立上がり、立下がりと位相が一
致した立上がり、立下がりをもった内部クロック信号Ｃ
_INを発生することができるから、複数のＬＳＩを使用し
た装置において、ＬＳＩ相互間で位相ずれがなく基準ク
ロック信号と立上がり、立下がりの位相が一致した内部
クロック信号を供給することができる。また、本願の第
１の発明に係るループ形位相調整回路に簡単なスイッチ
ング回路ならびに論理回路を付加した第２の発明に係る
ループ形位相調整回路によれば、別にＶＣＯを使用する
ことなく必要に応じて上記スイッチング回路を切換える
ことにより、外部から供給される基準クロック信号のデ
ューティサイクルには関係なく立上がりあるいは立下が
りの位相が上記基準クロック信号の立上がりあるいは立
下がりの位相と一致し、しかもデューティサイクルが５
０％の内部クロック信号Ｃ_INを発生することができる。

【図面の簡単な説明】

【図１】本発明のループ形位相調整回路の第１の実施例
のブロック図である。

【図２】図１のループ形位相調整回路で使用されるＶＣ
ＤＬの第１の実施例の回路図である。

【図３】図２のＶＣＤＬを使用した図１の回路の動作を
説明するための波形図である。

【図４】図１のループ形位相調整回路で使用されるＶＣ
ＤＬの第２の実施例の回路図である。

【図５】本発明のループ形位相調整回路の第２の実施例
のブロック図である。

【図６】従来のループ形位相調整回路の一例を示すブロ
ック図である。

【図７】図６の従来のループ形位相調整回路で使用され
るＶＣＤＬの一例を示す回路図である。

【図８】図６の従来のループ形位相調整回路の動作を説
明するための波形図である。

【符号の説明】

３３立上がり位相差検出手段３４立下がり位相差検出手段３６電圧制御遅延回路１１５信号入力端子１１６第１制御信号入力端子１１７信号出力端子２１６第２制御信号入力端子３３₁〜３３₃ キャパシタ４０₁〜４０₃ 論理反転回路４２₁〜４２₃ ＰＭＯＳＦＥＴ４４₁〜４４₃ ＮＭＯＳＦＥＴ

Claims

【特許請求の範囲】

【請求項１】基準となる第１クロック信号と回路内で
発生される第２クロック信号の各立上がりの位相差を検
出してその位相差を表わす第１制御信号を生成する立上
がり位相差検出手段と、上記両クロック信号の各立下がりの位相差を検出してそ
の位相差を表わす第２制御信号を生成する立下がり位相
差検出手段と、上記第１制御信号および第２制御信号に応答して上記第
１クロック信号の立上がり、立下がりに対してそれぞれ
所定の位相関係にある立上がり、立下がりをもった上記
第２クロック信号を発生する電圧制御遅延回路とからな
り、上記電圧制御遅延回路が発生する上記第２クロック信号
は上記立上がり位相差検出回路、立下がり位相差検出回
路にそれぞれ供給され、上記電圧制御遅延回路は、上記第１クロック信号が供給
される信号入力端子と位相調整された上記第２クロック
信号を発生する信号出力端子との間に縦続して接続され
た複数の論理反転回路と、各論理反転回路の出力と基準
電位点との間に接続されたキャパシタと、該キャパシタ
に対する第１の充放電路を形成し、上記第１制御信号に
よりインピーダンスが調整されて上記第２クロック信号
の立上がり位相を調整する第１の可変インピーダンス手
段と、上記キャパシタに対する第２の充放電路を形成
し、上記第２制御信号によりインピーダンスが調整され
て上記第２クロック信号の立下がり位相を調整する第２
の可変インピーダンス手段とを具備する、ループ形位相
調整回路。
【請求項２】電圧制御遅延回路は、上記第１クロック
信号が供給される信号入力端子と位相調整された上記第
２クロック信号を発生する信号出力端子との間に縦続し
て接続された複数の論理反転回路と、各論理反転回路の
出力と基準電位点との間に接続されたキャパシタと、該
キャパシタに対する第１の充放電路を形成し、第１制御
信号によりインピーダンスが調整されて上記第２クロッ
ク信号の立上がり位相を調整する第１の可変インピーダ
ンス手段と、上記キャパシタに対する第２の充放電路を
形成し、第２制御信号によりインピーダンスが調整され
て上記第２クロック信号の立下がり位相を調整する第２
の可変インピーダンス手段とを具備し、上記論理反転回路はそれぞれＮＭＯＳＦＥＴとＰＭＯＳ
ＦＥＴとにより構成されたＣＭＯＳインバータにより構
成され、第１の可変インピーダンス手段は上記ＣＭＯＳ
インバータのＮＭＯＳＦＥＴと第１の基準電位点との間
に接続されたＮＭＯＳＦＥＴからなり、第２の可変イン
ピーダンス手段は上記ＣＭＯＳＦＥＴと第２の基準電位
点との間に接続されたＰＭＯＳＦＥＴからなり、上記第
１の可変インピーダンス手段のＮＭＯＳＦＥＴのゲート
に第１制御信号が供給され、第２の可変インピーダンス
手段のＰＭＯＳＦＥＴのゲートに第２制御信号が供給さ
れる請求項１記載のループ形位相調整回路。
【請求項３】電圧制御遅延回路は、上記第１クロック
信号が供給される信号入力端子と位相調整された第２ク
ロック信号を発生する信号出力端子との間に縦続して接
続された偶数個の論理反転回路と、各論理反転回路の出
力と基準電位点との間に接続されたキャパシタと、該キ
ャパシタに対する第１の充放電路を形成し、第１制御信
号によりインピーダンスが調整されて上記第２クロック
信号の立上がり位相を調整する第１の可変インピーダン
ス手段と、上記キャパシタに対する第２の充放電路を形
成し、第２制御信号によりインピーダンスが調整されて
上記第２クロック信号の立下がり位相を調整する第２の
可変インピーダンス手段とを具備し、上記論理反転回路はそれぞれＮＭＯＳＦＥＴとＰＭＯＳ
ＦＥＴとにより構成されたＣＭＯＳインバータにより構
成され、該ＣＭＯＳインバータの一方のＦＥＴは直接第
１の基準電位点に接続され、他方のＦＥＴは可変インピ
ーダンス手段として作用する他のＦＥＴを介して第２の
基準電位点に接続され、奇数段目の論理反転回路中の可
変インピーダンス手段を構成するＦＥＴのゲートには一
方の制御信号が供給され、偶数段目の論理反転回路中の
可変インピーダンス手段を構成するＦＥＴのゲートには
他方の制御信号が供給されることを特徴とする請求項１
記載のループ形位相調整回路。
【請求項４】基準となる第１クロック信号と回路内で
発生される第２クロック信号の各立上がりの位相差を検
出して立上がりの位相差を表わす第１制御信号を生成す
る立上がり位相差検出手段と、上記両クロック信号の各立下がりの位相差を検出して立
下がりの位相差を表わす第２制御信号を生成する立下が
り位相差検出手段と、信号入力端子と、上記第２クロック信号を発生する信号
出力端子と、上記第１制御信号が供給される第１制御信
号入力端子と、上記第２制御信号が供給される第２制御
信号入力端子とを具えた電圧制御遅延回路と、外部から供給される動作モード切換え信号に応答して上
記電圧制御遅延回路の信号入力端子に上記第１クロック
信号と第２クロック信号のいずれか一方を選択的に供給
するスイッチング回路と、上記電圧制御遅延回路の信号入力端子に第１クロック信
号が供給される第１動作モードにおいては、上記動作モ
ード切換え信号に応答して上記立上がり位相差検出手
段、立下がり位相差検出手段の双方を動作可能状態と
し、上記電圧制御遅延回路の信号入力端子に第２クロッ
ク信号が供給される第２動作モードにおいては、上記動
作モード切換え信号に応答して上記立上がり位相差検出
手段、立下がり位相差検出手段のいずれか一方の動作を
不能状態とする論理回路と、からなるループ形位相調整回路。